CN102738163A - 一种双多晶SiGe HBT混合晶面BiCMOS集成器件及制备方法 - Google Patents
一种双多晶SiGe HBT混合晶面BiCMOS集成器件及制备方法 Download PDFInfo
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Abstract
本发明公开了双多晶SiGe HBT混合晶面BiCMOS集成器件及制备方法，其过程为：制备SOI衬底，上层基体材料为（100）晶面，下层基体材料为（110）晶面；光刻双极器件有源区，生长N型Si外延，制备集电区、基区和发射区，形成SiGe HBT器件；在PMOS器件有源区刻蚀深槽，在该槽中选择性生长晶面为（110）的Si外延层，制备垂直沟道应变Si PMOS器件；在NMOS器件有源区刻蚀深槽，在该槽中选择性生长晶面为（100）的Si外延层，制备平面沟道应变Si NMOS器件；构成BiCMOS集成器件及电路；本发明充分利用张应变Si材料电子迁移率高于体Si材料和压应变Si材料空穴迁移率高于体Si材料以及迁移率各向异性的特点，制备出了性能增强的双多晶SiGe HBT、混合晶面BiCMOS集成电路。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种双多晶SiGe HBT、混合晶面BiCMOS集成器件及制备方法。
背景技术
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。
半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。
硅材料作为半导体材料应用经历了50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的半导体市场中，都是Si基集成电路。
但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率 特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。
为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
发明内容
本发明的目的在于提供双多晶SiGe HBT、混合晶面BiCMOS集成器件的制备方法，以实现器件与集成电路性能的最优化。
本发明的目的在于提供一种双多晶SiGe HBT、混合晶面BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变Si垂直沟道，双极器件是双多晶SiGe HBT。
进一步，所述的双多晶SiGe HBT、混合晶面BiCMOS集成器件，NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。
进一步，所述的双多晶SiGe HBT、混合晶面BiCMOS集成器件，PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。
进一步，所述的双多晶SiGe HBT、混合晶面BiCMOS集成器件，NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。
进一步，所述的双多晶SiGe HBT、混合晶面BiCMOS集成器件，双极器件的基区为应变SiGe材料。
进一步，所述的双多晶SiGe HBT、混合晶面BiCMOS集成器件，双极器件的发射极和基极用多晶硅接触。
本发明实施例的另一目的在于提供一种双多晶SiGe HBT、混合晶面BiCMOS集成器件的制备方法，包括如下步骤：
第一步、选取两片N型掺杂的Si片，其中一片晶面为（110），一片晶面为（100），两片掺杂浓度均为1～5×1015cm-3，对两片Si片表面进行氧化，氧化层厚度为0.5～1μm；将晶面为（100）的一片作为上层的基体材料，并在该基体材料中注入氢，将晶面为（110）的一片作为下层的基体材料；采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留2～3μm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、在衬底表面热氧化一层厚度为300～500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5～7μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
第四步、光刻双极器件有源区，利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为4～6μm的深槽，将中间的氧化层刻透；在双极器件外延生长一层厚度为4～6μm的N型Si外延层，作为集电区，该层掺杂浓度为1×1016～1×1017cm-3；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面生长一层厚度为300～500nm的SiO2层，光刻双极器件浅槽隔离，在浅槽隔离区域干法刻蚀出深度为270～400nm的浅槽，再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；最后，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
第六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500～700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第七步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20～40nm；第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×1021cm-3；
第八步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200～400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第十步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15～25％，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；
第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGeHBT器件；在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；
第十三步、光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4～5.3μm的深槽，将中间的氧化层刻透；利用化学汽相淀积 （CVD）方法，在600～750℃，在（110）晶面衬底的PMOS器件有源区上选择性外延生长七层材料：第一层是N型Si缓冲层，厚度为1.5～2.5μm，该层将深槽填满，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.5～2μm的N型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5～10×1020cm-3，作为PMOS器件的漏区；第四层是厚度为3～5nmP型应变Si层，掺杂浓度为1～5×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；第五层是厚度为22～45nm的N型应变Si作为沟道区，掺杂浓度为5×1016～5×1017cm-3；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5～10×1019cm-3，作为PMOS器件的源区；
第十四步、光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9～2.8μm的深槽，利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为1～5×1016cm-3，第四层是厚度为15～20nm的N型应变Si层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十五步、在衬底表面利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，形成PMOS器件漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2 层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
第十六步、利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.5～0.9μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为PMOS器件栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
第十七步、刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为NMOS器件栅介质层；再淀积一层本征Poly-SiGe，厚度为100～300nm，Ge组分为10～30%，刻蚀NMOS器件栅极；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；在整个衬底淀积一厚度为3～5nm的SiO2层，干法刻蚀掉这层SiO2，作为NMOS器件栅极侧墙，形成NMOS器件栅极；
第十八步、在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1～5×1020cm-3；
第十九步、光刻出引线窗口，在整个衬底上溅射一层金属镍（Ni），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，构成MOS导电沟道为22～45nm的双多晶SiGe HBT、混合晶面BiCMOS集成器件。
进一步，PMOS器件沟道长度根据第十三步淀积的N型应变Si层层厚度确定，取22～45nm，NMOS器件沟道长度由光刻工艺控制。
9．根据权利要求7所述的方法，其特征在于，该制备方法中所涉及的最高 温度根据第十步到第十九步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
进一步，基区厚度根据第十步SiGe的外延层厚度来决定，取20～60nm。
本发明实施例的另一目的在于提供一种基于双多晶SiGe HBT、混合晶面BiCMOS集成电路的制备方法，包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留2μm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
步骤2，隔离区制备的实现方法为：
（2a）在衬底表面热氧化一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
步骤3，双极器件有源区制备的实现方法为：
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为4μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为4μm，作为集电区；
（3d）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
（3e）光刻双极器件浅槽隔离区域；
（3f）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽；
（3g）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2，并将浅槽内填满；
（3h）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
（3i）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
（3j）光刻集电极接触区窗口；
（3k）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（3l）将衬底在950℃温度下，退火120s，进行杂质激活；
步骤4，基区接触制备的实现方法为：
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的SiO2层；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm；
步骤5，基区材料制备的实现方法为：
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm；
步骤6，发射区制备的实现方法为：
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
步骤7，SiGe HBT形成的实现方法为：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，在950℃温度下退火120s，激活杂质，形成SiGe HBT器件；
（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层；
步骤8，PMOS器件有源区制备的实现方法为：
（8a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4μm的深槽，将氧化层刻透；
（8b）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（8e）利用化学汽相淀积（CVD）方法，在600℃，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5×1016cm-3，作为PMOS器件的沟道；
（8f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（8g）利用化学汽相淀积（CVD）方法，在600℃，在应变Si层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1019cm-3，作为PMOS器件的源区；
步骤9，NMOS器件有源区制备的实现方法为：
（9a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9μm的深槽；
（9b）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区（100）晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（9c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（9d）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为1×1016cm-3；
（9e）利用化学汽相淀积（CVD）方法，在600℃，再生长一层厚度为15nm 的P型应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
步骤10，PMOS器件漏连接区制备制备的实现方法为：
（10a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面连续淀积一层SiO2和一层SiN；
（10b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3μm漏沟槽；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（10d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
步骤11，PMOS栅连接区制备的实现方法为：
（11a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.5μm栅沟槽；
（11b）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（11c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
步骤12，NMOS器件制备的实现方法为：
（12a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（12b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一 层Poly-SiGe，厚度为100nm，Ge组分为10%；
（12c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（12d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（12e）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
（12f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1×1020cm-3，形成NMOS器件；
步骤13，构成BiCMOS集成电路制备的实现方法为：
（13a）光刻出引线窗口，合金；
（13b）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成CMOS导电沟道为22nm的双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（110）晶面上对于应变Si PMOS器件是压应变，其空穴的迁移率高于体Si材料，而在（100）晶面上对于应变Si NMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体Si CMOS器件；
2．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变Si材料，提高了器件设计的灵活性，增强了BiCMOS器件与集成电路电学性能；
3．本发明制备双多晶SiGe HBT、混合晶面BiCMOS集成器件工艺中，采 用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
4．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
5．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
6．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件中，为了有效抑制短沟道效应，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
7．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件结构中，采用了高K值的HfO2作为栅介质，提高了MOS器件的栅控能力，增强了MOS器件的电学性能；
8．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性。
附图说明
图1是用本发明提供的方法制备双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种双多晶SiGe HBT、混合晶面BiCMOS集成器件， NMOS器件为应变Si平面沟道，PMOS器件为应变Si垂直沟道，双极器件是双多晶SiGe HBT。
作为本发明实施例的一优化方案，该双多晶SiGe HBT、混合晶面BiCMOS集成器件，NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。
作为本发明实施例的一优化方案，该双多晶SiGe HBT、混合晶面BiCMOS集成器件，PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。
作为本发明实施例的一优化方案，该双多晶SiGe HBT、混合晶面BiCMOS集成器件，NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。
作为本发明实施例的一优化方案，该双多晶SiGe HBT、混合晶面BiCMOS集成器件，双极器件基区为应变SiGe材料。
作为本发明实施例的一优化方案，该双多晶SiGe HBT、混合晶面BiCMOS集成器件，双极器件发射极和基极用多晶硅接触。
以下参照附图1，对本发明双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路制备的工艺流程作进一步详细描述。
实施例1：制备22nm双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基 体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留2μm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，隔离区制备。
（2a）在衬底表面热氧化一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤3，双极器件有源区制备。
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为4μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为4μm，作为集电区；
（3d）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
（3e）光刻双极器件浅槽隔离区域；
（3f）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽；
（3g）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2，并将浅槽内填满；
（3h）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽 隔离；
（3i）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
（3j）光刻集电极接触区窗口；
（3k）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（3l）将衬底在950℃温度下，退火120s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的SiO2层；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si， 厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极。
步骤7，SiGe HBT形成。
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，在950℃温度下退火120s，激活杂质，形成SiGe HBT器件；
（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层。
步骤8，PMOS器件有源区制备。
（8a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4μm的深槽，将氧化层刻透；
（8b）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（8e）利用化学汽相淀积（CVD）方法，在600℃，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5×1016cm-3，作为PMOS器件的沟道；
（8f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（8g）利用化学汽相淀积（CVD）方法，在600℃，在应变Si层上生长一 层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1019cm-3，作为PMOS器件的源区。
步骤9，NMOS器件有源区制备。
（9a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9μm的深槽；
（9b）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区（100）晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（9c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（9d）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为1×1016cm-3；
（9e）利用化学汽相淀积（CVD）方法，在600℃，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道。
步骤10，PMOS器件漏连接区制备制备。
（10a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面连续淀积一层SiO2和一层SiN；
（10b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3μm漏沟槽；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（10d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤11，PMOS栅连接区制备。
（11a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.5μm栅沟槽；
（11b）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（11c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。
步骤12，NMOS器件制备。
（12a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（12b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Poly-SiGe，厚度为100nm，Ge组分为10%；
（12c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（12d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（12e）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
（12f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1×1020cm-3，形成NMOS器件。
步骤13，构成BiCMOS集成电路制备。
（13a）光刻出引线窗口，合金；
（13b）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和 PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成CMOS导电沟道为22nm的双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路。
实施例2：制备30nm双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为3×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.75μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为3×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.75μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在400℃温度下实现键合；
（1e）将键合后的基片温度升高150℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留2.5μm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，隔离区制备。
（2a）在衬底表面热氧化一层厚度为400nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为6μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤3，双极器件有源区制备。
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为5μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为5×1016cm-3的Si层，厚度为5μm，作为集电区；
（3d）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面生长一层厚度为400nm的SiO2层；
（3e）光刻双极器件浅槽隔离区域；
（3f）在浅槽隔离区域干法刻蚀出深度为350nm的浅槽；
（3g）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2，并将浅槽内填满；
（3h）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
（3i）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面生长一层厚度为400nm的SiO2层；
（3j）光刻集电极接触区窗口；
（3k）对衬底进行磷注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极接触区域；
（3l）将衬底在1000℃温度下，退火60s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为30nm的SiO2层；
（4b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在700℃，在衬底表面淀积SiO2层，厚度为300nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一SiN层，厚度为80nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiN层，厚度为15nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在700℃，在基区区域选择性生长SiGe基区，Ge组分为20％，掺杂浓度为1×1019cm-3，厚度为40nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积Poly-Si，厚度为300nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极。
步骤7，SiGe HBT形成。
（7a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层，在1000℃温度下退火60s，激活杂质，形成SiGe HBT器件；
（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO2层。
步骤8，PMOS器件有源区制备。
（8a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为4.3μm的深槽，将氧化层刻透；
（8b）利用化学汽相淀积（CVD）的方法，在700℃，在深槽内沿（110）晶面生长一层厚度为2μm的N型Si缓冲层，掺杂浓度为3×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上生长 一层厚度为1.75μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为20%，掺杂浓度为3×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在700℃，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20％，掺杂浓度为8×1019cm-3，作为PMOS器件的漏区；
（8e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（8f）利用化学汽相淀积（CVD）方法，在700℃，在漏区上生长一层厚度为30nm的N型应变Si层，掺杂浓度为1×1017cm-3，作为PMOS器件的沟道；
（8g）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（8h）利用化学汽相淀积（CVD）方法，在700℃，在应变Si层上生长一层厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为8×1019cm-3，作为PMOS器件的源区。
步骤9，NMOS器件有源区制备。
（9a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为2.3μm的深槽；
（9b）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区（100）晶面生长一层厚度为300nm的P型Si缓冲层，掺杂浓度为3×1015cm-3；
（9c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上生长一层厚度为1.75μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为20%，掺杂浓度为3×1015cm-3；
（9d）利用化学汽相淀积（CVD）的方法，在700℃，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20％，掺杂浓 度为3×1016cm-3；
（9e）利用化学汽相淀积（CVD）方法，在700℃，再生长一层厚度为17nm的P型应变Si层，掺杂浓度为1×1017cm-3，作为NMOS器件的沟道。
步骤10，PMOS器件漏连接区制备。
（10a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面连续淀积一层SiO2和一层SiN；
（10b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.5μm漏沟槽；
（10c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（10d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤11，PMOS器件栅连接区制备。
（11a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.7μm栅沟槽；
（11b）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（11c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。
步骤12，NMOS器件制备。
（12a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为 NMOS器件栅介质层；
（12b）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层本征Poly-SiGe，厚度为200nm，Ge组分为20%；
（12c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（12d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为3×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（12e）利用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积一厚度为4nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
（12f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到3×1020cm-3，形成NMOS器件。
步骤13，构成BiCMOS集成电路。
（13a）光刻出引线窗口，合金；
（13b）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为30nm的双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路。
实施例3：制备45nm双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为5×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为1μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为5×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为1μm，作为下层有源层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基 体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在480℃温度下实现键合；
（1e）将键合后的基片温度升高100℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留3μm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，隔离区制备。
（2a）在衬底表面热氧化一层厚度为500nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为7μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。
步骤3，双击器件有源区制备。
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为6μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为1×1017cm-3的Si层，厚度为6μm，作为集电区；
（3d）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面生长一层厚度为500nm的SiO2层；
（3e）光刻双极器件浅槽隔离区域；
（3f）在浅槽隔离区域干法刻蚀出深度为400nm的浅槽；
（3g）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2，并将浅槽内填满；
（3h）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽 隔离；
（3i）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面生长一层厚度为500nm的SiO2层；
（3g）光刻集电极接触区窗口；
（3k）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极接触区域；
（3l）将衬底在1100℃温度下，退火15s，进行杂质激活。
步骤4，基区接触制备。
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层厚度为40nm的SiO2层；
（4b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为1×1021cm-3；
（4c）光刻Poly-Si，形成外基区，在800℃，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一SiN层，厚度为100nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiN层，厚度为20nm。
步骤5，基区材料制备。
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在750℃，在基区区域选择性生长SiGe基区，Ge组分为25％，掺杂浓度为5×1019cm-3，厚度为60nm。
步骤6，发射区制备。
（6a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积Poly-Si， 厚度为400nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极。
步骤7，SiGe HBT形成。
（7a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层，在1100℃温度下退火15s，激活杂质，形成SiGe HBT器件；
（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO2层。
步骤8，PMOS器件有源区制备。
（8a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为5.3μm的深槽，将氧化层刻透；
（8b）利用化学汽相淀积（CVD）的方法，在750℃，在深槽内沿（110）晶面生长一层厚度为2.5μm的N型Si缓冲层，掺杂浓度为5×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上生长一层厚度为2μm的N型Ge组分梯形分布的SiGe5，底部Ge组分为0%，顶部为25%，掺杂浓度为5×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在750℃，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25％，掺杂浓度为1×1020cm-3，作为PMOS器件的漏区；
（8e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（8f）利用化学汽相淀积（CVD）方法，在750℃，在漏区上生长一层厚度为45nm的N型应变Si层，掺杂浓度为5×1017cm-3，作为PMOS器件的沟道；
（8g）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为第二P型轻掺杂源漏结 构（P-LDD）层；
（8h）利用化学汽相淀积（CVD）方法，在750℃，在应变Si层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为1×1020cm-3，作为PMOS器件的源区。
步骤9，NMOS器件有源区制备。
（9a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为2.8μm的深槽；
（9b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区（100）晶面生长一层厚度为400nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（9c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上生长一层厚度为2μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为25%，掺杂浓度为5×1015cm-3；
（9d）利用化学汽相淀积（CVD）的方法，在750℃，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25％，掺杂浓度为5×1016cm-3；
（9e）利用化学汽相淀积（CVD）方法，在750℃，再生长一层厚度为20nm的P型应变Si层，掺杂浓度为5×1017cm-3，作为NMOS器件的沟道。
步骤10，PMOS器件漏连接区制备。
（10a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面连续淀积一层SiO2和一层SiN；
（10b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.7μm漏沟槽；
（10c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（10d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂 浓度为5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤11，PMOS器件栅连接区制备。
（11a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.9μm栅沟槽；
（11b）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积厚度为10nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（11c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为5×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。
步骤12，NMOS器件制备。
（12a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积厚度为10nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（12b）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一层本征Poly-SiGe，厚度为300nm，Ge组分为30%；
（12c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（12d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（12e）利用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积一厚度为5nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧壁，形成NMOS器件栅极；
（12f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到5×1020cm-3，形成NMOS器件。
步骤13，构成BiCMOS集成电路。
（（13a）光刻出引线窗口，合金；
（13b）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为45nm的双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路。
本发明实施例提供的双多晶SiGe HBT、混合晶面BiCMOS集成器件及制备方法具有如下优点：
1．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（110）晶面上对于应变Si PMOS器件是压应变，其空穴的迁移率高于体Si材料，而在（100）晶面上对于应变Si NMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体Si CMOS器件；
2．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变Si材料，提高了器件设计的灵活性，增强了BiCMOS器件与集成电路电学性能；
3．本发明制备双多晶SiGe HBT、混合晶面BiCMOS集成器件工艺中，采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
4．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
5．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集 成电路的集成度，降低了集成电路单位面积的制造成本；
6．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件中，为了有效抑制短沟道效应，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
7．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件结构中，采用了高K值的HfO2作为栅介质，提高了MOS器件的栅控能力，增强了MOS器件的电学性能；
8．本发明制备的双多晶SiGe HBT、混合晶面BiCMOS集成器件过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种双多晶SiGe HBT混合晶面BiCMOS集成器件，其特征在于，NMOS器件为应变Si平面沟道，PMOS器件为应变Si垂直沟道，双极器件是双多晶SiGe HBT。
2.根据权利要求1所述的双多晶SiGe HBT混合晶面BiCMOS集成器件，其特征在于，NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。
3.根据权利要求1所述的双多晶SiGe HBT混合晶面BiCMOS集成器件，其特征在于，PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。
4.根据权利要求1所述的双多晶SiGe HBT混合晶面BiCMOS集成器件，其特征在于，NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。
5.根据权利要求1所述的双多晶SiGe HBT混合晶面BiCMOS集成器件，其特征在于，双极器件的基区为应变SiGe材料。
6.根据权利要求1所述的双多晶SiGe HBT混合晶面BiCMOS集成器件，其特征在于，双极器件的发射极和基极用多晶硅接触。
7.双多晶SiGe HBT混合晶面BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：
第一步、选取两片N型掺杂的Si片，其中一片晶面为（110），一片晶面为（100），两片掺杂浓度均为1～5×1015cm-3，对两片Si片表面进行氧化，氧化层厚度为0.5～1μm；将晶面为（100）的一片作为上层的基体材料，并在该基体材料中注入氢，将晶面为（110）的一片作为下层的基体材料；采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留2～3μm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、在衬底表面热氧化一层厚度为300～500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5～7μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
第四步、光刻双极器件有源区，利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为4～6μm的深槽，将中间的氧化层刻透；在双极器件外延生长一层厚度为4～6μm的N型Si外延层，作为集电区，该层掺杂浓度为1×1016～1×1017cm-3；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面生长一层厚度为300～500nm的SiO2层，光刻双极器件浅槽隔离，在浅槽隔离区域干法刻蚀出深度为270～400nm的浅槽，再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；最后，用化学机械抛光CMP方法，去除表面多余的氧化层，形成浅槽隔离；
第六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500～700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第七步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO2层，厚度为20～40nm；第二层为P型Poly-Si层，厚度为200～400nm，掺杂浓度为1×1020～1×1021cm-3；
第八步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，厚度为200～400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
第九步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；
第十步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15～25％，掺杂浓度为5×1018～5×1019cm-3，厚度为20～60nm；
第十一步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGeHBT器件；在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO2层；
第十三步、光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4～5.3μm的深槽，将中间的氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在（110）晶面衬底的PMOS器件有源区上选择性外延生长七层材料：第一层是N型Si缓冲层，厚度为1.5～2.5μm，该层将深槽填满，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.5～2μm的N型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5～10×1020cm-3，作为PMOS器件的漏区；第四层是厚度为3～5nmP型应变Si层，掺杂浓度为1～5×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；第五层是厚度为22～45nm的N型应变Si作为沟道区，掺杂浓度为5×1016～5×1017cm-3；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5～10×1019cm-3，作为PMOS器件的源区；
第十四步、光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9～2.8μm的深槽，利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为1～5×1016cm-3，第四层是厚度为15～20nm的N型应变Si层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十五步、在衬底表面利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，形成PMOS器件漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
第十六步、利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.5～0.9μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为PMOS器件栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-SiGe，Ge组分为10～30％，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
第十七步、刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为NMOS器件栅介质层；再淀积一层本征Poly-SiGe，厚度为100～300nm，Ge组分为10～30%，刻蚀NMOS器件栅极；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；在整个衬底淀积一厚度为3～5nm的SiO2层，干法刻蚀掉这层SiO2，作为NMOS器件栅极侧墙，形成NMOS器件栅极；
第十八步、在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1～5×1020cm-3；
第十九步、光刻出引线窗口，在整个衬底上溅射一层金属镍（Ni），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，构成MOS导电沟道为22～45nm的双多晶SiGe HBT、混合晶面BiCMOS集成器件。
8.根据权利要求7所述的方法，其特征在于，PMOS器件沟道长度根据第十三步淀积的N型应变Si层层厚度确定，取22～45nm，NMOS器件沟道长度由光刻工艺控制。
9.根据权利要求7所述的方法，其特征在于，该制备方法中所涉及的最高温度根据第十步到第十九步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
10.根据权利要求7所述的制备方法，其中，基区厚度根据第十步SiGe的外延层厚度来决定，取20～60nm。
11.基于双多晶SiGe HBT混合晶面BiCMOS集成电路的制备方法，其特征在于，包括如下步骤：
第一步，SOI衬底材料制备的实现方法为：
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留2μm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
第二步，隔离区制备的实现方法为：
（2a）在衬底表面热氧化一层厚度为300nm的SiO2层；
（2b）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；
（2c）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2；
（2d）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
第三步，双极器件有源区制备的实现方法为：
（3a）光刻双极器件有源区；
（3b）利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为4μm的深槽，将中间的氧化层刻透；
（3c）在双极器件有源区外延生长一层掺杂浓度为1×1016cm-3的Si层，厚度为4μm，作为集电区；
（3d）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
（3e）光刻双极器件浅槽隔离区域；
（3f）在浅槽隔离区域干法刻蚀出深度为270nm的浅槽；
（3g）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2，并将浅槽内填满；
（3h）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离；
（3i）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面应淀积一层厚度为500nm的SiO2层；
（3j）光刻集电极接触区窗口；
（3k）对衬底进行磷注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极接触区域；
（3l）将衬底在950℃温度下，退火120s，进行杂质激活；
第四步，基区接触制备的实现方法为：
（4a）刻蚀掉衬底表面氧化层，利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为20nm的SiO2层；
（4b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为1×1020cm-3；
（4c）光刻Poly-Si，形成外基区，在600℃，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO2；
（4d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一SiN层，厚度为50nm；
（4e）光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；
（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiN层，厚度为10nm；
第五步，基区材料制备的实现方法为：
（5a）利用干法，刻蚀掉发射窗SiN，形成侧墙；
（5b）利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
（5c）利用化学汽相淀积（CVD）方法，在600℃，在基区区域选择性生长SiGe基区，Ge组分为15％，掺杂浓度为5×1018cm-3，厚度为20nm；
第六步，发射区制备的实现方法为：
（6a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积Poly-Si，厚度为200nm；
（6b）对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极接触孔区域以外表面的Poly-Si，形成发射极；
第七步，SiGe HBT形成的实现方法为：
（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层，在950℃温度下退火120s，激活杂质，形成SiGe HBT器件；
（7b）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO2层;
第八步，PMOS器件有源区制备的实现方法为：
（8a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4μm的深槽，将氧化层刻透；
（8b）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（8e）利用化学汽相淀积（CVD）方法，在600℃，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5×1016cm-3，作为PMOS器件的沟道；
（8f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（8g）利用化学汽相淀积（CVD）方法，在600℃，在应变Si层上生长一层厚度为200nm的P型SiGe层,，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的源区；
第九步，NMOS器件有源区制备的实现方法为：
（9a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9μm的深槽；
（9b）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区（100）晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（9c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（9d）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为1×1016cm-3；
（9e）利用化学汽相淀积（CVD）方法，在600℃，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
第十步，PMOS器件漏连接区制备制备的实现方法为：
（10a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面连续淀积一层SiO2和一层SiN；
（10b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3μm漏沟槽；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（10d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
第十一步，PMOS栅连接区制备的实现方法为：
（11a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.5μm栅沟槽；
（11b）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（11c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
第十二步，NMOS器件制备的实现方法为：
（12a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（12b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Poly-SiGe，厚度为100nm，Ge组分为10%；
（12c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（12d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（12e）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
（12f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1×1020cm-3，形成NMOS器件；
第十三步，构成BiCMOS集成电路制备的实现方法为：
（13a）光刻出引线窗口，合金；
（13b）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成CMOS导电沟道为22nm的双多晶SiGe HBT、混合晶面BiCMOS集成器件及电路。
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