CN102738153A - 一种SiGe HBT双应变平面BiCMOS集成器件及制备方法 - Google Patents
一种SiGe HBT双应变平面BiCMOS集成器件及制备方法 Download PDFInfo
- Publication number
- CN102738153A CN102738153A CN2012102436529A CN201210243652A CN102738153A CN 102738153 A CN102738153 A CN 102738153A CN 2012102436529 A CN2012102436529 A CN 2012102436529A CN 201210243652 A CN201210243652 A CN 201210243652A CN 102738153 A CN102738153 A CN 102738153A
- Authority
- CN
- China
- Prior art keywords
- layer
- cvd
- vapor deposition
- chemical vapor
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
本发明公开了一种SiGe HBT双应变平面BiCMOS集成器件及制备方法，其过程为：在衬底片上制备埋层，生长N-Si作为双极器件集电区，光刻基区，在基区区域生长P-SiGe、i-Si、i-Poly-Si，制备深槽隔离，形成发射极、基极和集电极，形成SiGe HBT器件；刻蚀出NMOS和PMOS器件有源区，制备NMOS和PMOS器件有源区；制备虚栅极，分别进行NMOS和PMOS器件轻掺杂源漏结构（LDD）注入，制备侧墙，自对准形成NMOS和PMOS器件源漏；刻蚀虚栅，淀积SiON栅介质层和W-TiN复合栅，形成CMOS结构，最终构成SiGe HBT、双应变平面BiCMOS集成器件及电路；该方法充分利用电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe分别作为NMOS和PMOS器件的导电沟道，有效地提高了BiCMOS集成电路的性能。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种SiGe HBT、双应变平面BiCMOS集成器件及制备方法。
背景技术
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。
半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。
硅材料作为半导体材料应用经历了50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的半导体市场中，都是Si基集成电路。
但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、 量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态、关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重， 另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。
为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了SiGe HBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用Si CMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。
发明内容
本发明的目的是提供一种SiGe HBT、双应变平面BiCMOS集成器件及制备方法，以实现利用电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe分别作为NMOS和PMOS器件的导电沟道，有效地提高SiGe HBT、双应变平面BiCMOS器件及电路的性能。
本发明的目的在于提供一种SiGe HBT、双应变平面BiCMOS集成器件及电路的制备方法，采用应变Si平面沟道NMOS器件、应变SiGe平面沟道PMOS器件及双多晶SiGe HBT器件。
进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
进一步、PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。
进一步、PMOS器件采用量子阱结构。
进一步、SiGe HBT器件的基区为应变SiGe材料。
进一步、SiGe HBT器件的发射极和基极采用多晶硅材料。
本发明的目的在于提供一种SiGe HBT、双应变平面BiCMOS集成器件的制备方法，包括如下步骤：
第一步、选取掺杂浓度为5×1014～5×1015cm-3的P型Si片作为衬底；
第二步、在衬底表面热氧化一厚度为300～500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成N型重掺杂埋层区域；
第三步、去除表面多余的氧化层，利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长Si外延层，厚度为2～3μm，N型掺杂，掺杂浓度为1×1016～1×1017cm-3，作为集电区；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15~25%，厚度为20~60nm，P型掺杂，掺杂浓度为5×1018~5×1019cm-3，作为基区；第二层是未掺杂的本征Si层，厚度为10~20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面 淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第七步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215~325nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO2层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×1019～1×1020cm-3，形成基极接触区域；
第九步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为1×1017～5×1017cm-3，形成发射区；
第十步、光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域；并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；
第十一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件 有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中，利用化学汽相淀积（CVD）的方法，在600～750℃，连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×1015～5×1016cm-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为5×1015～5×1016cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1016～5×1017cm-3；第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×1016～5×1017cm-3，作为NMOS器件的沟道，形成NMOS器件有源区；
第十二步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600～750℃，选择性外延生长二层材料：第一层是厚度为12～15nm的N型应变SiGe层，掺杂浓度为5×1016～5×1017cm-3，Ge组分为15～25%；第二层是厚度为3～5nm的本征弛豫Si层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第十三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiO2，作为NMOS器件和PMOS器件的栅介质层，然后再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的Poly-Si，刻蚀Poly-Si和SiO2层，形成NMOS器件和PMOS器件的虚栅；
第十四步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
第十五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表 面上淀积一层厚度为3～5nm的SiO2，利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的PMOS器件源漏区；
第十六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为400～500nm的SiO2层；利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅，利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件和PMOS器件栅极；
第十七步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层，光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成MOS器件的漏极、源极和栅极以及双极器件的发射极、基极和集电极金属引线，构成导电沟道为22～45nm的SiGe HBT、双应变平面BiCMOS集成器件。
进一步、该制备方法中三应变、三多晶平面BiCMOS集成器件制造过程中所涉及的最高温度根据第四步到第十七步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
进一步、基区厚度根据第四步SiGe的外延层厚度来决定，取20～60nm。
本发明的另一目的在于提供一种SiGe HBT、双应变平面BiCMOS集成电 路的制备方法，包括如下步骤：
步骤1，外延生长的实现方法为：
（1a）选取掺杂浓度为5×1014cm-3的P型Si片，作为衬底；
（1b）在衬底表面热氧化一层厚度为300nm的SiO2层；
（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在800℃，退火90min激活杂质，形成N型重掺杂埋层区域；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为2μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（1f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（1g）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（1h）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5×1018cm-3；
（1i）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（1j）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；
步骤2，器件深槽隔离制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离；
步骤3，集电极浅槽隔离制备的实现方法为：
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备的实现方法为：
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，SiGe HBT形成的实现方法为：
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使杂浓度为1×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGe HBT；
步骤6，NMOS器件外延材料制备的实现方法为：
（6a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源 区刻蚀出深度为1.92μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×1015cm-3；
（6d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5×1016cm-3；
（6e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5×1016cm-3作为NMOS器件的沟道；
步骤7，PMOS器件有源区制备的实现方法为：
（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（7b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂浓度为5×1017cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区；
（7d）利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤8，MOS虚栅制备的实现方法为：
（8a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚度为3.5nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；
（8b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；
（8c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（8d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
步骤9，NMOS器件和PMOS器件源漏区制备的实现方法为：
（9a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO2；
（9b）利用干法刻蚀，刻蚀衬底表面上的SiOX，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；
（9c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×1019cm-3的NMOS器件源区和漏区；
（9d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×1019cm-3的PMOS器件源区和漏区；
步骤10，MOS源漏和栅制备的实现方法为：
（10a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为500nm的SiO2层；
（10b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（10c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（10d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
（10e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（10f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极；
步骤11，构成BiCMOS集成电路的实现方法为：
（11a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（11c）淀积金属，光刻引线，形成MOS器件漏极、源极和栅极金属引线以及双极晶体管发射极、基极、集电极金属引线，构成导电沟道为45nm的SiGeHBT、双应变平面BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，PMOS器件应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本 发明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS集成器件及其电路性能优异；
2．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强；
3．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，为了有效抑制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
4．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，PMOS器件为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了BiCMOS集成器件和电路的可靠性；
5．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO2做栅介质，增强了器件的栅控能力，提高了器件的可靠性；
6．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；
7.本发明制备的SiGe HBT、双应变平面BiCMOS集成器件，SiGe HBT发射极和基极采用多晶，多晶可以部分制作在氧化层上面，极大减小了发射区和基区的面积，从而减小器件尺寸，提高器件性能。
附图说明
图1是本发明SiGe HBT、双应变平面BiCMOS集成器件及电路制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种SiGe HBT、双应变平面BiCMOS集成器件，采用应变Si平面沟道NMOS器件、应变SiGe平面沟道PMOS器件及双多晶SiGeHBT。
作为本发明实施例的一优化方案，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
作为本发明实施例的一优化方案，PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。
作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。
作为本发明实施例的一优化方案，SiGe HBT器件的基区为应变SiGe材料。
作为本发明实施例的一优化方案，SiGe HBT器件的发射极和基极采用多晶硅材料。
以下参照附图1，对本发明制备SiGe HBT、双应变平面BiCMOS集成器件及电路的工艺流程作进一步详细描述。
实施例1：制备导电沟道为45nm的SiGe HBT、双应变平面BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取掺杂浓度为5×1014cm-3的P型Si片，作为衬底；
（1b）在衬底表面热氧化一层厚度为300nm的SiO2层；
（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在800℃，退火90min激活杂质，形成N型重掺杂埋层区域；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为2μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（1f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（1g）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（1h）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5×1018cm-3；
（1i）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（1j）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGe HBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使杂浓度为1×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGe HBT。
步骤6，NMOS器件外延材料制备。
（6a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×1015cm-3；
（6d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5×1016cm-3；
（6e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5×1016cm-3作为NMOS器件的沟道。
步骤7，PMOS器件有源区制备。
（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（7b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂浓度为5×1017cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区；
（7d）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤8，MOS虚栅制备。
（8a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚 度为3.5nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；
（8b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；
（8c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（8d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）。
步骤9，NMOS器件和PMOS器件源漏区制备。
（9a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO2；
（9b）利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；
（9c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×1019cm-3的NMOS器件源区和漏区；
（9d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×1019cm-3的PMOS器件源区和漏区。
步骤10，MOS源漏和栅制备。
（10a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为500nm的SiO2层；
（10b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻 蚀表面SiO2至虚栅上表面，露出虚栅；
（10c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（10d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
（10e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（10f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极。
步骤11，构成BiCMOS集成电路。
（11a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（11c）淀积金属，光刻引线，形成MOS器件漏极、源极和栅极金属引线以及双极晶体管发射极、基极、集电极金属引线，构成导电沟道为45nm的SiGeHBT、双应变平面BiCMOS集成器件及电路。
实施例2：制备导电沟道为30nm的SiGe HBT、双应变平面BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取掺杂浓度为1×1015cm-3的P型Si片，作为衬底；
（1b）在衬底表面热氧化一层厚度为400nm的SiO2层；
（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在900℃，退火60min激活杂质，形成N型重掺杂埋层区域；
（1d）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度为2.5μm的N型外延Si层，作为集电区，该层掺杂浓度为5×1016cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（1f）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（1g）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（1h）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度为40nm的SiGe层，作为基区，该层Ge组分为20%，掺杂浓度为1×1019cm-3；
（1i）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度15nm的未掺杂的本征Si层；
（1j）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度240nm的未掺杂的本征Poly-Si层。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（2c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为260nm 的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGe HBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为400nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为5×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为3×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极；
（5f）对衬底在1000℃温度下，退火60s，进行杂质激活，形成SiGe HBT。
步骤6，NMOS器件外延材料制备。
（6a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为300nm的P型Si缓冲层，掺杂浓度为1×1016cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源 区选择性生长厚度为1.8μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是20%，掺杂浓度为1×1016cm-3；
（6d）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为1×1017cm-3；
（6e）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长厚度为18nm的P型应变Si层，掺杂浓度为1×1017cm-3作为NMOS器件的沟道。
步骤7，PMOS器件有源区制备。
（7a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO2；
（7b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区选择性的生长一层厚度为14nm的N型应变SiGe层，Ge组分为20%，掺杂浓度为1×1017cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在700℃，在PMOS器件有源区选择性的生长一层厚度4nm的本征弛豫Si帽层，形成PMOS器件有源区；
（7d）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤8，MOS虚栅制备。
（8a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积厚度为4nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；
（8b）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层厚度为240nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS 器件虚栅；
（8c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为3×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（8d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为3×1018cm-3的P型轻掺杂源漏结构（P-LDD）。
步骤9，NMOS器件和PMOS器件源漏区制备。
（9a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面上淀积一层厚度为3nm的SiO2；
（9b）利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；
（9c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为8×1019cm-3的NMOS器件源区和漏区；
（9d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为8×1019cm-3的PMOS器件源区和漏区。
步骤10，MOS源漏和栅制备。
（10a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为450nm的SiO2层；
（10b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（10c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（10d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层SiON，厚度为3nm；
（10e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（10f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极。
步骤11，构成BiCMOS集成电路。
（11a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（11c）淀积金属，光刻引线，形成MOS器件漏极、源极和栅极金属引线以及双极晶体管发射极、基极、集电极金属引线，构成导电沟道为30nm的SiGeHBT、双应变平面BiCMOS集成器件及电路。
实施例3：制备导电沟道为22nm的SiGe HBT、双应变平面BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取掺杂浓度为5×1015cm-3的P型Si片，作为衬底；
（1b）在衬底表面热氧化一层厚度为500nm的SiO2层；
（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在950℃，退火30min激活杂质，形成N型重掺杂埋层区域；
（1d）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生 长一层厚度为3μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1017cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（1f）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（1g）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（1h）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度为60nm的SiGe层，作为基区，该层Ge组分为25%，掺杂浓度为5×1019cm-3；
（1i）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度20nm的未掺杂的本征Si层；
（1j）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度300nm的未掺杂的本征Poly-Si层。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（2c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2， 形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为325nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGe HBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为500nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1020cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为5×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极；
（5f）对衬底在1100℃温度下，退火15s，进行杂质激活，形成SiGe HBT。
步骤6，NMOS器件外延材料制备。
（6a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×1015cm-3；
（6d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5×1016cm-3；
（6e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长厚度为15nm的P型应变Si层，掺杂浓度为5×1016cm-3作为NMOS器件的沟道。
步骤7，PMOS器件有源区制备。
（7a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO2；
（7b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区选择性的生长一层厚度为12nm的N型应变SiGe层，Ge组分为25%，掺杂浓度为5×1016cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在750℃，在PMOS器件有源区选择性的生长一层厚度3nm的本征弛豫Si帽层，形成PMOS器件有源区；
（7d）利用湿法腐蚀，刻蚀掉表面的层SiO2。
步骤8，MOS虚栅制备。
（8a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积厚度为3nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；
（8b）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层厚度为200nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；
（8c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（8d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为5×1018cm-3的P型轻掺杂源漏结构（P-LDD）。
步骤9，NMOS器件和PMOS器件源漏区制备。
（9a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面上淀积一层厚度为3nm的SiO2；
（9b）利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；
（9c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为1×1020cm-3的NMOS器件源区和漏区；
（9d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为1×1020cm-3的PMOS器件源区和漏区。
步骤10，MOS源漏和栅制备。
（10a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为400nm的SiO2层；
（10b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（10c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（10d）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiON，厚度为1.5nm；
（10e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（10f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合 栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极。
步骤11，构成BiCMOS集成电路。
（11a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（11c）淀积金属，光刻引线，形成MOS器件漏极、源极和栅极金属引线以及双极晶体管发射极、基极、集电极金属引线，构成导电沟道为22nm的SiGe HBT、双应变平面BiCMOS集成器件及电路。
本发明实施例提供的SiGe HBT、双应变平面BiCMOS集成器件及制备方法具有如下优点：
1．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，PMOS器件应用了空穴迁移率比体Si材料高的压应变SiGe材料作为导电沟道，有效地提升PMOS器件的电学性能；而NMOS器件应用了电子迁移率比体Si材料高的张应变Si材料作为导电沟道，有效地提升NMOS器件的电学性能，因此本发明制备的BiCMOS集成器件及其电路的电学性能较体Si材料制备的BiCMOS集成器件及其电路性能优异；
2．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而BiCMOS器件与集成电路性能获得了增强；
3．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，为了有效 抑制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
4．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，PMOS器件为量子阱器件，即应变SiGe层处于Si帽层和体Si层之间，与表面沟道器件相比，降低了沟道载流子输运过程中的界面散射，抑制了迁移率的降低；同时Si帽层与应变SiGe层之间的空穴势垒，抑制了热载流子向栅介质中注入，提高了BiCMOS集成器件和电路的可靠性；
5．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，采用高介电常数的SiON代替传统的纯SiO2做栅介质，增强了器件的栅控能力，提高了器件的可靠性；
6．本发明制备的SiGe HBT、双应变平面BiCMOS集成器件中，采用了金属栅镶嵌工艺（damascene process）制备栅电极，该栅电极为金属W-TiN复合结构，由于下层的TiN与应变Si和应变SiGe材料功函数差较小，改善了器件的电学特性，上层的W则可以降低栅电极的电阻，实现了栅电极的优化；
7.本发明制备的SiGe HBT、双应变平面BiCMOS集成器件，SiGe HBT发射极和基极采用多晶，多晶可以部分制作在氧化层上面，极大减小了发射区和基区的面积，从而减小器件尺寸，提高器件性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种SiGe HBT双应变平面BiCMOS集成器件，其特征在于，采用应变Si平面沟道NMOS器件、应变SiGe平面沟道PMOS器件及双多晶SiGe HBT器件。
2.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
3.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应。
4.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，PMOS器件采用量子阱结构。
5.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，SiGe HBT器件的基区为应变SiGe材料。
6.根据权利要求1所述的SiGe HBT双应变平面BiCMOS集成器件，其特征在于，SiGe HBT器件的发射极和基极采用多晶硅材料。
7.一种SiGe HBT双应变平面BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：
第一步、选取掺杂浓度为5×1014～5×1015cm-3的P型Si片作为衬底；
第二步、在衬底表面热氧化一厚度为300～500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成N型重掺杂埋层区域；
第三步、去除表面多余的氧化层，利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长Si外延层，厚度为2～3μm，N型掺杂，掺杂浓度为1×1016～1×1017cm-3，作为集电区；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15~25%，厚度为20~60nm，P型掺杂，掺杂浓度为5×1018~5×1019cm-3，作为基区；第二层是未掺杂的本征Si层，厚度为10~20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第七步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215~325nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO2层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×1019～1×1020cm-3，形成基极接触区域；
第九步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为1×1017～5×1017cm-3，形成发射区；
第十步、光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域；并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；
第十一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中，利用化学汽相淀积（CVD）的方法，在600～750℃，连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×1015～5×1016cm-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0，顶部Ge组分是15～25%，掺杂浓度为5×1015～5×1016cm-3；第三层是Ge组分为1 5～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1016～5×1017cm-3；第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×1016～5×1017cm-3，作为NMOS器件的沟道，形成NMOS器件有源区；
第十二步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600～750℃，选择性外延生长二层材料：第一层是厚度为12～15nm的N型应变SiGe层，掺杂浓度为5×1016～5×1017cm-3，Ge组分为15～25%；第二层是厚度为3～5nm的本征弛豫Si层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2；
第十三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiO2，作为NMOS器件和PMOS器件的栅介质层，然后再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的Poly-Si，刻蚀Poly-Si和SiO2层，形成NMOS器件和PMOS器件的虚栅；
第十四步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
第十五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面上淀积一层厚度为3～5nm的SiO2，利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×1019～1×1020cm-3的PMOS器件源漏区；
第十六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为400～500nm的SiO2层；利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiON，厚度为1.5~5nm；利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅，利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件和PMOS器件栅极；
第十七步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO2层， 光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成MOS器件的漏极、源极和栅极以及双极器件的发射极、基极和集电极金属引线，构成导电沟道为22～45nm的SiGe HBT、双应变平面BiCMOS集成器件。
8.根据权利要求7所述的制备方法，其特征在于，该制备方法中SiGe HBT、双应变平面BiCMOS集成器件制造过程中所涉及的最高温度根据第四步到第十七步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
9.根据权利要求7所述的制备方法，其特征在于，基区厚度根据第四步SiGe的外延层厚度来决定，取20～60nm。
10.一种SiGe HBT双应变平面BiCMOS集成电路的制备方法，其特征在于，包括如下步骤：
步骤1，外延生长的实现方法为：
（1a）选取掺杂浓度为5×1014cm-3的P型Si片，作为衬底；
（1b）在衬底表面热氧化一层厚度为300nm的SiO2层；
（1c）光刻埋层区域，对埋层区域进行N型杂质的注入，并在800℃，退火90min激活杂质，形成N型重掺杂埋层区域；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为2μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（1f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（1g）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（1h）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5×1018cm-3；
（1i）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（1j）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；
步骤2，器件深槽隔离制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离；
步骤3，集电极浅槽隔离制备的实现方法为：
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备的实现方法为：
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，SiGe HBT形成的实现方法为：
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使杂浓度为1×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGe HBT；
步骤6，NMOS器件外延材料制备的实现方法为：
（6a）光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为1.5μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是25%，掺杂浓度为5×1015cm-3；
（6d）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为200nm的P型SiGe层，Ge组分为25%，掺杂浓度为5×1016cm-3；
（6e）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性的生长厚度为20nm的P型应变Si层，掺杂浓度为5×1016cm-3作为NMOS器件的沟道；
步骤7，PMOS器件有源区制备的实现方法为：
（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO2；
（7b）光刻PMOS器件有源区，利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度为15nm的N型应变SiGe层，Ge组分为15%，掺杂浓度为5×1017cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在PMOS器件有源区选择性的生长一层厚度5nm的本征弛豫Si帽层，形成PMOS器件有源区；
（7d）利用湿法腐蚀，刻蚀掉表面的层SiO2；
步骤8，MOS虚栅制备的实现方法为：
（8a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积厚度为3.5nm的SiO2层，作为NMOS器件和PMOS器件的栅介质层；
（8b）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层厚度为300nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS器件虚栅和PMOS器件虚栅；
（8c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（8d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1×1018cm-3的P型轻掺杂源漏结构（P-LDD）；
步骤9，NMOS器件和PMOS器件源漏区制备的实现方法为：
（9a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面上淀积一层厚度为5nm的SiO2；
（9b）利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS器件栅电极侧墙和PMOS器件栅电极侧墙；
（9c）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×1019cm-3的NMOS器件源区和漏区；
（9d）光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×1019cm-3的PMOS器件源区和漏区；
步骤10，MOS源漏和栅制备的实现方法为：
（10a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为500nm的SiO2层；
（10b）利用化学机械抛光（CMP）方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；
（10c）湿法刻蚀虚栅，在栅电极处形成一个凹槽；
（10d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiON，厚度为5nm；
（10e）利用物理气相沉积（PVD）的方法，淀积W-TiN复合栅；
（10f）利用化学机械抛光（CMP）方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光（CMP）的终止层，从而形成NMOS器件栅极和PMOS器件栅极；
步骤11，构成BiCMOS集成电路的实现方法为：
（11a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积SiO2层；
（11b）光刻引线窗口，在整个衬底上溅射一层金属，合金，自对准形成金属硅化物；
（11c）淀积金属，光刻引线，形成MOS器件漏极、源极和栅极金属引线以及双极晶体管发射极、基极、集电极金属引线，构成导电沟道为45nm的SiGeHBT、双应变平面BiCMOS集成器件及电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210243652.9A CN102738153B (zh) | 2012-07-16 | 2012-07-16 | 一种SiGe HBT双应变平面BiCMOS集成器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210243652.9A CN102738153B (zh) | 2012-07-16 | 2012-07-16 | 一种SiGe HBT双应变平面BiCMOS集成器件及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102738153A true CN102738153A (zh) | 2012-10-17 |
| CN102738153B CN102738153B (zh) | 2016-03-30 |
Family
ID=46993350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210243652.9A Expired - Fee Related CN102738153B (zh) | 2012-07-16 | 2012-07-16 | 一种SiGe HBT双应变平面BiCMOS集成器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102738153B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235567B1 (en) * | 1999-08-31 | 2001-05-22 | International Business Machines Corporation | Silicon-germanium bicmos on soi |
| US6780695B1 (en) * | 2003-04-18 | 2004-08-24 | International Business Machines Corporation | BiCMOS integration scheme with raised extrinsic base |
| CN102184898A (zh) * | 2011-04-22 | 2011-09-14 | 上海宏力半导体制造有限公司 | 半导体器件制作方法和SiGe HBT晶体管制作方法 |
-
2012
- 2012-07-16 CN CN201210243652.9A patent/CN102738153B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235567B1 (en) * | 1999-08-31 | 2001-05-22 | International Business Machines Corporation | Silicon-germanium bicmos on soi |
| US6780695B1 (en) * | 2003-04-18 | 2004-08-24 | International Business Machines Corporation | BiCMOS integration scheme with raised extrinsic base |
| CN102184898A (zh) * | 2011-04-22 | 2011-09-14 | 上海宏力半导体制造有限公司 | 半导体器件制作方法和SiGe HBT晶体管制作方法 |
Non-Patent Citations (1)
| Title |
|---|
| 李磊: "应变BiCMOS器件及应力分布研究", 《中国优秀硕士学位论文全文数据库 电子科技辑》, no. 1, 15 January 2010 (2010-01-15) * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102738153B (zh) | 2016-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102790052B (zh) | 一种基于SiGe HBT的三应变BiCMOS集成器件及制备方法 | |
| CN102738161B (zh) | 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 | |
| CN102723336B (zh) | 一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法 | |
| CN102738152B (zh) | 一种双多晶的应变Si BiCMOS集成器件及制备方法 | |
| CN102723340B (zh) | 一种SOI BJT双应变平面BiCMOS集成器件及制备方法 | |
| CN102751292B (zh) | 一种基于三多晶SiGe HBT的混合晶面应变BiCMOS集成器件及制备方法 | |
| CN102916015B (zh) | 一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及制备方法 | |
| CN102723342B (zh) | 一种混合晶面垂直沟道应变BiCMOS集成器件及制备方法 | |
| CN102820295B (zh) | 一种双应变平面BiCMOS集成器件及制备方法 | |
| CN102723341B (zh) | 一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法 | |
| CN102867824B (zh) | 一种三应变三多晶平面BiCMOS集成器件及制备方法 | |
| CN102738153B (zh) | 一种SiGe HBT双应变平面BiCMOS集成器件及制备方法 | |
| CN102738154B (zh) | 一种垂直沟道混合晶面应变BiCMOS集成器件及制备方法 | |
| CN102751293B (zh) | 一种SOI三应变平面BiCMOS集成器件及制备方法 | |
| CN102738164B (zh) | 一种基于自对准工艺的平面应变BiCMOS集成器件及制备方法 | |
| CN102738175B (zh) | 一种基于SOI衬底的BiCMOS集成器件及制备方法 | |
| CN102800680B (zh) | 一种混合晶面垂直沟道Si基BiCMOS集成器件及制备方法 | |
| CN102751282B (zh) | 一种基于晶面选择的应变BiCMOS集成器件及制备方法 | |
| CN102738163B (zh) | 一种双多晶SiGe HBT混合晶面BiCMOS集成器件及制备方法 | |
| CN102751280B (zh) | 一种应变SiGe回型沟道BiCMOS集成器件及制备方法 | |
| CN102723343B (zh) | 一种基于晶面选择的三多晶平面BiCMOS集成器件及制备方法 | |
| CN102800672B (zh) | 一种应变SiGe HBT垂直沟道BiCMOS集成器件及制备方法 | |
| CN102751279B (zh) | 一种基于晶面选择的双应变BiCMOS集成器件及制备方法 | |
| CN102723339B (zh) | SOI BJT应变SiGe回型沟道BiCMOS集成器件及制备方法 | |
| CN102738162B (zh) | 一种基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20160330 Termination date: 20210716 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |