WO2000060671A1 - Dispositif a semi-conducteur et substrat de semi-conducteur - Google Patents

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effect transistor
channel
semiconductor device
strain
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Nobuyuki Sugii
Kiyokazu Nakagawa
Shinya Yamaguchi
Masanobu Miyao
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Hitachi, Ltd.
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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device including a field effect transistor.
  • Si-MOSFETs SiMOS field-effect transistors
  • An object of the present invention is to provide a semiconductor device having low-power-consumption and high-speed field-effect transistors using a combination of Si and its congeners, such as Ge and C.
  • a strain is applied to a channel forming layer in which a channel of a field effect transistor is formed by a strain applying semiconductor layer, and carrier transfer in the channel is performed.
  • the mobility is made higher than the material of the unstrained channel forming layer.
  • the material of the channel forming layer is Si
  • the in-plane lattice constant of the Si channel forming layer is made larger than that of unstrained Si by applying strain.
  • the energy of the apex of the valence band at the interface between the channel forming layer and the layers adjacent to both sides of the channel forming layer is made larger on the gate insulating film side than on the other side.
  • a semiconductor device having a field effect transistor is provided.
  • the energy at the apex of the conduction band at the interface between the channel forming layer and the layers adjacent to both sides of the channel forming layer is smaller on the gate insulating film side than on the other side.
  • a semiconductor device having a field effect transistor is provided.
  • a structure is such that an energy barrier for carriers in a channel of a field-effect transistor exists on a side opposite to the gate insulating film with respect to the channel, and a channel forming layer in which the channel is formed.
  • the strain of the lattice is distorted, and the mobility of the carrier in the channel is made larger than the material of the unstrained channel forming layer.
  • Figure 1 is a diagram for explaining the operation principle of the present invention, is a band diagram of the laminated structure of sio 2 gate insulating film z strained Si layer / Si! _ X Ge x strained applying layer .
  • FIG. 2 is a band diagram when a positive bias is applied to the gate having the structure shown in FIG.
  • FIG. 3 is a band diagram when a negative bias is applied to the gate having the structure shown in FIG.
  • FIG. 4 is Si ⁇ the structure shown in Figure 1 - is a band diagram of a state subjected to abrupt n-type doping on top of x Ge x strained applied layer.
  • FIG. 5 is a band diagram in a state where a substrate bias voltage is applied to the structure shown in FIG.
  • Figure 6 is another diagram for explaining the operation principle of the present invention, Si0 2 gate insulating film Z strained Si layer strained Si 1 - the y Ge y layer ZSi _ x Ge x strained applied layer of the laminated structure! It is a band diagram.
  • FIG. 7 is a sectional structural view of a complementary field effect transistor according to Example 1 of the present invention.
  • FIG. 8 is a sectional structural view of a complementary field effect transistor according to Embodiment 2 of the present invention.
  • FIG. 9 is a sectional view of a complementary field effect structure according to Example 3 of the present invention.
  • FIG. 10 is a sectional view of a complementary field effect according to a fourth embodiment of the present invention.
  • FIG. 11 is a sectional view of a complementary field effect structure according to Example 5 of the present invention.
  • FIG. 12 is a sectional view of the complementary field effect according to the sixth embodiment of the present invention.
  • FIG. 13 is a sectional structural view of a complementary field effect transistor according to Embodiment 7 of the present invention.
  • FIG. 14 is a sectional view of an S0I substrate according to Embodiment 8 of the present invention.
  • FIG. 15 is a sectional view of an S0I substrate according to Embodiment 9 of the present invention.
  • FIGS. 16a to 16d are cross-sectional views illustrating the steps of manufacturing an S0I substrate according to Example 10 of the present invention.
  • Figure 1 shows a band diagram of the laminated structure of Si0 2 gate insulating film 3 Z strained Si layer 1 Si i-x Ge x strain applying layer 2.
  • the band gap 6 of the strained Si layer 1 is wider than the band gap 7 of the Si i x x Ge x strain applying layer 2, and furthermore, both the valence band 5 and the conduction band 4 exhibit a type of band discontinuity in which the energy decreases.
  • the accumulation of holes in the triangular wells 12 may be reduced.
  • the first method source.
  • a junction depth of By sufficiently shallower than the thickness of the drain strained Si layer 1 a junction depth of, preventing the outflow of holes into the Si i-x Ge x strain applying layer 2.
  • the junction depth may be set to about 40 nm. This is a value that can be sufficiently realized because it is not much different from the value used for short channel devices with a channel length of 0.1 micron or less.
  • the second method, S - with x Ge x preferably the depth 0. L ⁇ 30nm range in the vicinity of the interface between the strained Si layer 1 of the strain applied layer 2, a method of performing steeply n-type doping.
  • S - x Ge x of the strain applied layer 2 valence band of triangular wells 1 2 vertex 4 3 energy level decreases.
  • the energy level becomes lower than the energy level of the apex 42 of the triangular well 11 of the valence band in the strained Si layer 1.
  • the accumulation of holes in the triangular well 12 decreases.
  • the third method is a method of controlling the substrate bias voltage so that a positive voltage is applied to the Si i-xGex strain applying layer 2 side. In this way, as shown in FIG.
  • Si ⁇ - x Ge x becomes strained applying layer 2 side lowered downward-sloping band structure of the valence band in the strained Si layer 1 Erlenmeyer well 1 1 vertex 4 2 than the energy level, Si - x Ge x towards the energy level of the triangular wells 1 2 vertex 4 3 strain valence band in the applied layer 2 falls. As a result, the accumulation of holes in the triangular wells 12 is reduced.
  • preventing outflow of holes from the strained Si channel to the strain applying layer is an indispensable factor in realizing a force P-type field effect transistor or a complementary field effect transistor.
  • it is effective to adopt the following configuration in order to increase the speed and lower the voltage of the device. That is, the drain region is used for a p-type field effect transistor, and the source region material is used for an n-type field effect transistor.
  • the same base material as the Si 1 — x Ge x strain applying layer preferably the same composition ratio is used.
  • the electric field distribution between the source and the drain changes due to the band discontinuity between the strained Si and the SiGe, and the carriers can be more effectively accelerated.
  • the speed can be further increased, and the operation at a lower voltage becomes possible by lowering the pinch-off voltage.
  • the strained Si layer 1 when stacked in the order of the gate insulating film 3, will be the band diagram as shown in FIG. 6, electronic the strained Si layer 1 and the triangular well 1 0 of the conduction band of the strained Si layer 1 in the vicinity of the interface between the gate insulating Enmaku 3, strained Si layer 1 and the strain S - y Ge strain near the interface y layer 2 5 Si - holes are accumulated in the y Ge y layer 2 triangular wells 2 0 of the valence band of 5.
  • the holes are less likely to flow out to the strain applying layer 2.
  • the mobility of holes in the strained Si—yGey layer 25 is better than the mobility of electrons in the strained Si layer 1. Because remote higher, considering the balance of the transconductance of when constituting the complementary field effect transistors, strained Si - under the y Ge y layer 25 Tore than the gate electrode is ,, That Riibitsu Si layer 1 Certain configurations are preferred.
  • another SiGe layer may be interposed between the strained Si layer 1 or the strained Sii-vGey layer 25 and the gate insulating film 3.
  • electrons or holes are accumulated in the strained Si layer 1 or the strained Si— y Ge y layer 25 near the interface with the SiGe layer, so that the influence of the interface state and scattering of the gate insulating film 3 is reduced. You don't have to.
  • the strained Si -YGey layer in the region of the p Ji Yaneru growing a strained Si layer in the region of n-channel You may do so.
  • the strain applied layer it is desirable to use a Sii- x Ge x.
  • the lattice constant of Ge is about 4% larger.
  • the lattice constant takes an interpolated value according to the Ge composition ratio X. Therefore, if an appropriate X is selected, the desired strain can be applied to the Si or Ge laminated thereon. For example, if X is set to 0.5, it is possible to apply in-plane tensile strain and in-plane compressive strain of 2% each for Si and Ge.
  • the magnitude of distortion of Ge y can be appropriately controlled.
  • the in-plane lattice constant of the strained Si layer can be increased to less than 4% with respect to unstrained Si, and the in-plane lattice constant of the strained Si i- y Ge y layer can be increased with respect to unstrained Ge. Less than 4%.
  • adjustment was made only by changing the dimensions of the element.
  • this method further increases the degree of freedom in design and is advantageous for high integration.
  • Strain control is achieved by adding C in addition to changing the Ge composition ratio X of Si — x Ge x (S — x
  • C may be added at the time of growing the strain applying layer, or may be added by ion implantation or the like after growing the strain applying layer.
  • the strain applying layer may be a method of growing Si i-xGex having a constant composition, a method of gradually increasing the composition ratio X from the Si substrate in the growth direction, or a so-called graded buffer layer.
  • Si 1 - to grow the x Ge x it can reduce the penetrations dislocation density than when grown directly Si 1 _ x Ge x on a Si substrate, to further the better the surface flatness, preferably No.
  • the speed can be further increased by reducing the stray capacitance.
  • S0I are ⁇ and combined type S0I substrate or a SIMOX (Separation by Implanted Oxigen) substrate bonding to the strain that take advantage of the features of S0I by growing the Si! _ X Ge x strain applying layer on the substrate Si (Si x _ v Ge y (0 ⁇ y ⁇ 1)) Ru can be produced a field-effect transistor.
  • Si i-xGex strain applying layer first grow a Si i-xGex strain applying layer on a Si substrate, implanting oxygen ions Thereafter, by performing heat treatment, Si _ x Ge x strained applied layer or Si0 2 insulating layer in the Si immediately below the Embedded in the substrate and then growing a strained Si layer, or by growing a Si i-xGex strain applying layer and a strained Si layer on the Si substrate, and then implanting oxygen ions and performing heat treatment. It is also possible to use a method of embedding a layer inside the Si0 2 insulating layer. When these methods are used, the thickness of the S0I active layer can be reduced, so that the element isolation is excellent and the pM0S and nMOS well layers are not required. In the latter case, since the SiO 2 insulating layer is located immediately below the strained Si layer, the problem of the outflow of holes in the pMOS to the strain applying layer as described above does not occur.
  • a substrate is prepared by growing a Si x- x Ge x strain applying layer on a Si substrate, further growing a Si layer, and thermally oxidizing a part or all of the Si layer.
  • Si0 2 layer on the Si _ x Ge x strain applied layer instead of the thermal oxidation of the Si layer may be growth in such vapor phase growth method.
  • Si i-x Ge x is close to the strain applied layer sac Chi Si substrate, Hakare is reduction of defect density since it is possible to remove the portion with high defect density, line and further polishing or etching For example, it is easy to ensure surface flatness c
  • this method makes it possible to reduce the thickness of the SOI active layer, achieve excellent element isolation, and eliminate the need for a pM0S and nMOS well layer.
  • Si and Si i-x Ge x strained applying layer grown on a substrate, growing a strained Si layer on further, a part of the bonded face to face the support substrate and Si0 2 prepared separately a substrate that is thermally oxidized Cutting and polishing, leaving the portion of the strained Si layer.
  • a substrate in which a strained Si layer is mounted on two Si0 layers looks the same as a conventional bonded S0I substrate, but only the S0I layer is strained. Therefore, it can be handled in exactly the same way as a conventional S0I substrate, has excellent element isolation, eliminates the need for a pM0S and nMOS pail layer, and has a light effective mass of the S0I active layer due to the effect of distortion. It has the characteristic of strained Si with high hole mobility. In addition, since the SiO 2 insulating layer is located immediately below the strained Si layer, the problem of the holes in the pMOS flowing out to the strain applying layer as described above does not occur.
  • the above-mentioned limitation is also different in the case of a structure in which an oxide film layer is inserted between the S0I substrate and the strained Si layer, for example.
  • the composition X that realizes a practically significant strain magnitude is in the range of about 0.2 to 0.8, and the strain is in the range of about 0.8 to 3.2%
  • the strained Si layer film Preferably, the thickness is in the range of lnm to 200nm. If the thickness is less than lnm, the thickness of the active layer forming the channel by the field effect transistor is insufficient, and if the thickness is more than 200nm, dislocation starts to occur and adversely affects the electrical characteristics.
  • the use of the ⁇ 100 ⁇ plane as the substrate plane orientation means that many conventional Si semiconductor devices use this plane orientation. This is advantageous in that the crystal orientation is high, and the mobility when strain is applied is greatly increased, which is a desirable crystal orientation. In this case, it is advantageous to set the in-plane direction of the channel to 110> or 001> in order to enhance the controllability of processes such as epi growth and etching.
  • the ⁇ 110 ⁇ plane as the substrate plane orientation.
  • the direction of the channel be the ⁇ 110> or ⁇ 001> direction in terms of increasing the mobility by applying strain.
  • this arrangement is not necessarily required.
  • a field effect transistor or a complementary field effect transistor in which a strain is applied to an active layer forming a channel and a semiconductor device using the same have a larger effective mass of carriers flowing through the channel than a conventional device. Its industrial value is extremely high because it is lightweight, has high mobility, can achieve high speed, and can achieve high integration and high performance of devices.
  • FIG. 7 is a cross-sectional view of the CM0SFET according to the present embodiment.
  • Si 0. 7 Ge 0. 3 After washing the Si substrate 1 3, immediately introduced into a chemical vapor deposition apparatus, Si 0. 7 Ge 0. 3 to grow the strain applying layer 2.
  • the plane orientation of the Si substrate 13 is ⁇ 100 ⁇ .
  • the film thickness is 500 nm.
  • the material is grown at a growth temperature of 700 ° C using Si 2 H 6 and GeH 4 .
  • doping for determining the conductivity type is not performed.
  • — X Ge x The Ge composition ratio X of the strain applying layer 2 can be controlled in any manner, but in order to optimize the strain applied to the strained Si layer 1, 0.2 to 0.4 is required for X. Good results can be obtained.
  • a strained Si layer 1 is formed on the Si i—xGe x strain applying layer 2 by a chemical vapor deposition method.
  • doping for determining the conductivity type is not performed.
  • the film thickness was 60 nm.
  • This layer is subjected to in-plane tensile strain because the lattice constant of the Si i -xGex strain applying layer 2 is larger than Si.
  • the carrier (electron and hole) mobilities therein are larger than in unstrained Si.
  • the growth of the Si layer and the SiGe layer is not limited to the chemical vapor deposition method.
  • an element isolation insulating region 19 is formed by a trench isolation method, and the lower portion of the strained Si layer 1 and the Si!
  • Ion implantation for pail formation is performed over the x Ge x strain application layer 2.
  • a group V element such as P is implanted into the lower part of the PM0S region to make it n-type
  • a group III element such as B is implanted into the lower part of the OS region to make it p-type.
  • a group III element is implanted into the PM0S region and a group V element is implanted into the NM0S region above the strained Si layer 1 to adjust the threshold.
  • the surface of the strained Si layer 1 is thermally oxidized to form the SiO 2 gate insulating film 3. Further, after forming a polysilicon gate electrode 16 thereon, portions other than the gate region are removed by etching. Further, source / drain regions are formed by ion implantation using self-alignment. At this time, if a Group IV element such as B is implanted, a p-type source / drain region 17 can be formed, and if a Group V element such as P is implanted, an n-type source / drain region 18 can be formed, so both PM0S and OS Can be manufactured on the same wafer. At this time,
  • the ion implantation depth was less 30mn half of the strained Si layer 1 of thickness.
  • an interlayer insulating film (not shown) is formed, a contact hole is made, a metal film such as A1 is deposited, patterned, and a metal wiring is formed to complete the field effect transistor.
  • This transistor has approximately three times the transconductance and 2.4 times the cutoff frequency as compared to an unstrained Si field-effect transistor fabricated directly on a Si substrate with the same dimensions.
  • FIG. 8 is a cross-sectional view of the CMOSFET according to the present embodiment.
  • This embodiment instead of deeper depth 3 onm embodiment Contact Keru source drain region 1 7 to 1, 1 8 and 50 nm in the case of normal, in the formation of Si i-x Ge x strain applying layer 2 In the upper 30nm range, P doping gas was mixed, and a high concentration of 10 1 a / cubic centimeter and a sharp n-type doping were performed. At this time, in order to dope only the pMOS region, the nMOS region is covered with an oxide film and is removed after doping.
  • pion formation ion implantation is not performed in the pMOS region where the steep doping is performed.
  • FIG. 9 is a cross-sectional view of the CMOSFET according to the present embodiment.
  • a positive bias is applied to the p-well region of the pMOS instead of the steep doping in the second embodiment.
  • pMOS of S ⁇ - opening the contactor walk Lumpur to x Ge x strain applying layer 2 there is formed a Omikku electrode, and the bias application electrode 2 2.
  • the punch-through current could be reduced to 5% or less compared to the case without bias application.
  • Examples 1 to 3 are methods that can be applied simultaneously, and two or three methods can be combined.
  • FIG. 10 is a cross-sectional view of the CMOSFET according to the present embodiment.
  • This embodiment the drain region 1 5 of p-type M0SFET of the strained Si layer 1 in Example 1, and selectively etching the source regions 1-4 ⁇ -type M0SFET, that portion Si - x Ge x layer 2 3 Is selectively grown and backfilled.
  • the surface layer 5nm in this part as Si, S by subsequent process - to prevent damage x Ge x layer 2 3.
  • the transistor of this embodiment can reduce the operating voltage, which is 3 V, which is frequently used in the conventional M0SFET.
  • FIG. 11 is a cross-sectional view of the CMOSFET according to the present embodiment.
  • the feature of this embodiment is that using a strain Ge y layer as a channel for PM0S.
  • a high defect density layer is formed on the Si substrate 13 in advance by hydrogen ion implantation over a region of 100 nm from the surface. After washing the substrate, immediately introduced into a chemical vapor deposition equipment, Si was varied X from 0.3 to 0.5 toward the growth direction ⁇ - of x Ge x force Rana Ru strain applying layer Grow lower layer 2. The film thickness is 300 nm. The material is grown at a growth temperature of 700 ° C using Si 2 H 6 and GeH 4 .
  • the thickness 30nm of 5 strain applying layer consisting of, successively similarly laminated strain Ge layer 2 5 thickness ⁇ strained Si layer 1 in a thickness of 13 nm.
  • the growth of the Si, Ge and SiGe layers is not limited to the chemical vapor deposition method, but may be any method capable of growing crystals of the above composition.
  • the strained Ge layer 25 receives in-plane compressive stress, and the strained Si layer 1 receives in-plane tensile stress. I can.
  • the effective mass of both the holes in the strained Ge layer 25 and the electrons in the strained Si layer 1 is reduced as compared with normal Si, and the mobility is increased.
  • the element isolation insulating region 1 9 formed is Si 0 5 Ge 0 5 layer 24 and the lower layer is a layer of strained applied layer Sii- x Ge x layer 2 Niwata connexion of Ion implantation for gel formation and low concentration ion implantation for threshold adjustment on the upper part of the strained Si layer 1 and the upper part of the strained Ge layer 25 are performed. Subsequently, the formation of Si0 2 gate oxide film 3, the formation of the gate electrode 1 6, the formation of source drain regions 1 7, 1 8.
  • the composition ratio y is made larger than the composition ratio X of the Si—xGex strain imprint H layer.
  • FIG. 12 is a cross-sectional view of the CM0SFET according to the present embodiment.
  • This embodiment the Si 0. 5 Ge 0. 5 barrier layer 30 on the strained Si layer 1 Contact Keru to Example 5 is obtained by 2nm formed.
  • the Si 0. 5 Ge 0. 5 barrier layer 30 is accumulated in the strained Si layer 1 in the vicinity of the interface between the strained Si layer 1.
  • the strained Si layer 1 is stacked on the strained Ge layer 25, but the order may be reversed.
  • the ion implantation depth of the source / drain region 1718 is 12 nm for nMOS, which is about the same as the thickness of the strained Si layer 1, and 22 nm for the pMOS, which reaches the strained Ge layer 25.
  • FIG. 13 is a cross-sectional view of the CM0SFET according to the present embodiment.
  • the strained Si layer 1 and the strained Ge layer 25 in the fifth embodiment are arranged in parallel without being stacked.
  • FIG. 14 is a cross-sectional view of the S0I substrate according to the present embodiment.
  • Si substrate 1 3 After washing the Si substrate 1 3 formed a high defect density E pin layer of lOOnm thick on the surface, immediately introduced City chemical vapor deposition apparatus to grow the Si i-x Ge x strain applying layer 2.
  • the thickness is 150 nm.
  • the material is grown at a growth temperature of 700 ° C using Si 2 H 6 and GeH 4 .
  • Si _ x Ge is Ge composition ratio X of x strain applying layer 2 can be controlled also as squid, for optimizing the distortion to be applied to the strained Si layer 1 forming later, 0.1 the X 2 -0.4 gives good results. In this embodiment, it is 0.3.
  • the growth of the Si and SiGe layers is not limited to the chemical vapor deposition method, but may be any method capable of crystal growth with the above composition.
  • oxygen ions are accelerated under the conditions of an acceleration voltage of 180 KeV and a dose of 4 ⁇ 10 17 / cm.
  • the Si j— x Ge x strain is applied from above the strain applying layer 2 and annealed at 1350 ° C. for 8 hours. More thereto, - x Ge x Si0 2 insulating layer 2 6 immediately below the strain applying layer 2 is formed. Si0 2 insulating layer 2 6 thickness is approximately LOOnm, or breakdown voltage 50V is secured.
  • the Si i x x Ge x strain applying layer 2 has a very low defect density, is flat, and has sufficient strain relaxation. Further, a strained Si layer 1 having a thickness of 60 ⁇ is formed on the upper portion by chemical vapor deposition.
  • the CM0SFET can be manufactured using the same process as that of the first embodiment of the invention.
  • this substrate ion implantation of the well layer becomes unnecessary.
  • the stray capacitance is greatly reduced, the operating speed at the mounting level was able to be increased by about 40% compared to the case of using a normal Si substrate.
  • FIG. 15 is a sectional view of another embodiment of the S0I substrate. In the same manner as in Example 8
  • Si! - x Ge was formed x to strain applying layer 2, Si ⁇ - a x Ge x strained Si layer 1 having a thickness of 120nm on the strain applied layer 2 is formed by a chemical vapor deposition method.
  • oxygen ions are implanted from above the strained Si layer 1 under the conditions of an acceleration voltage of 50 KeV and a dose of 2 ⁇ 10 1 cm 2 , and annealing is performed at 1300 ° C. for 8 hours.
  • the SiO 2 insulating layer 26 is formed inside the strained Si layer 1.
  • Si0 2 The thickness of the insulating layer 26 is about 3 Onm.
  • FIG. 16a to 16d are cross-sectional views illustrating the manufacturing process of the S0I substrate according to the present embodiment.
  • Fig. 16a after cleaning the Si substrate 13 with a high defect density EPI layer with a thickness of 100 nm on the surface, it was immediately introduced into a chemical vapor deposition apparatus, and S-xGe x strain applying layer 2 is grown.
  • the film thickness is 300 nm.
  • the material is grown at a growth temperature of 700 ° C using Si 2 H 6 and GeH 4 .
  • the Ge composition ratio X of the Si strain applying layer 2 can be controlled in any way, in order to optimize the strain applied to the strained Si layer 1, X should be set to 0.2-0.4. The result is obtained. In this embodiment, it is set to 0.3.
  • the growth of the Si and SiGe layers is not limited to the chemical vapor deposition method, but may be any method capable of growing crystals of the above composition.
  • a Ge substrate or a SiGe mixed crystal substrate may be used instead of the Si substrate 13.
  • the Ge composition ratio X is large, it is better to use a Ge substrate or a SiGe substrate with a large Ge composition ratio.
  • Si ⁇ - Growth x Ge x strain applying layer 2 is easy or unnecessary.
  • the cutting position 28 may be inside the Si i — x Ge x strain applying layer 2 or inside the strained Si layer 1.
  • a supporting substrate 29 prepared separately from the oxide film on the surface is bonded at a bonding position 27 to obtain a state as shown in FIG. 16B.
  • annealing at 500 ° C cuts at the cutting position 28, and when the cutting position 28 is inside the Si i- x Ge x strain applying layer 2, the state becomes as shown in Fig. 16c.
  • the state is as shown in Figure 16d.
  • a 60 nm strained Si layer 1 is further epitaxially grown on the surface.
  • the CM0SFET can be manufactured using the same process as that of the first embodiment of the invention.
  • this substrate ion implantation of the well layer becomes unnecessary.
  • c outflow prevention holes by doping Ya Baiasu application or the like is not necessary.
  • the operating speed at the mounting level was able to be increased by about 40% compared to the case of using a normal Si substrate.
  • a complementary field-effect transistor was fabricated using the ⁇ 100 ⁇ -plane Si substrate 13 by changing the Ge composition ratio X of the Si i ⁇ x Ge x strain applying layer 2 variously.
  • the mobility of electrons and holes in the ⁇ 001> direction in the strained Si channel is estimated from the mutual conductance of the device, as shown in Table 1, the mobility increases significantly even at a mixed crystal ratio of about 0.2, as shown in Table 1.
  • the unit is% strain (positive value is tensile strain) and mobility is cm 2 / Vs. table 1
  • the pMOSFET Si with the Si substrate 1 3 ⁇ 100 ⁇ plane - a x Ge x of the strain applied layer 2 Ge composition ratio x was prepared by changing variously the transconductance of the device
  • the mobility of holes in the ⁇ 001> direction in the strained Ge channel is estimated, as shown in Table 2, the mobility increases dramatically as the in-plane compressive strain is applied.
  • the unit is% strain (positive value is tensile strain) and mobility is cm 2 / Vs. Table 2
  • Example 3 Using the method described in Example 1, a complementary field-effect transistor was fabricated using the ⁇ 110 ⁇ -plane Si substrate 13 and the ⁇ 001> and ⁇ 110> directions in the strained Si channel were determined from the transconductance of the device. When the electron and hole mobilities are estimated, as shown in Table 3, the electron mobility is higher in the 110> direction. The unit is% strain (positive value is tensile strain) and mobility is cm 2 / Vs ( Table 3)
  • a semiconductor device having a high-speed and low power consumption complementary electric field effect can be realized.

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Description

明 細 書 半導体装置および半導体基板 技術分野
本発明は半導体装置およびその製造方法に関し、 特に電界効果トランジスタを 含む半導体装置に関する。
背景技術
SiMOS型電界効果トランジスタ （Si-MOSFET) を用いた集積回路では、 いわゆる スケーリング則にのつとって、 デバィス寸法の縮小や動作電圧の低減などを行う ことにより、 消費電力の低減と、 高速化を両立してきた。
しかしながら、 寸法縮小に伴い発生する短チャンネル効果の問題や、 低電圧化 した場合に顕著になる、 ドレイン電圧としきい値電圧の近接による動作マージン の低下など、 多くの問題点が生じてきている。
また、 高速化の指標となる移動度に目を向けると、 上記のさまざまな改良が、 皮肉なことに実デバイスにおける Siの移動度を 100以下と、 バルクの値をはるか に下回らせる結果に陥れている。
このように従来の Si- M0SFETではもはや性能向上がきわめて困難になってきて いる。
発明の開示
これ以上の性能向上には、 半導体材料そのものの改良で高速化を図る必要性が ある。 本質的に高速である所謂化合物半導体を用いることは、 ひとつの解答では あるものの、 Si集積回路の製造技術との融合性の点ではなはだ困難であり、 かつ 製造コストが膨大になるため、 現実的な解決策ではない。
本発明の 1つの目的は、 Siおよびこれと同族元素である Ge, Cなどの組合せを用 いて、 低消費電力で高速な電界効果トランジスタを有する半導体装置を提供する ことにある。
本発明の一側面によれば、 電界効果トランジスタのチャネルが形成されるチヤ ネル形成層に歪印加半導体層により歪を印加せしめ、 チャネル中のキャリアの移 動度を無歪のチャネル形成層の材料より大きくする。 例えば、 チャネル形成層の 材料が Siの場合は、 歪印加により Siチャネル形成層の面内の格子定数を無歪の Si より大きくする。
Siあるいは Geに歪を印加すると、 歪を受けない Siあるいは Geに比べてキヤリァ の移動度が増大 し う る こ と が示唆 されている （M. V. Fischetti and S. E. Laux: J. Appl. Phys. 80 (4) , 15August 1996, pp. 2234-2252) 。 これは、 サファ ィァ上に Siを堆積すると、 Siが面内歪を受けることにより移動度が増加する現象 と起源を同じくし、 古くから知られていることである。 本発明の一側面において は、 この現象を応用して電界効果トランジスタおよびそれを用いた集積回路等の 半導体装置が作製される。
本発明の他の側面によれば、 チャネル形成層とこのチャネル形成層の両面に隣 接する層との界面の価電子帯の頂点のエネルギーを、 ゲート絶縁膜側の方を他方 より大きくした p型電界効果トランジスタを有する半導体装置が提供される。 本発明の他の側面によれば、 チャネル形成層とこのチャネル形成層の両面に隣 接する層との界面の伝導帯の頂点のエネルギーを、 ゲート絶縁膜側の方を他方よ り小さくした n型電界効果トランジスタを有する半導体装置が提供される。
本発明の他の側面によれば、 電界効果トランジスタのチャネル中のキャリアに 対するエネルギー障壁が、 チャネルに対しゲート絶縁膜とは反対側に存在する構 造とし、 かつチャネルが形成されるチャネル形成層の格子を歪ませて、 チャネル 中のキヤリァの移動度を無歪のチャネル形成層の材料より大きくする。
図面の簡単な説明 図 1は、 本発明の動作原理を説明するための図であり、 sio 2ゲート絶縁膜 z 歪 Si層 /Si ! _ xGe x歪印加層という積層構造のバンド図である。
図 2は図 1に示す構造のゲートに正のバイアスを印加した状態のバンド図であ る。
図 3は図 1に示す構造のゲートに負のバイアスを印加した状態のバンド図であ る。
図 4は図 1に示す構造の Si丄— x Ge x歪印加層の最上部に急峻 n型ドーピングを 施した状態のバンド図である。 図 5は図 1に示す構造に基板バイアス電圧を印加した状態のバンド図である。 図 6は、 本発明の動作原理を説明するための他の図であり、 Si02ゲート絶縁 膜 Z歪 Si層 歪 Si 1 — y Ge y層 ZSi ! _ xGe x歪印加層という積層構造のバンド図 である。
図 7は本発明の実施例 1による相補型電界効果トランジスタの断面構造図であ る。
図 8は本発明の実施例 2による相補型電界効果トランジスタの断面構造図であ る。
図 9は本発明の実施例 3による相補型電界効果 断面構造図であ る。
図 1 0は本発明の実施例 4による相補型電界効果 断面構造図で ある。
図 1 1は本発明の実施例 5による相補型電界効果 断面構造図で ある。
図 1 2は本発明の実施例 6による相補型電界効果 断面構造図で める。
図 1 3は本発明の実施例 7による相補型電界効果トランジスタの断面構造図で ある。
図 1 4は本発明の実施例 8による S0I基板の断面図である。
図 1 5は本発明の実施例 9による S0I基板の断面図である。
図 1 6 a〜図 1 6 dは本発明の実施例 1 0による S0I基板の製造工程断面図で ある。
発明を実施するための最良の形態
はじめに歪を受けた Siをチャネルとする電界効果トランジスタのバンド構造と 動作原理について説明する。 Siに歪を与える歪印加層には Si i— x Ge x ( 0 < x < 1 ) を用いることが適当である。 図 1に Si02ゲート絶縁膜 3 Z歪 Si層 1 Si i— x Ge x歪印加層 2という積層構造のバンド図を示す。 歪 Si層 1のバンドギ ャップ 6は Si i— x Ge x歪印加層 2のバンドギヤップ 7よりも広く、 しかも価電 子帯 5、 伝導帯 4ともにエネルギーが下がるタイプのバンド不連続を示す。 さて、 n型の電界効果トランジスタの場合、 ゲートに正の電圧を印加してやる と、 図 2のようにゲート絶縁膜 3と歪 Si層 1の界面付近でバンドが曲がり、 この 部分に出来た歪 Si層 1中の伝導帯の三角井戸 1 0に電子が蓄積され、 トランジス タ動作を行うことが出来る。 これは通常の M0S型電界効果トランジスタと全く同 じである。
また、 P型の電界効果トランジスタの場合、 ゲートに負の電圧を印加してやる と、 図 3のようにゲート絶縁膜 3と歪 Si層 1の界面付近でバンドが曲がる。 とこ ろが、 この部分に出来た歪 Si層 1中の価電子帯の三角井戸 1 1よりも、 歪 Si層 1 と Si _ x Ge x歪印加層 2の界面に出来た Si x — x Ge x歪印加層 2中の価電子帯の 三角井戸 1 2に多くの正孔が蓄積されてしまう。 しかし、 歪 Si層 1に比べて
Si i — xGe x歪印加層 2内の正孔の移動度は著しく小さいため、 通常の M0S型電界 効果トランジスタと比較して速度の向上が図れないという問題がある。 また、 相 補型電界効果トランジスタを構成した場合に、 pn両チャネル間のバランスが取り 難くなるという問題がある。
このような問題を解決するためには、 三角井戸 1 2中の正孔の蓄積を減らせば 良く、 その方法として以下に示すものがある。 1番目の方法は、 ソース . ドレイ ンの接合深さを歪 Si層 1の厚さよりも十分に浅くすることにより、 Si i— x Ge x 歪印加層 2への正孔の流出を防止する。 具体的には、 歪 Si層 1の厚みがたとえば 70mnのときに接合深さを 40nm程度にすれば良い。 これは、 チャネル長 0. 1ミクロ ン以下の短チャネルデバイスで用いられる値と大差ない値であるので、 充分実現 可能な値である。
2番目の方法は、 S — x Ge x歪印加層 2の歪 Si層 1との界面付近に好ましく は深さ 0. l〜30nmの範囲で、 急峻に n型ドーピングを行なう方法である。 この方法 により、 図 4に示すように、 S — xGe x歪印加層 2中の価電子帯の三角井戸 1 2の頂点 4 3のエネルギーレベルが低下する。 例えば、 歪 Si層 1中の価電子帯の 三角井戸 1 1の頂点 4 2のエネルギーレベルよりも低くなる。 その結果、 三角井 戸 1 2中の正孔の蓄積が減る。 この方法は、 歪 Si層 1または歪 Si層 1と Si — χ Ge x歪印加層 2の両方に η型ドーピングすることによつても実現できる。 これら の場合も、 ドーピング深さは 0. 1〜30mnの範囲が好まし 、。 3番目の方法は、 Si i— xGex歪印加層 2側に正の電圧が印加されるように基 板バイアス電圧を制御する方法である。 この方法により、 図 5に示すように、 Si丄— xGex歪印加層 2側が下がった右下がりのバンド構造となり、 歪 Si層 1中 の価電子帯の三角井戸 1 1の頂点 4 2のエネルギーレベルよりも、 Si — xGex 歪印加層 2中の価電子帯の三角井戸 1 2の頂点 4 3のエネルギーレベルの方が低 くなる。 その結果、 三角井戸 1 2中の正孔の蓄積が減る。
以上述べたように、 歪 Siチャネルから歪印加層への正孔の流出を防止すること 力 P型電界効果トランジスタあるいは相補型電界効果トランジスタの実現に不 可欠な要因である。 さらに、 デバイスの高速化と低電圧化を図るために、 次に示 すような構成をとることも有効である。 すなわち、 p型電界効果トランジスタの 場合はドレイン領域、 n型電界効果トランジスタの場合はソース領域の材料を
Si 1 _ xGex歪印加層と同一の母材望ましくは同一組成比とする。 このようにす ると、 歪 Siと SiGeとのバンド不連続によりソース ' ドレイン間の電界の分布が変 化し、 より効果的にキャリアを加速することが可能となる。 これにより、 更なる 高速化が図れると共に、 ピンチオフ電圧の低下によってより低電圧での動作が可 能となる。
これまで、 電子 ·正孔ともに歪 Siをチャネルとするトランジスタについて述べ てきたが、 正孔については歪 — yGey (0< y≤1) をチャネルとして用いる と、 さらに高移動度化、 すなわち高速化が実現する。 歪印加層に Si i— xGexを 用いた場合、 その上に積層する Siには面内引張り歪が、 Si i— yGeyには面内圧 縮歪が印加される。
Si — xGex歪印カロ層 2の上に歪 Si i一 yGey層 2 5、 歪 Si層 1、 ゲート絶縁膜 3の順に積層した場合、 図 6に示すようなバンド図になり、 歪 Si層 1とゲート絶 縁膜 3の界面付近の歪 Si層 1中の伝導帯の三角井戸 1 0に電子が、 歪 Si層 1と歪 S — yGey層 2 5の界面付近の歪 Si — y Ge y層 2 5中の価電子帯の三角井戸 2 0に正孔が蓄積される。 歪 Si層 1を正孔のチャネルに用いる場合と異なり、 正孔 の歪印加層 2への流出は起こりにくくなる。 歪 Si層 1と歪 Si i— yGey層 2 5の 積層順序はどちらを上にしてもデバイスとして動作させることは可能である。 但 し、 歪 Si — yGey層 2 5内の正孔の移動度の方が歪 Si層 1内の電子の移動度よ りも高くなるため、 相補型電界効果トランジスタを構成したときの相互コンダク タンスの平衡を考慮すると、 歪 Si — yGey層 25がゲート電極より遠レ、、 つま り歪 Si層 1の下にある構成のほうが望ましい。
また、 歪 Si層 1あるいは歪 Sii—vGey層 25とゲート絶縁膜 3の間にもう一 層 SiGe層をはさんでも良い。 この場合、 電子あるいは正孔はこの SiGe層との界面 付近の歪 Si層 1あるいは歪 Si — yGey層 25に蓄積されるので、 ゲ一ト絶縁膜 3の界面準位や散乱の影響を受けないですむ。
また、 歪 Si層と歪 Sii— yGey層は積層せずに、 選択成長法などを用いて、 pチ ャネルの領域では歪 Si -yGey層を、 nチャネルの領域では歪 Si層を成長するよ うにしてもよい。
歪印加層には、 Sii— xGexを用いることが望ましい。 Siと Geでは Geの格子定 数がおよそ 4%ほど大きい。 _xGexは Ge組成比 Xに応じて格子定数が内挿 値をとる。 したがって、 適当な Xを選べば、 その上に積層する Siあるいは Geに所 望の歪を印加することが出来る。 例えば、 Xを 0.5とすれば Si、 Geそれぞれ 2% の面内引張歪と面内圧縮歪を印加できる。 Xの選び方によって、 Siと Sii— y
Geyの歪の大きさを適当に制御することができる。 すなわち、 歪 Si層の面内の格 子定数を無歪の Siに対して 4%未満の範囲で大きくでき、 歪 Si i— yGey層の面内 の格子定数を無歪の Ge に対して 4%未満の範囲で小さくできる。 これによつて電 子と正孔の移動度のバランスを制御できるので、 相補型電界効果トランジスタの 相互コンダクタンスのバランスをとることが出来る。 従来の相補型電界効果トラ ンジスタでは素子の寸法を変えることのみにより調整していたが、 本法ではさら に設計の自由度が増し、 高集積化にも有利になる。
歪の制御は Si — xGexの Ge組成比 Xを変化する以外にも、 Cを加えて（S — x
Gex) i— yCyの組成比 yを変化させても良レ、。 Cを加える方法としては、 歪印加 層の成長時に Cを添加させても良いし、 歪印加層を成長した後にイオン注入など の方法によって加えてもよレ、。
歪印加層は一定組成の Si i— xGexを成長する方法、 Si基板から成長方向に向 かって徐々に組成比 Xを増加させていく方法、 いわゆるグレーデッドバッファ層 としても良い。 また、 Si基板上に低温で欠陥密度の高い Si層を成長したり、 水素、 Siあるいは Geなどのイオン打込みなどの方法で欠陥層を形成し、 しかる後に
Si 1― xGexを成長すると、 Si基板上に直接 Si 1 _ xGexを成長した時に比べて貫 通転移密度を減らすことができ、 さらに表面の平坦性を良好になるため、 好まし い。
また、 基板および歪印加層の部分をいわゆる SOI (Silicon on insulator) 構 造にすると、 浮遊容量の低減により一層の高速化が図れるようになる。 S0Iには 貼り合せ式 S0I基板や SIMOX (Separation by Implanted Oxigen) 基板などが巿販 されており、 この基板上に Si !_xGex歪印加層を成長することにより S0Iの特長 を生かした歪 Si ( Six _vGey (0< y≤1) ) 電界効果トランジスタを製造でき る。
また、 Si基板上にまず Si i— xGex歪印加層を成長し、 しかる後に酸素イオン を打ち込み、 熱処理を行うことにより、 Si _xGex歪印加層ないしはその直下 の Si中に Si02絶縁層を埋め込み、 しかる後に歪 Si層を成長する方法、 あるいは、 Si基板上にまず Si i— xGex歪印加層および歪 Si層を成長し、 しかる後に酸素ィ オンを打ち込み熱処理を行うことにより、 歪 Si層内部に Si02絶縁層を埋め込む 方法を用いることも可能である。 これらの方法を用いると、 S0I活性層の厚みを 薄く出来て素子分離に優れ、 pM0S、 nMOS用のゥエル層が不要になる。 また、 後者 の場合、 歪 Si層の直下に Si02絶縁層があるため、 前記したような pMOSにおける 正孔の歪印加層への流出の問題が生じない。
あるいはまた、 Si基板上に Si丄— xGex歪印加層を成長し、 さらに Si層を成長 した後、 この Si層の一部ないしは全部を熱酸化した基板を用意する。 あるいは Si 層の熱酸化の代わりに Si _ xGex歪印加層の上に Si02層を気相成長法などで成 長しても良い。 そして、 これと別に用意した支持基板と Si02を向かい合わせて 貼り合せ、 さらに Si i— xGex歪印加層を成長した側の Si基板を研磨する、 ある いは水素イオンの打ち込みや途中に多孔質 Si層を挿入しておくなどの手法により 切断を行って、 S — xGex歪印加層を露出させると、 Si i— xGex歪印加層付き の貼り合せ S0I基板が製造できる。 この方法によれば、 Si i— xGex歪印加層のう ち Si基板に近い、 欠陥密度の高い部分を除去することが出来るため欠陥密度の低 減が図れ、 さらに研磨やエッチングなどを行えば表面平坦性の確保も容易になる c また、 この方法により、 SOI活性層の厚みを薄く出来て素子分離に優れ、 pM0S、 nMOS用のゥエル層が不要になる。
上記貼り合せ S0I基板の切断に際しては、 Si i— χ Ge x歪印加層を残しておく必 要は必ずしもない。 すなわち、 Si基板上に Si i— x Ge x歪印加層を成長し、 さら に歪 Si層を成長し、 その一部を熱酸化した基板を別に用意した支持基板と Si02 を向かい合わせて貼り合せ、 歪 Si層の部分を残して切断あるいは研磨を行い、
Si02層の上に歪 Si層が載った基板を製造することが出来る。 この基板は、 見か けは従来の貼り合せ S0I基板とまつたく変わらず、 ただ S0I層に歪がかかっている だけである。 したがって、 従来の S0I基板とまったく同様に扱うことが出来て、 素子分離に優れ、 pM0S、 nMOS用のゥエル層が不要になり、 かつ、 歪の効果により S0I活性層の有効質量が軽く、 電子 ·正孔移動度が高いという歪 Siの特徴を備え ることになる。 また、 歪 Si層の直下に Si02絶縁層があるため、 前記したような pMOSにおける正孔の歪印加層への流出の問題が生じない。
歪 Si層の厚みには一定の制限がある。 なぜなら、 歪の大きさによって無転移で 成長できる歪 Si層の膜厚の上限が存在するからである。 これを臨界膜厚と呼んで おり、 Si 歪印加層に歪 Si層を成長させた場合でいえば、 例えば x=0. 2の とき歪の大きさは約 0. 8%で臨界膜厚は lOOnm前後、 x=0. 5のとき歪の大きさは約 2% で臨界膜厚は lOntn前後になる。 ただし、 この臨界膜厚の大きさは歪 Si層の成長条 件に依存しており一義的に決定できるものではない。 また、 S0I基板と歪 Si層を 組み合わせた場合のように間に酸化膜層が挿入されている構造の場合も上記の制 限とは異なってくる。 しかしながら、 実用上有意な歪の大きさを実現させる組成 である Xが 0. 2から 0. 8程度の範囲、 歪にして 0. 8から 3. 2%程度の範囲で、 歪 Si層 の膜厚が lnmから 200nmの範囲にあることが望ましい。 lnm未満では電界効果トラ ンジスタでチャネルを形成する活性層の厚みとして不充分であるし、 200nmより 厚いと転移の発生が始まり、 電気特性への悪影響が出始めるからである。
用いる基板結晶の面方位の選択と、 チャネルでのキャリア走行方向の関係の選 択は、 より高速な動作をさせる場合に必要な要件である。
基板面方位として {100}面を用いることは、 従来の多くの Si半導体素子がこの 面方位を用いていることから、 従来素子との結合、 同一プロセスの利用といった 点で有利であるとともに、 歪を印加させたときの移動度も大きく増大し、 望まし い結晶方位である。 この場合チャネルの面内方向はく 110〉あるいはく 001〉方向とす ることが、 ェピ成長やェツチングなどのプロセスの制御性を高める上で有利であ る。
基板面方位として {110}面を用いることも可能である。 この場合、 チャネルの 方向としてはく 110〉あるいはく 001〉方向とすることが歪を印加することによる移動 度の増大の点で有利である。 また、 電子のチャネルとしてはく 110〉方向を用いる とさらに望ましい。 ただし、 nMOSFETと pMOSFETのバランスを考慮した場合に、 必 ずしもこの配置である必要はない。
以上に記述したように、 チャネルを形成する活性層に歪を加えた電界効果トラ ンジスタないしは相補型電界効果トランジスタおよびこれを用いた半導体装置は、 従来に比べて、 チャネルを流れるキャリアの有効質量が軽く、 従って移動度が高 く、 高速化が図れ、 さらに素子の高集積化、 高性能化が図れるために、 その工業 的価値は極めて高い。
以下、 実施例により本発明を詳細に説明する。
実施例 1
図 7は、 本実施例に係る CM0SFETの断面図である。 Si基板 1 3を洗浄した後、 ただちに化学気相成長装置に導入し、 Si 0. 7 Ge 0. 3歪印加層 2を成長する。 Si 基板 1 3の面方位は {100}とする。 膜厚は 500nmとする。 原料には Si 2 H6および GeH4を用い、 成長温度 700°Cで成長する。 ここで、 導電型決定のためのドーピン グは行わない。 — x Ge x歪印加層 2の Ge組成比 Xはいかようにも制御可能であ るが、 歪 Si層 1へ印加する歪の適正化のためには、 X で 0. 2- 0. 4にすると良い結 果が得られる。
次に、 Si i— xGe x歪印加層 2上に化学気相成長法により歪 Si層 1を形成する。 ここで、 導電型決定のためのドーピングは行わない。 膜厚は 60nmとした。 この層 は Si i - x Ge x歪印加層 2の格子定数が Siより大きいことから面内引っ張り歪を 受けている。 これにより、 この中のキャリア （電子および正孔） 移動度は、 無歪 Si中よりも大きくなる。 なお、 Si層および SiGe層の成長は化学気相成長法に限ら ない。 次に、 トレンチ分離法により素子分離絶縁領域 1 9を形成し、 歪 Si層 1の下部 および Si！— x Ge x歪印加層 2にわたつてゥエル形成用ィオン打込みを行う。 PM0S領域の下部には P等の V族元素を注入して n型とし、 匪 OS領域の下部には B 等の III族元素を注入して p型とする。 さらに、 歪 Si層 1の上部に、 PM0S領域には III族元素、 NM0S領域には V族元素を注入してしきい値を調整する。
次に、 歪 Si層 1の表面を熱酸化し、 Si02ゲート絶縁膜 3を形成する。 さらに、 その上にポリシリ コンゲート電極 1 6を形成した後、 ゲート領域以外をエツチン グにより除去する。 さらに、 セルファラインによりソース ドレイン領域をイオン 注入法により形成する。 このとき、 B等の ΙΠ族元素を注入すれば p型ソースド レイン領域 1 7が形成でき、 P等の V族元素を注入すれば n型ソース ドレイン領域 1 8が形成できるので PM0S、 應 OSともに同一ウェハ上に作製できる。 このとき、
Si丄— x Ge x歪印加層 2への漏れ電流を減らすために、 イオン注入深さは歪 Si層 1の厚みの半分以下の 30mnとした。 最後に、 層間絶縁膜 （図示せず） を形成し、 コンタク トホールをあけ、 A1等の金属膜を蒸着し、 パターニングし、 金属配線を 形成して、 電界効果トランジスタが完成する。 このトランジスタは、 同一寸法で Si基板上に直接作製した無歪 Siの電界効果トランジスタに比べて、 相互コンダク タンスがおよそ 3倍、 遮断周波数も 2. 4倍になった。
実施例 2
図 8は、 本実施例に係る CMOSFETの断面図である。 本実施例は、 実施例 1にお けるソースドレイン領域 1 7、 1 8の深さ3 Onmを通常の場合の 50 nmと深くする 代わりに、 Si i— x Ge x歪印加層 2の形成において、 その上部 30nmの範囲で、 P ドーピングガスを混合して、 10 1 a毎立法センチメートルの高濃度で、 急峻に n 型ド一ビングを行ったものである。 その際、 pMOS領域のみにドーピングを行うた めに、 nMOS領域を酸化膜で被覆しておきドーピング後にこれを除去する。
ただし、 急峻ドーピングを行つた pMOS領域にはゥエル形成用ィオン打込みは行 わない。
本実施例においても、 相互コンダクタンスおよび遮断周波数について実施例 1 と同等の効果が得られた。
実施例 3 図 9は、 本実施例に係る CMOSFETの断面図である。 本実施例は、 実施例 2にお ける急峻ドーピングの代わりに、 pMOSのゥエル領域に正のバイアスを印加した ものである。
具体的には、 素子領域外で、 pMOSの S^— x Ge x歪印加層 2までコンタク トホ ールを開け、 そこにォーミック電極を形成し、 バイアス印加電極 2 2とする。 バイアス印加電極 2 2に +1Vの電圧を印加することにより、 バイアス印加なし の場合と比較して、 パンチスルー電流を 5 %以下に低減させることが出来た。
なお、 実施例 1乃至 3の方法は、 同時に適用できる方法であり、 2種あるいは 3種を組み合わせることができる。
実施例 4
図 1 0は、 本実施例に係る CMOSFETの断面図である。 本実施例は、 実施例 1に おける歪 Si層 1の p型 M0SFETのドレイン領域 1 5、 η型 M0SFETのソース領域 1 4 を選択的にエッチングし、 その部分を Si — x Ge x層 2 3を選択成長して埋め戻 すものである。 なお、 この部分の表面層 5nmは Siとし、 以後のプロセスによる S — xGe x層 2 3の損傷を防止する。
本実施例のトランジスタは、 従来型 M0SFETでよく用いられる動作電圧 3Vに比べ、 これを低減できる。
実施例 5
図 1 1は、 本実施例に係る CMOSFETの断面図である。 本実施例の特徴は、 歪 Ge y層を PM0Sのチャネルとして用いたことにある。
Si基板 1 3にあらかじめ水素イオン打込みにより表面から lOOnmの領域にわた つて高欠陥密度層を形成する。 この基板を洗浄した後、 ただちに化学気相成長装 置に導入し、 Xを 0. 3から成長方向に向って 0. 5まで変化させた Si丄— xGe x力 らな る歪印加層の下層 2を成長する。 膜厚は 300nmとする。 原料には Si 2 H 6および GeH4を用い、 成長温度 700°Cで成長する。
さらに Si 0. 5 Ge 0 5からなる歪印加層の上層 2 4を膜厚 30nm、 歪 Ge層 2 5を 膜厚 ΙΟηπκ 歪 Si層 1を膜厚 13nmで順に同様に積層形成する。 なお、 Si、 Geおよび SiGe層の成長は化学気相成長法に限らず、 上記組成の結晶成長が可能な方法であ れば良い。 歪 Ge層 2 5は面内圧縮応力を受け、 歪 Si層 1は面内引っ張り応力を受 ける。 これにより、 歪 Ge層 25の正孔、 歪 Si層 1の電子ともに通常の Siに比べて 有効質量が低減され、 移動度が上昇する。
次に、 実施例 1と同様の方法で、 素子分離絶縁領域 1 9形成、 歪印加層の上層 である Si0 5Ge0 5層 24および下層である Sii— xGex層 2にわたつてのゥェ ル形成用イオン打込み、 ならびに歪 Si層 1の上部および歪 Ge層 25の上部にしき い値調整用低濃度イオン打込みを行う。 続いて、 Si02ゲート酸化膜 3の形成、 ゲート電極 1 6の形成、 ソースドレイン領域 1 7、 1 8の形成を行う。 ソースド レイン領域 1 7、 1 8のイオン注入深さは nMOSに対しては歪 Si層 1の厚みと同程 度の lOnmとし、 pMOSに対しては歪 Ge層 25に達する 20nmとした。 最後に、 層間絶 緣膜の形成、 コンタク トホールあけ、 金属配線の形成を行い CM0SFETが完成する。 本実施例では χ=0·5の Si0. 5Ge0. 5層 24を歪印加層の上層として成長して いるので、 歪 Si層 1および歪 Ge層 25へ与える歪印加量が大きい。
本実施例では、 チャネルに歪 Gey層を用いたが、 Siを混ぜた歪 ―，, Gey層 (0< y <1) を用いることもできる。 この場合、 組成比 yは Si — xGex歪印力 H 層の組成比 Xより大きくする。
実施例 6
図 1 2は、 本実施例に係る CM0SFETの断面図である。 本実施例、 実施例 5にお ける歪 Si層 1上に Si0. 5Ge0. 5障壁層 30を 2nm形成したものである。
このように、 Si0. 5 Ge0. 5障壁層 30を歪 Si層 1とゲ一ト絶縁膜 3の間に 設けているので、 電子は歪 Si層 1とゲート絶縁膜 3界面の散乱を受けず、
Si0. 5 Ge0. 5障壁層 30と歪 Si層 1の界面付近の歪 Si層 1中に蓄積される。 また、 本実施例では歪 Ge層 25の上部に歪 Si層 1を積層したが、 この順序は逆 にしても構わない。 ソースドレイン領域 1 718のイオン注入深さは nMOSに対し ては歪 Si層 1の厚さと同程度の 12nmとし、 pMOSに対しては歪 Ge層 25に達する 22nmとする。
実施例 7
図 1 3は、 本実施例に係る CM0SFETの断面図である。 本実施例は、 実施例 5に おける歪 Si層 1と歪 Ge層 25を積層せず並列配置したものである。
具体的には、 Si n 5Ge0 5歪印加層 24上に pMOS領域には歪 Ge層 25を 10nm、 nMOS領域には歪 Si層 1を 12nm選択成長させる。 歪 Ge層 2 5は面内圧縮応力を受け、 歪 Si層 1は面内引っ張り応力を受けている。 これにより、 歪 Ge層 2 5の正孔、 歪 Si層 1の電子ともに通常の Siに比べて有効質量が低減され、 移動度が上昇する。
実施例 8
図 1 4は、 本実施例に係る S0I基板の断面図である。 表面に lOOnm厚みの高欠陥 密度ェピ層を形成した Si基板 1 3を洗浄した後、 ただちに化学気相成長装置に導 入し、 Si i— xGe x歪印加層 2を成長する。 膜厚は 150nmとする。 原料には Si 2 H 6 および GeH4を用い、 成長温度 700°Cで成長する。 Si _ x Ge x歪印加層 2の Ge組成 比 Xはいかようにも制御可能であるが、 後で形成する歪 Si層 1へ印加する歪みの 適正化のためには、 Xを 0. 2 - 0. 4とすると良い結果が得られる。 本実施例では 0. 3 とする。 なお、 Siおよび SiGe層の成長は化学気相成長法に限らず、 上記組成の結 晶成長が可能な方法であれば良レ、。
次に酸素イオンを加速電圧 180KeV、 ドーズ量 4 X 10 1 7 /cm の条件で
Si j— xGe x歪印加層 2の上から注入し、 1350°Cで 8時間ァニールを行う。 これに より、 — xGe x歪印加層 2の直下に Si02絶縁層 2 6が形成される。 Si02絶縁 層 2 6の厚みは凡そ lOOnmであり、 絶縁耐圧 50V以上が確保される。 ァニール処理 により、 Si i— x Ge x歪印加層 2は欠陥密度が極めて低く、 平坦でかつ歪み緩和 が十分になされる。 さらに、 この上部に厚さ 60ηπιの歪 Si層 1を化学気相成長法で 形成する。
以後、 発明の実施例 1等と同様のプロセスを用いて、 CM0SFETを製造すること ができる。 なお、 本基板を用いることによりゥエル層のイオン注入が不要になる。 また、 浮遊容量が大幅に低減されるため、 実装レベルでの動作速度を通常の Si 基板使用時に比べ 40%ほど高めることが出来た。
実施例 9
図 1 5は S0I基板の他の実施例の断面図である。 実施例 8と同様の方法で
Si！— xGe x歪印加層 2まで形成した後、 Si丄— xGe x歪印加層 2の上に厚さ 120nm の歪 Si層 1を化学気相成長法で形成する。 次に、 酸素イオンを加速電圧 50KeV、 ド一ズ量 2 X 10 1 cm2の条件で歪 Si層 1の上から注入し、 1300°Cで 8時間ァニー ルを行う。 これにより、 歪 Si層 1の内部に SiO 2絶縁層 2 6が形成される。 Si02 絶縁層 2 6の厚みは凡そ 3 Onmとなる。
本実施例では、 ゥエル層のイオン注入が不要になる他、 pMOSでの正孔の SiGe歪 印加層への流出が起こり難いため、 ドーピングやバイアス印加等による正孔の流 出防止策を特に用いる必要はない。
実施例 1 0
図 1 6 a〜図 1 6 dは、 本実施例に係る S0I基板の製造工程断面図である。 ま ず、 図 1 6 aに示すように、 表面に lOOnm厚みの高欠陥密度ェピ層を形成した Si基 板 1 3を洗浄した後、 ただちに化学気相成長装置に導入し、 S - x Ge x歪印加 層 2を成長する。 膜厚は 300nmとする。 原料には Si 2 H 6および GeH4を用い、 成長 温度 700°Cで成長する。 Si 歪印加層 2の Ge組成比 Xはいかようにも制御 可能であるが、 歪 Si層 1 へ印加する歪みの適正化のためには、 Xを 0. 2-0. 4とする と良い結果が得られる。 本実施例では 0. 3とする。 なお、 Siおよび SiGe層の成長 は化学気相成長法に限らず、 上記組成の結晶成長が可能な方法であれば良い。 ま た S i基板 1 3の代わりに Ge基板あるいは SiGe混晶基板を用いても良い。 Geの混 晶比 Xが大きい場合、 Ge基板や Ge混晶比の大きい SiGe基板を用いるほうが、
Si丄— x Ge x歪印加層 2の成長が容易、 あるいは不要になる。
次に歪 Si層 1を成長し、 表面を熱酸化し、 次いで切断位置 2 8の深さに水素ィ オンを注入し、 この位置に損傷層を形成する。 こうして図 1 6 aに示す状態にな る。 切断位置 2 8は Si i — x Ge x歪印加層 2の内部としても良いし、 歪 Si層 1の 内部としても良い。
さらに表面の酸化膜と別に用意した支持基板 2 9を接合位置 2 7で接合し、 図 1 6 bのような状態になる。 次いで 500°Cでァニールすると切断位置 2 8で切断 され、 切断位置 2 8が Si i— x Ge x歪印加層 2の内部の場合は図 1 6 cのような 状態になり、 歪 Si層 1の内部の場合は図 1 6 dのような状態になる。 図 1 6 cに 示す場合は、 さらに表面に 60nmの歪 Si層 1をェピタキシャル成長させる。
以後、 発明の実施例 1等と同様のプロセスを用いて、 CM0SFETを製造すること ができる。 なお、 本基板を用いることによりゥエル層のイオン注入が不要になる。 さらに、 図 1 6 dの構造の場合には pMOSでの正孔の SiGe歪印加層への流出が起こ らないため、 ドーピングゃバイァス印加等による正孔の流出防止策が不要になる c また、 浮遊容量が大幅に低減されるため、 実装レベルでの動作速度を通常の Si 基板使用時に比べ 40%ほど高めることが出来た。
実施例 1 1
実施例 1で示した方法で、 {100}面の Si基板 1 3を用いて相補型電界効果トラ ンジスタを Si i— x Ge x歪印加層 2の Ge組成比 Xを種々に変えて作製し、 素子の相 互コンダクタンスから歪 Siチャネル中のく 001〉方向の電子および正孔の移動度を 見積ると、 表 1に示すように混晶比が 0. 2程度でも移動度の増加がかなり大きい。 単位は、 歪が％ (正の値が引張歪） 、 移動度が cm 2 /Vsである。 表 1
Ge組成比 X 電子移動度 正孔移動度
0 0 1300 400
0. 1 0. 4 2600 850
0. 2 0. 8 3300 2000
0. 3 1. 2 3550 3100
0. 4 1. 6 3500 4500
0. 5 2. 0 3450 5200
0. 6 2. 4 3400 6100
実施例 7で示した方法で、 {100}面の Si基板 1 3を用いて pMOSFETを Si — x Ge x 歪印加層 2の Ge組成比 xを種々に変えて作製し、 素子の相互コンダクタンスから 歪 Geチャネル中のく 001〉方向の正孔の移動度を見積ると、 表 2に示すように面内 圧縮歪を受けるに従い移動度が飛躍的に大きくなる。 単位は、 歪が％ (正の値が 引張歪） 、 移動度が cm2 /Vsである。 表 2
Ge組成比 x 歪 正孔移動度
1. 0 0 1900
0. 9 -0. 4 2800
0. 8 -0. 8 4100
0. 7 -1. 2 7000
0. 6 -1. 6 9000
0. 5 -2. 0 12000
0. 4 -2. 4 13500
実施例 1で示した方法で、 { 110}面の Si基板 1 3を用いて相補型電界効果トラン ジスタを作製し、 素子の相互コンダクタンスから歪 Siチャネル中のく 001〉方向、 く 110〉方向の電子および正孔の移動度を見積ると、 表 3に示すように電子移動度 はく 110>方向の方が大きくなる。 単位は、 歪が％ (正の値が引張歪） 、 移動度が cm2 /Vsである ( 表 3
Ge組成比 X 方位 電子移動度 正孔移動度
0. 2 0. 8 く 001〉 900 1800
0. 2 0. 8 く 110〉 3100 1800
0. 3 1. 2 く 001〉 900 2700
0. 3 1. 2 〈110〉 3300 2700 産業上の利用可能性
本発明によれば高速かつ低消費電力の相補型電界効果 .れ を内蔵する半導体装置を実現できる。

Claims

請求の範囲
1. 電界効果トランジスタのチャネルが形成されるチャネル形成層と、 該チヤ ネル形成層の格子に歪を印加せしめる歪印加半導体層を有し、 前記チャネル中の キヤリァの移動度は無歪の前記チャネル形成層の材料より大きい半導体装置。
2. 前記チャネル形成層は Siからなり、 該 Siチャネル形成層の面内の格子定数 は無歪の Siより大きレ、請求項 1記載の半導体装置。
3. 前記電界効果トランジスタのソースドレイン領域は前記チャネル形成層に 形成されている請求項 1又は 2に記載の半導体装置。
4. 前記電界効果トランジスタのソースドレイン領域の一方は前記 Si半導体層 と接した SiGe層に形成されている請求項 2記載の半導体装置。
5. 前記電界効果トランジスタのソース ドレイン領域の接合深さは、 前記 Siチ ャネル形成層の厚みよりも小さい請求項 3又は 4に記載の半導体装置。
6. 前記電界効果トランジスタは p型であり、 前記歪印加半導体層と前記チヤ ネル形成層との界面付近の前記歪印加半導体層および前記チャネル形成層の少な くも一方には前記歪印加半導体層および前記チャネル形成層に対して n型を呈す る不純物が導入されている請求項 1乃至 5のいずれか一項に記載の半導体装置。
7. 前記不純物の導入は前記歪印加半導体層および前記チャネル形成層の厚さ 方向に 0. lnmから 30nmの範囲でなされている請求項 6記載の半導体装置。
8. 前記電界効果トランジスタは p型であり、 前記歪印加半導体層はバイアス 印加電極を有している請求項 1乃至 7のいずれか一項に記載の半導体装置。
9. チャネル形成層と該チャネル形成層の両面に隣接する層との界面の価電子 帯の頂点のエネルギーはゲート絶縁膜側の方が大きい p型電界効果トランジスタ を有している半導体装置。
10. チャネル形成層と該チャネル形成層の両面に隣接する層との界面の伝導帯 の頂点のエネルギーはグート絶縁膜側の方が小さい n型電界効果トランジスタを 有している半導体装置。
11. 電界効果トランジスタのチャネル中のキャリアに対するエネルギー障壁が、 該チャネルに対しゲ一ト絶緣膜とは反対側に存在しており、 前記チャネルが形成 されるチャネル形成層の格子は歪んでおり、 前記チャネル中のキヤリァの移動度 は無歪の前記チャネル形成層の材料より大きい半導体装置。
12. 前記電界効果トランジスタは p型であり、 前記チャネル形成層は Siまたは Geからなり、 前記 Siチャネル形成層の面内の格子定数は無歪の Siより大きく、 前 記 Geチャネル形成層の面内の格子定数は無歪の Geより小さい請求項 1 1記載の半
13. 前記電界効果トランジスタは n型であり、 前記チャネル形成層は Siからな り、 該 Siチャネル形成層の面内の格子定数は無歪の Siより大きい請求項 1 1記載 の半導体装置。
14. 前記電界効果トランジスタは前記チャネル形成層に歪を印加せしめる歪印 加半導体層を有している請求項 9乃至 1 3のいずれか一項に記載の半導体装置。
15. 前記歪印加半導体層は Si —x Ge x (0 < X < 1) からなる請求項 2乃至 8 および 1 4のいずれか一項に記載の半導体装置。
16. p型電界効果トランジスタのチャネルが形成される Si (0< y≤ 1) からなるチャネル形成層と、 該チャネル形成層に歪を印加せしめる Siェ— χ Ge x (0< x < l) からなる歪印加半導体層を有しており、 前記組成比 yは前記組 成比 Xより大きく、 前記歪印加半導体層は前記チャネル形成層に対してゲート絶 縁膜とは反対側に形成されており、 かつ前記チャネル中のキヤリァである正孔に 対してヱネルギー障壁を構成している半導体装置。
17. 前記 Siチヤネル形成層および前記 Si _ y Ge yチヤネル形成層の厚さはそ れぞれ lnm以上 200nm以下の範囲にある請求項 1 5又は 1 6に記載の半導体装置。
18. 前記半導体装置は相補型電界効果トランジスタを有しており、 前記電界効 果トランジスタは該相補型電界効果トランジスタの構成要素である請求項 1乃至 1 7のいずれか一項に記載の半導体装置。
19. 前記半導体装置は相補型電界効果トランジスタを有しており、 前記電界効 果トランジスタは該相補型電界効果トランジスタの構成要素であり、 前記相補型 電界効果トランジスタを構成する p型および n型の前記電界効果トランジスタの 前記チャネル形成層は前記歪印加半導体層の別の領域上に形成されている請求項 1乃至 8及び 1 4乃至 1 7のいずれか一項に記載の半導体装置。
20. 前記半導体装置は相補型電界効果トランジスタを有しており、 前記電界効 果トランジスタは該相補型電界効果トランジスタの構成要素であり、 前記相補型 電界効果トランジスタを構成する p型および n型の前記電界効果トランジスタの 前記チャネル形成層は前記歪印加半導体層上に積層されている請求項 1乃至 8及 び 1 4乃至 1 7のいずれか一項に記載の半導体装置。
21. 前記歪印加半導体層および前記チャネル形成層の面方位は {100}である請 求項 1乃至 8、 1 4乃至 1 7及び 1 9乃至 2 0のいずれか一項に記載の半導体装
22. 前記歪印加半導体層および前記チャネル形成層の面方位は {110}であり、 該 {110}と直交する面内のく 110〉方向またはく 001〉方向に前記チャネルが形成され ている請求項 1乃至 8、 1 4乃至 1 7及び 1 9乃至 2 0のいずれか一項に記載の
23. 前記チャネルの方向は、 n型の電界効果トランジスタの場合前記 く 110〉方 向であり、 p型の電界効果トランジスタの場合前記く 110〉方向または前記く 001〉方 向である請求項 2 2記載の半導体装置。
24. Si単結晶上に Si — x Ge x層 （0 < χ < 1 ) 、 厚さが lnm以上 lOOnm以下の第 1の Si層、 Si02絶縁層および厚さが lnm以上 lOOnm以下の第 2の Si層がこの順序 で積層されている半導体基板。
25. 支持基板上に絶縁層、 Si層および Si _ x Ge x層 （0 < χ < 1) がこの順序 で積層されている半導体基板。
26. 支持基板上に絶縁層および Si層がこの順序で積層されており、 かつ前記 Si 層の面内の格子定数は無歪の Siに比べて 4 %未満大きい半導体基板。
27. 前記 Si 1 _ x Ge x層および前記 Si層の面方位は {100}である請求項 2 4乃至 2 6のいずれか一項に記載の半導体基板。
28. 前記 Si i— x Ge x層および前記 Si層の面方位は { 110}である請求項 2 4乃至 2 6のいずれか一項に記載の半導体基板。
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