JP2006108365A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板上に形成されたp型シリコン−ゲルマニウム層24にp型歪シリコン層22が形成されている。このとき、p型歪シリコン層22の膜厚は、ミスフィット転位の発生しない臨界膜厚より厚くなるように形成されている。したがって、p型歪シリコン層22とp型シリコン−ゲルマニウム層24との界面近傍には、ミスフィット転位が発生している。また、ゲート電極26の端部下のミスフィット転位が発生している場所において、n型歪シリコン層28aおよびn型シリコン−ゲルマニウム層の不純物濃度は1×1019cm-3以下になっている。
【選択図】 図8
Description
IEDM TechnicalDigest,2002年,p.23−26
1.GSM(Global System for Mobile Communication)は、デジタル携帯電話機に使用されている無線通信方式の1つまたは規格をいう。GSMには、使用する電波の周波数帯が3つある。このうち、900MHz帯をGSM900または単にGSM、1800MHz帯をGSM1800またはDCS(Digital Cellular System)若しくはPCN、1900MHz帯をGSM1900またはDCS1900若しくはPCS(Personal Communication Services)という。なお、GSM1900は主に北米で使用されている。北米ではその他に850MHz帯のGSM850を使用する場合もある。
2.GMSK変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、EDGE変調方式は、データ通信に用いる方式でGMSK変調方式の位相シフトにさらに振幅シフトを加えた方式である。
図3は、RF(Radio Frequency)パワーモジュールを構成する増幅回路用のIC(Integrated Circuit)チップ1Cにおける回路ブロック図を示している。この図3には、例えばGSM900とDCS1800との2つの周波数帯を使用し(デュアルバンド方式)、それぞれの周波数帯でGMSK(Gaussian filtered Minimum Shift Keying)変調方式とEDGE(Enhanced Data GSM Environment)変調方式の2つの通信方式を使用するICチップの回路ブロック図が例示されている。
前記実施の形態1では、ソース領域およびドレイン領域が歪シリコン層とこの歪シリコン層の下層にあるシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態2では、ソース領域およびドレイン領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態2におけるMISFETQ2の平面図は、図6と同等である。
前記実施の形態1では、ソース領域およびドレイン領域が歪シリコン層とこの歪シリコン層の下層に形成されているシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態3では、ソース領域のエクステンション領域およびドレイン領域のエクステンション領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態3におけるMISFETQ3の平面図は、図6と同等である。
前記実施の形態1〜3では、通常のMISFETについて説明したが、本実施の形態4ではLDMISFETについて説明する。本実施の形態4におけるLDMISFETは、例えば図3に示す電力増幅回路2A、2Bに使用されるLDMISFETである。
前記実施の形態4では、ソース領域が歪シリコン層とこの歪シリコン層の下層にあるシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態5では、ソース領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態5におけるMISFETQ5の平面図は、図21と同等である。
前記実施の形態4では、ソース領域が歪シリコン層とこの歪シリコン層の下層に形成されているシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態6では、ソース領域のエクステンション領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態6におけるMISFETQ6の平面図は、図21と同等である。
前記実施の形態4〜6では、シリコン−ゲルマニウム層上に歪シリコン層を形成する例について説明した。本実施の形態7では、SOI(Silicon On Insulator)構造上に歪シリコン層を形成する例について説明する。なお、本実施の形態7におけるMISFETQ7の平面図は、図21と同等である。
本実施の形態8では、LDMISFETとCMISFET(Complementary MISFET)とを同一の半導体基板上に形成した半導体装置について説明する。例えば、本実施の形態8は、図3に示す電力増幅回路2A、2Bに使用されるLDMISFETと周辺回路3に使用されるCMISFETとを1チップとして同一の半導体基板上に形成したものである。
前記実施の形態1〜8では、ゲート電極の側壁に酸化シリコン膜よりなるサイドウォールを形成していた。このサイドウォールは、ソース領域およびドレイン領域のエクステンション領域の幅を自己整合的に決める機能を有する。すなわち、エクステンション領域の外側に、エクステンション領域より高濃度で深い不純物拡散領域を形成する際、イオン注入法が使用される。このとき、サイドウォールを設けることにより、イオンがエクステンション領域に入らないようにすることができる。つまり、サイドウォールがイオン注入のストッパとなり、このサイドウォール下のエクステンション領域の幅を自己整合的に決定することができる。
1S 基板
2A 電力増幅回路
2A1〜2A3 増幅段
2AM1〜2AM3 整合回路
2B 電力増幅回路
2B1〜2B3 増幅段
2BM1〜2BM3 整合回路
3 周辺回路
3A 制御回路
3A1 電源制御回路
3A2 バイアス電圧生成回路
3B バイアス回路
4a、4b 入力端子
5a、5b 出力端子
10 裏面電極
11 電極
12 サーマルビア
13G 裏面電極
13S 電極
15 フロントエンド・モジュール
16 ベースバンド回路
17 変復調用回路
18a、18b スイッチ回路
19 分波器
20 p-型半導体基板
21 p-型シリコン−ゲルマニウム層
22 p型歪シリコン層
22a p-型歪シリコン層
23 素子分離領域
24 p型シリコン−ゲルマニウム層
25 ゲート絶縁膜
26 ゲート電極
26a ポリシリコン膜
27 酸化シリコン膜
28 n型歪シリコン層
28a n型歪シリコン層
28b n型シリコン−ゲルマニウム層
29 n型歪シリコン層
29a n型歪シリコン層
29b n型シリコン−ゲルマニウム層
30a p+型歪シリコン層
30b p+型シリコン−ゲルマニウム層
31 サイドウォール
32a n+型歪シリコン層
32b n+型シリコン−ゲルマニウム層
33a n+型歪シリコン層
33b n+型シリコン−ゲルマニウム層
34 コバルトシリサイド膜
35 層間絶縁膜
36 コンタクトホール
37 プラグ
38 配線
40 p+型半導体基板
41 p+型シリコン−ゲルマニウム層
42 p-型シリコン−ゲルマニウム層
43 p型歪シリコン層
43a p-型歪シリコン層
44 素子分離領域
45 p型シリコン−ゲルマニウム層
46 p+型ポリシリコン膜
47 ゲート絶縁膜
48 ゲート電極
49 酸化シリコン膜
50 n+型歪シリコン層
50a n+型歪シリコン層
50b n+型シリコン−ゲルマニウム層
51a n-型歪シリコン層
51b n-型シリコン−ゲルマニウム層
52 サイドウォール
53a n+型歪シリコン層
53b n+型シリコン−ゲルマニウム層
54a n+型歪シリコン層
54b n+型シリコン−ゲルマニウム層
60 p-型半導体基板
61 p-型シリコン−ゲルマニウム層
62 p-型歪シリコン層
63 p+型半導体基板
64 p-型シリコン層
65 酸化シリコン膜
66 素子分離領域
67 p+型ポリシリコン膜
68 ゲート絶縁膜
69 ゲート電極
70 酸化シリコン膜
71 n+型歪シリコン層
72 n-型歪シリコン層
73 サイドウォール
74 n+型歪シリコン層
75 n+型歪シリコン層
80 p+型半導体基板
81 p+型シリコン−ゲルマニウム層
82 p-型シリコン−ゲルマニウム層
83 p型歪シリコン層
83a p-型歪シリコン層
84 素子分離領域
85 p型シリコン−ゲルマニウム層
86 p型シリコン−ゲルマニウム層
87 p+型ポリシリコン膜
88 n型シリコン−ゲルマニウム層
89 ゲート絶縁膜
90a、90b、90c ゲート電極
91 酸化シリコン膜
92 n+型歪シリコン層
93a n-型歪シリコン層
93b n-型シリコン−ゲルマニウム層
94 n型歪シリコン層
95 n型歪シリコン層
96 p型歪シリコン層
97 p型歪シリコン層
98 サイドウォール
99 レジスト膜
100a n+型歪シリコン層
100b n+型シリコン−ゲルマニウム層
101a n+型歪シリコン層
101b n+型シリコン−ゲルマニウム層
102a n+型歪シリコン層
102b n+型シリコン−ゲルマニウム層
103a n+型歪シリコン層
103b n+型シリコン−ゲルマニウム層
104 レジスト膜
105a p+型歪シリコン層
105b p+型シリコン−ゲルマニウム層
106a p+型歪シリコン層
106b p+型シリコン−ゲルマニウム層
107 酸化シリコン膜
108 酸化シリコン膜
109 サイドウォール
ANT アンテナ
C1 コンデンサ
C5 コンデンサ
C6 コンデンサ
FLT1、FLT2 フィルタ
L1 インダクタ
LPF1、LPF2 ロウパスフィルタ
MCB モジュール基板
MN1、MN2 インピーダンス整合回路
PM RFパワーモジュール
Qn1 LDMISFET
Qn2 LDMISFET
Q1〜Q3 MISFET
Q4〜Q8 LDMISFET
Q9 nチャネル型MISFET
Q10 pチャネル型MISFET
Claims (20)
- (a)半導体基板上に形成されたシリコン−ゲルマニウム層と、
(b)前記シリコン−ゲルマニウム層上に形成された歪シリコン層と、
(c)前記歪シリコン層上に形成されたゲート絶縁膜と、
(d)前記ゲート絶縁膜上に形成されたゲート電極と、
(e)ソース領域およびドレイン領域とを備えるMISFETを含む半導体装置であって、
前記歪シリコン層の膜厚はミスフィット転位が発生する臨界膜厚よりも厚く、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面には前記ミスフィット転位が存在することを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記MISFETは、LDMISFETであることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、それぞれ不純物拡散領域と前記不純物拡散領域より浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記シリコン−ゲルマニウム層と前記歪シリコン層の界面において、前記エクステンション領域の不純物濃度は、1×1019cm-3以下であることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、それぞれ不純物拡散領域と前記不純物拡散領域より浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、それぞれ不純物拡散領域と前記不純物拡散領域より浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成され、かつ前記エクステンション領域の厚さは前記ミスフィット転位が発生する臨界膜厚よりも厚くなっていることを特徴とする半導体装置。 - 請求項4記載の半導体装置であって、
前記ソース領域の前記不純物拡散領域または前記ドレイン領域の前記不純物拡散領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも深い領域まで形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、前記歪シリコン層内に形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置であって、
前記ソース領域は、不純物拡散領域と前記不純物拡散領域よりも浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記歪シリコン層と前記シリコン−ゲルマニウム層との界面において、前記エクステンション領域の不純物濃度は、1×1019cm-3以下であることを特徴とする半導体装置。 - 請求項8記載の半導体装置であって、
前記ドレイン領域とチャネル形成領域との間にはドレインオフセット領域が形成されており、
前記ドレインオフセット領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも深い領域まで形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置であって、
前記ソース領域は、前記歪シリコン層内に形成されていることを特徴とする半導体装置。 - 請求項10記載の半導体装置であって、
前記ソース領域の厚さは、前記ミスフィット転位が発生する臨界膜厚よりも厚くなっていることを特徴とする半導体装置。 - 請求項2記載の半導体装置であって、
前記ソース領域は、不純物拡散領域と前記不純物拡散領域よりも浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置であって、
前記ソース領域は、不純物拡散領域と前記不純物拡散領域よりも浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成され、かつ前記エクステンション領域の厚さは前記ミスフィット転位が発生する臨界膜厚よりも厚くなっていることを特徴とする半導体装置。 - 請求項12または請求項13記載の半導体装置であって、
前記ドレイン領域とチャネル形成領域との間にはドレインオフセット領域が形成されており、
前記ソース領域の不純物拡散領域、前記ドレイン領域または前記ドレインオフセット領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも深い領域まで形成されていることを特徴とする半導体装置。 - 請求項9または請求項14記載の半導体装置であって、
前記ドレインオフセット領域の厚さのうち1/2以上の厚さが前記歪シリコン層内にあることを特徴とする半導体装置。 - 請求項9または請求項14記載の半導体装置であって、
前記ドレインオフセット領域に含まれる不純物のうち1/2以上の不純物が前記歪シリコン層内にあることを特徴とする半導体装置。 - 請求項9または請求項14記載の半導体装置であって、
前記ドレインオフセット領域に含まれる不純物のピーク位置が前記歪シリコン層内にあることを特徴とする半導体装置。 - 携帯電話機のパワーアンプモジュールに使用される半導体装置であって、
(a)半導体基板上に形成されたシリコン−ゲルマニウム層と、
(b)前記シリコン−ゲルマニウム層上に形成された歪シリコン層と、
(c)前記歪シリコン層上に形成されたゲート絶縁膜と、
(d)前記ゲート絶縁膜上に形成されたゲート電極と、
(e)ソース領域およびドレイン領域とを備えるMISFETを含み、
前記歪シリコン層の膜厚はミスフィット転位が発生する臨界膜厚よりも厚く、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面に前記ミスフィット転位が存在することを特徴とする半導体装置。 - 請求項18記載の半導体装置であって、
前記MISFETは、LDMISFETであることを特徴とする半導体装置。 - (a)第1半導体基板上にシリコン−ゲルマニウム層を形成する工程と、
(b)前記シリコン−ゲルマニウム層上にミスフィット転位が発生する臨界膜厚よりも厚く歪シリコン層を形成することにより、前記シリコン−ゲルマニウム層と前記歪シリコン層との界面にミスフィット転位を形成する工程と、
(c)絶縁膜を形成した第2半導体基板を用意する工程と、
(d)前記第1半導体基板の面のうち前記歪シリコン層を形成した面と前記第2半導体基板の面のうち絶縁膜を形成した面とを貼り合わせる工程と、
(e)前記第1半導体基板と前記第1半導体基板に形成された前記シリコン−ゲルマニウム層を除去することにより、前記第2半導体基板上に絶縁膜を介して、前記ミスフィット転位のない歪シリコン層を形成する工程と、
(f)前記歪シリコン層上にゲート絶縁膜を形成する工程と、
(g)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(h)前記歪シリコン層内にソース領域およびドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
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