JP2003110102A - 電力増幅用電界効果型半導体装置 - Google Patents
電力増幅用電界効果型半導体装置Info
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract
(57)【要約】
【課題】 Si系電界効果型トランジスタに比べてより低
いチャネルコンダクタンス、ひいては高い遮断周波数と
付加効率を有する電力増幅用電界効果型半導体装置を提
供する。 【解決手段】第１導電型のSi基板上に第１導電型で高不
純物濃度の第１SiGe層、第１導電型で低不純物濃度の第
２SiGe層、低不純物濃度のSi層がこの順に積層された半
導体積層構造の、前記Si層の一部にチャネルが形成さ
れ、前記ソース電極は前記低不純物濃度の第２SiGe層を
貫通して前記高不純物濃度の第１SiGe層ないしは基板に
電気的接触をなす。 【効果】高速かつ高効率の電力増幅用電界効果型半導体
装置を実現できる。
いチャネルコンダクタンス、ひいては高い遮断周波数と
付加効率を有する電力増幅用電界効果型半導体装置を提
供する。 【解決手段】第１導電型のSi基板上に第１導電型で高不
純物濃度の第１SiGe層、第１導電型で低不純物濃度の第
２SiGe層、低不純物濃度のSi層がこの順に積層された半
導体積層構造の、前記Si層の一部にチャネルが形成さ
れ、前記ソース電極は前記低不純物濃度の第２SiGe層を
貫通して前記高不純物濃度の第１SiGe層ないしは基板に
電気的接触をなす。 【効果】高速かつ高効率の電力増幅用電界効果型半導体
装置を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型半導体装
置に関し、特に、移動体通信装置に用いられる８００Ｍ
Ｈz以上の高周波電力増幅用電界効果型半導体装置に適
用して有効な技術に関するものである。
置に関し、特に、移動体通信装置に用いられる８００Ｍ
Ｈz以上の高周波電力増幅用電界効果型半導体装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】近年の移動体通信端末の急速な普及に伴
い、より低消費電力かつ高効率な携帯端末用電力増幅器
の要求が高まってきている。この用途向けの電力増幅用
素子は、化合物半導体を用いたトランジスタ（HBT）や
シリコン半導体（Si）を用いた絶縁ゲート電界効果型ト
ランジスタ（Si-MOSFET）などが使用されている。化合
物半導体を用いた電力増幅器については、例えば、IEEE
Journal of Solid-State Circuits, Volume: 35 Issu
e: 8, p.1109-1120 (2000)（文献１） に述べられてい
る。一方、Si-MOSFETを用いた電力増幅器については、
例えば、IEDM99 Technical Digest(1999), pp.205-208
（文献２）あるいは特開2001-94094号公報（文献３）に
詳しく述べられている。ところで、歪Si、あるいはSiGe
混晶を用いることによる移動度の上昇という現象は、例
えば、J.Appl.Phys.80(1996), p.2234（文献４）に示さ
れている。また、この現象を用いてIC（具体的にはCMOS
IC）内におけるトランジスタ（MOSFET）の性能向上を図
る方法が、例えば特開平10-270685号公報（文献５）や
特開平11-340337号公報（文献６）に開示されている。
文献５に記載の技術は、低電圧動作で高い相互コンダク
タンスを有するような高性能な特性を得るために、スト
レイン（歪み）効果を有するシリコン層（いわゆる歪Si
層）内にLDD構造のnMOSトランジスタおよびpMOSトラン
ジスタを形成している。また、文献６に記載の技術は、
高速動作が可能でかつ消費電力の低減を図ることが可能
な相補型の電界効果トランジスタを得るために、ストレ
イン効果を有するシリコン層にnMOSトランジスタが、ス
トレイン効果を有するシリコンゲルマニウム層にpMOSト
ランジスタをそれぞれ形成している。
い、より低消費電力かつ高効率な携帯端末用電力増幅器
の要求が高まってきている。この用途向けの電力増幅用
素子は、化合物半導体を用いたトランジスタ（HBT）や
シリコン半導体（Si）を用いた絶縁ゲート電界効果型ト
ランジスタ（Si-MOSFET）などが使用されている。化合
物半導体を用いた電力増幅器については、例えば、IEEE
Journal of Solid-State Circuits, Volume: 35 Issu
e: 8, p.1109-1120 (2000)（文献１） に述べられてい
る。一方、Si-MOSFETを用いた電力増幅器については、
例えば、IEDM99 Technical Digest(1999), pp.205-208
（文献２）あるいは特開2001-94094号公報（文献３）に
詳しく述べられている。ところで、歪Si、あるいはSiGe
混晶を用いることによる移動度の上昇という現象は、例
えば、J.Appl.Phys.80(1996), p.2234（文献４）に示さ
れている。また、この現象を用いてIC（具体的にはCMOS
IC）内におけるトランジスタ（MOSFET）の性能向上を図
る方法が、例えば特開平10-270685号公報（文献５）や
特開平11-340337号公報（文献６）に開示されている。
文献５に記載の技術は、低電圧動作で高い相互コンダク
タンスを有するような高性能な特性を得るために、スト
レイン（歪み）効果を有するシリコン層（いわゆる歪Si
層）内にLDD構造のnMOSトランジスタおよびpMOSトラン
ジスタを形成している。また、文献６に記載の技術は、
高速動作が可能でかつ消費電力の低減を図ることが可能
な相補型の電界効果トランジスタを得るために、ストレ
イン効果を有するシリコン層にnMOSトランジスタが、ス
トレイン効果を有するシリコンゲルマニウム層にpMOSト
ランジスタをそれぞれ形成している。
【０００３】
【発明が解決しようとする課題】上記化合物半導体を適
用した場合、ウェハ単価の高さが問題であった。一方、
文献３に開示のようなシリコン半導体（Si）を適用した
場合、ウェハ単価が化合物半導体に比べて安価である。
また、既存のSiプロセス技術が適用できる効果がある。
しかしながら、Siの物性限界のために高効率化に限界が
あった。具体的に述べれば、Si-MOSFETの性能向上には
ゲート酸化膜厚を低減し、チャネル長を短縮することが
これまで有効であったが、このようなスケーリングがも
はや直接の性能向上に結びつかなくなってきた。すなわ
ち、スケーリングを進めるほど、チャネルの実効的な移
動度が低下する。これは、ゲート酸化膜の界面に強い電
界がかかり、キャリア密度が高く、そしてキャリアの散
乱が多くなる。このため、ゲート酸化膜の界面にキャリ
アが押し付けられ、キャリア移動度が低下する。したが
って、Si-MOSFETの性能を左右するチャネルコンダクタ
ンスの低減に限界が見られた。実効的な移動度を向上さ
せるために、チャネルでの電界を緩和せしめる不純物プ
ロファイルの制御等が考えられるが、これもしきい値電
圧の限界や、特に高周波電力増幅用MOSFETの場合は電源
電圧（現状、リチウム電池３．５V）の低下に限界があ
るために、性能向上に顕著な役割を果たし得なくなって
きた。実効的な移動度を向上させる他の手段として上記
文献５および文献６に開示の技術が発明者等により検討
された。文献５および文献６に開示の技術は、低電圧小
電力のトランジスタであって、論理回路を構成する相補
型の電界効果トランジスタ（CMOSFETs）に実施されたも
のである。このようなCMOSFETsは通常のSi基板（抵抗率
が1オームcm台程度）上に同一導電型のSiGe混晶および
歪Siが形成され、十分浅いに実施されたものである。し
かしながら、文献３に記載の高周波電力増幅用MOSFETに
おいて、文献５および文献６に開示のSiGe混晶および歪
Siを単純にチャネル部分に用いるだけでは、大きなドレ
イン耐圧が要求される高周波電力増幅用MOSFETの性能向
上は達成し得ないことが発明者等によって明らかにされ
た。すなわち、文献３に記載の高周波電力増幅用MOSFET
において、チャネル部のキャリア移動度を向上するため
に低抵抗基板（P＋型基板）上にSiGe混晶層の適用を考
えた場合、P＋型基板上に高抵抗SiGe（P-SiGe）をエピ
タキシャル成長させる発想になる。Si基板上に格子定数
の異なるSiGeを成長させた場合には必ず、SiGe層とSi基
板との界面付近に結晶欠陥を多量に含む領域が形成され
る。すなわち、SiGe層と歪Siとを含む基板を用いて高周
波電力増幅用MOSFETを製造すると、P-SiGe層内の空乏層
が延び易いため、結晶欠陥領域に空乏層が達し、ドレイ
ン・ソース間でリーク電流が発生し易くなる。この結晶
欠陥領域でのリーク電流のために、消費電力の増大や耐
圧の低下などが生じて高周波電力増幅用MOSFETの性能向
上が困難になる。本発明の目的は、高周波電力増幅用半
導体装置におけるドレイン耐圧を確保しつつ、相互コン
ダクタンスの向上を図る技術を提供することにある。本
発明の他の目的は高周波電力増幅器の小型化、軽量化を
図る技術を提供することにある。本発明の前記ならびに
その他の目的と新規な特徴は、本明細書の記述及び添付
図面によって明らかになるであろう。
用した場合、ウェハ単価の高さが問題であった。一方、
文献３に開示のようなシリコン半導体（Si）を適用した
場合、ウェハ単価が化合物半導体に比べて安価である。
また、既存のSiプロセス技術が適用できる効果がある。
しかしながら、Siの物性限界のために高効率化に限界が
あった。具体的に述べれば、Si-MOSFETの性能向上には
ゲート酸化膜厚を低減し、チャネル長を短縮することが
これまで有効であったが、このようなスケーリングがも
はや直接の性能向上に結びつかなくなってきた。すなわ
ち、スケーリングを進めるほど、チャネルの実効的な移
動度が低下する。これは、ゲート酸化膜の界面に強い電
界がかかり、キャリア密度が高く、そしてキャリアの散
乱が多くなる。このため、ゲート酸化膜の界面にキャリ
アが押し付けられ、キャリア移動度が低下する。したが
って、Si-MOSFETの性能を左右するチャネルコンダクタ
ンスの低減に限界が見られた。実効的な移動度を向上さ
せるために、チャネルでの電界を緩和せしめる不純物プ
ロファイルの制御等が考えられるが、これもしきい値電
圧の限界や、特に高周波電力増幅用MOSFETの場合は電源
電圧（現状、リチウム電池３．５V）の低下に限界があ
るために、性能向上に顕著な役割を果たし得なくなって
きた。実効的な移動度を向上させる他の手段として上記
文献５および文献６に開示の技術が発明者等により検討
された。文献５および文献６に開示の技術は、低電圧小
電力のトランジスタであって、論理回路を構成する相補
型の電界効果トランジスタ（CMOSFETs）に実施されたも
のである。このようなCMOSFETsは通常のSi基板（抵抗率
が1オームcm台程度）上に同一導電型のSiGe混晶および
歪Siが形成され、十分浅いに実施されたものである。し
かしながら、文献３に記載の高周波電力増幅用MOSFETに
おいて、文献５および文献６に開示のSiGe混晶および歪
Siを単純にチャネル部分に用いるだけでは、大きなドレ
イン耐圧が要求される高周波電力増幅用MOSFETの性能向
上は達成し得ないことが発明者等によって明らかにされ
た。すなわち、文献３に記載の高周波電力増幅用MOSFET
において、チャネル部のキャリア移動度を向上するため
に低抵抗基板（P＋型基板）上にSiGe混晶層の適用を考
えた場合、P＋型基板上に高抵抗SiGe（P-SiGe）をエピ
タキシャル成長させる発想になる。Si基板上に格子定数
の異なるSiGeを成長させた場合には必ず、SiGe層とSi基
板との界面付近に結晶欠陥を多量に含む領域が形成され
る。すなわち、SiGe層と歪Siとを含む基板を用いて高周
波電力増幅用MOSFETを製造すると、P-SiGe層内の空乏層
が延び易いため、結晶欠陥領域に空乏層が達し、ドレイ
ン・ソース間でリーク電流が発生し易くなる。この結晶
欠陥領域でのリーク電流のために、消費電力の増大や耐
圧の低下などが生じて高周波電力増幅用MOSFETの性能向
上が困難になる。本発明の目的は、高周波電力増幅用半
導体装置におけるドレイン耐圧を確保しつつ、相互コン
ダクタンスの向上を図る技術を提供することにある。本
発明の他の目的は高周波電力増幅器の小型化、軽量化を
図る技術を提供することにある。本発明の前記ならびに
その他の目的と新規な特徴は、本明細書の記述及び添付
図面によって明らかになるであろう。
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。本発明の代表的な電力増幅用電界
効果型半導体装置の構成は、第１導電型のSi基板一主面
上に第１導電型で比較的高不純物濃度の第１SiGe層と、
第１導電型で比較的低不純物濃度の第２SiGe層と、第１
導電型で比較的低不純物濃度のSi層とが順次積層された
半導体積層構造を具備し、前記半導体積層構造の主面上
にゲート絶縁膜を介してゲート電極を有し、前記ゲート
電極下のチャネル形成領域となるSi層を挟むように、前
記第２SiGe層内に第２導電型のソース領域及びドレイン
領域が形成され、前記ソース領域に電気的に接続された
リーチスルー層が前記第１SiGe層に到達するように前記
第２SiGe層を貫通して形成されていることを特徴とす
る。上述した手段によれば、格子サイズの異なる結合に
より生じた結晶欠陥（転位）を多量に含む領域は比較的
高不純物濃度の第１SiGe層で閉じ込められた状態とな
る。ドレイン領域から延びる空乏層は比較的低不純物濃
度の第１SiGe層内に充分延び、前記高不純物濃度の第１
SiGe層で到達した段階でその延びが抑制される。このた
め、結晶欠陥（転位）を多量に含む領域までその空乏層
が延びることがない。したがって、前記第２SiGe層（低
濃度層）での空乏層延びでドレイン耐圧を確保し、前記
第１SiGe層（高濃度層）での空乏層延び抑制でリーク電
流の低減が図れる。そして、前記第２SiGe層表面には引
っ張り歪を有する歪Siが形成されており、この歪Siをチ
ャネル領域としているために、歪によりバンド構造が変
化し、無歪Siに比べてキャリア移動度が約７０％向上す
る。したがって、相互コンダクタンスの向上が図れ、高
性能の電力増幅用半導体装置が得られる。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。本発明の代表的な電力増幅用電界
効果型半導体装置の構成は、第１導電型のSi基板一主面
上に第１導電型で比較的高不純物濃度の第１SiGe層と、
第１導電型で比較的低不純物濃度の第２SiGe層と、第１
導電型で比較的低不純物濃度のSi層とが順次積層された
半導体積層構造を具備し、前記半導体積層構造の主面上
にゲート絶縁膜を介してゲート電極を有し、前記ゲート
電極下のチャネル形成領域となるSi層を挟むように、前
記第２SiGe層内に第２導電型のソース領域及びドレイン
領域が形成され、前記ソース領域に電気的に接続された
リーチスルー層が前記第１SiGe層に到達するように前記
第２SiGe層を貫通して形成されていることを特徴とす
る。上述した手段によれば、格子サイズの異なる結合に
より生じた結晶欠陥（転位）を多量に含む領域は比較的
高不純物濃度の第１SiGe層で閉じ込められた状態とな
る。ドレイン領域から延びる空乏層は比較的低不純物濃
度の第１SiGe層内に充分延び、前記高不純物濃度の第１
SiGe層で到達した段階でその延びが抑制される。このた
め、結晶欠陥（転位）を多量に含む領域までその空乏層
が延びることがない。したがって、前記第２SiGe層（低
濃度層）での空乏層延びでドレイン耐圧を確保し、前記
第１SiGe層（高濃度層）での空乏層延び抑制でリーク電
流の低減が図れる。そして、前記第２SiGe層表面には引
っ張り歪を有する歪Siが形成されており、この歪Siをチ
ャネル領域としているために、歪によりバンド構造が変
化し、無歪Siに比べてキャリア移動度が約７０％向上す
る。したがって、相互コンダクタンスの向上が図れ、高
性能の電力増幅用半導体装置が得られる。
【０００４】
【発明の実施の形態】以下、本発明の実施の形態を図面
により詳細に説明する。
により詳細に説明する。
【０００５】（実施例１）本実施例では、SiGe層上に形
成されたSi層にチャネルが形成されたＮャネル電界効果
型半導体装置を例示する。図１は本実施例１のＮチャネ
ル電界効果型半導体装置の主要断面図を示し、図２はＮ
チャネル電界効果型半導体装置の平面図を示す。図１の
断面図は図２におけるI−I切断個所を示している。図１
および図２の説明に先立ち、図３および図４を参照して
本実施例１の電界効果型半導体装置の製造に用いる半導
体積層構造を説明する。図３に示すように、本実施例１
の電界効果型半導体装置の製造に用いる半導体積層構造
は、Ｐ型低抵抗Si基板１の上面にＰ型低抵抗第１SiGe層
２、Ｐ型高抵抗第２SiGe層３、Ｐ型高抵抗Si層４がこの
順に積層されている。Si基板１の抵抗率は0.01Ωcmであ
る。Si基板１を化学洗浄した後、減圧化学気相成長（LP
CVD）装置に導入し第１SiGe層２を成長する。原料ガス
にはH2ガスで希釈したSiH4およびGeH4を用い、成長温度
は650℃とする。さらに導電型をＰ型とするためにB2H6
を適量原料ガスに添加し、第１SiGe層２の不純物濃度を
1×1019/cm3以上になるようにする。膜厚は2.0μｍと
し、成長開始時から膜厚が1.5μｍになるまで一定の割
合でGe含有率が増加し、その後のGe含有率が30%一定と
なるように原料ガスの流量を制御した。これによりＰ型
低抵抗第１SiGe層２がＰ型低抵抗Si基板１の上面に形成
される。次に気相成長装置内部の残留B2H6ガス分圧を低
下させるべく洗浄処理を行った後、第２SiGe層３を1.0
μｍ成長する。成長条件は前記第１SiGe層２と同様で原
料ガスの分圧を変化させ、Ge含有率が30%一定、不純物
濃度がおよそ5×1016/cm3となるようにする。続いてGeH
4ガスを停止して、Ｐ型高抵抗Si層４を30nm成長する。
不純物濃度は第２SiGe層３と同様にする。なお、トラン
ジスタ製造工程における洗浄や酸化の工程においてSi層
４の一部が失われるため、完成した電界効果型トランジ
スタのチャネル領域におけるSi層４の厚みは20nm程度に
なる。以上の工程で製造された半導体積層構造の断面を
透過電子顕微鏡で観察してみた。図３において、斜線で
示したように、Si基板１と第１SiGe層２の界面を中心に
上下各500nmの領域にわたって転位のループが観測され
た。この高欠陥密度領域５はその上部の第２SiGe層３や
Si層４とは全く接していないことが確認された。このよ
うな半導体積層構造における格子間結合を図４に示す。
図４に示すように、格子定数の異なるSi基板１と第１Si
Ge層２との積層構造では、格子緩和し界面５で転位が入
っている。そして、第２SiGe層３上には、その第２SiGe
層の結晶に格子整合して、引っ張り歪を含んだSi（歪S
i）４が得られることになる。Si基板１のような無歪の
結晶格子は立方晶であるが、歪Si４の結晶格子は横方向
へ引っ張られ正方晶となる。次に、上記工程で製造され
た半導体積層構造からなる電界効果型半導体装置の構造
について説明する。図１の如く、Ｐ型高抵抗第２SiGe層
３およびＰ型高抵抗Si層４の主面一部にＰ型ウェル領域
６が形成される。Ｐ型ウェル領域６の上部にゲート絶縁
膜７を介してゲート電極８が形成される。これにより、
ゲート電極８下部、Si層４内のゲート絶縁膜７界面近傍
にチャネルが形成される。また、Ｐ型高抵抗第２SiGe層
３およびＰ型高抵抗Si層４の主面一部にＮ型ソース領域
９とこれより低不純物濃度のＮ型ドレインオフセット領
域１０が、Ｎ型ソース領域９とＰ型ウェル領域の間には
ポケットパンチスルーストッパー１１が、それぞれゲー
ト電極８に対して自己整合的に形成される。Ｎ型ドレイ
ンオフセット領域１０には高不純物濃度のＮ型ドレイン
領域１２が接している。Ｐ型高抵抗第２SiGe層３、Ｐ型
高抵抗Si層４およびゲート絶縁膜７を貫通して基板コン
タクト領域１３が形成されており、層間絶縁膜１９の上
部に形成された第１配線層１４とソースコンタクトプラ
グ１５を介してＮ型ソース領域と電気的に接続されてい
る。図２に示されるように、素子のチャネル領域の幅
（すなわちチャネル幅）は、素子分離領域１６の間隔に
より規定されている。図３には示されないが、Ｎ型ドレ
イン領域１２に接続されるドレインコンタクトプラグ１
７、素子分離領域１６上でゲート電極８に接続されるゲ
ートコンタクトプラグ１８は、いずれも第１配線層１４
（図１参照）ないしはさらに上部の配線層と電気的に接
続される。図５に図２の素子の配線部分の平面図を示
し、ソース電極とソース接地部分の配置について説明す
る。この場合、図２の素子が２個並列になっている。中
央にドレインコンタクトプラグ１７とドレイン配線３１
があり、その両側にゲートコンタクトプラグ１８とゲー
ト配線が音叉状に配列される。その両外側のソース領域
にはソースコンタクトプラグ１５と基板コンタクト領域
が形成され、これらがソース配線３０により接続され
る。図６に図５の素子を複数配列した場合の配線を平面
図として示す。ドレイン、ソース及びゲートがそれぞれ
交互に櫛状に配列することによって多数素子を並列接続
する。さらにソース配線３０の各素子間の領域には基板
コンタクト領域が形成されており接地抵抗が小さくなる
構造となっている。上記構造を有する電界効果型半導体
装置の製造工程を図７(a)乃至図７(h)を参照し、以下に
説明する。なお、図７（a）のみは図２に対して直交す
る方向、すなわち図３に示したＶI(a)―ＶI(a)方向より
見た断面を示したものである。また、図６(b)以降は図
１と同一の方向、すなわち図２に示したＩＩ−ＩＩ方向
より見た断面図となる。まず、図１に示した半導体積層
構造の半導体ウエハを準備する。そして、図７（a）に
示す如く、素子分離領域１６を形成する。この素子分離
領域１６はフォトプロセス、ドライエッチングプロセ
ス、および化学機械研磨プロセスを用いて、深さ300nm
の溝を形成し、絶縁膜を埋め込む浅溝分離法により形成
される。次に、図７(b)に示す如く、フォトレジスト２
０をマスクとし、B（ボロン）イオンを50keVのエネルギ
ーで5×1012/cm2程度注入してＰ型ウェル領域６を形成
する。イオン注入後のアニールは瞬時加熱処理（RTA: R
apid Thermal Annealing）により、950℃30秒行う。次
に、図７(c)に示す如く、Si層４に酸窒化処理を行うこ
とにより厚さ8nmのゲート絶縁膜７を形成し、CVDにより
P（リン）イオンを5×1020/cm3程度ドープした多結晶Si
膜100nmのゲート電極膜８を形成する。ゲート電極はKrF
エキシマレーザステッパーによるリソグラフィーとドラ
イエッチングによりゲート長0.18μｍに加工する。ゲー
ト加工後、ゲート周辺をさらに5nm程度ライト酸化を行
いゲートバーズビークを形成する。さらに図７(d)に示
す如く、フォトレジスト２０およびゲート電極８をマス
クとして、P（リン）イオンを40keVのエネルギーで2×1
013/cm2程度注入してＮ型ドレインオフセット領域１０
を形成し、図７(e)に示す如くB（ボロン）イオンを25ke
Vのエネルギーで5×1014/cm2程度注入し、Ｐ型ウェル領
域６内に位置したポケットパンチスルーストッパー１１
を形成し、さらに図７(f)に示す如くAs（砒素）イオン
を50keVのエネルギーで6×1015/cm2程度注入してＮ型ソ
ース領域９とＮ型ドレイン領域１２を形成する。この
後、図７(g)に示す如く前記半導体積層構造の一部を第
２SiGe層３を貫通して第１SiGe層２に達するまで、フォ
トリソグラフィーとドライエッチングにより開口し、Ws
i（タングステンシリサイド）とWの２層構造からなる基
板コンタクト領域１３の下部を埋め込む。同時にゲート
電極膜８の上部もシリサイド化させる。次に、図７(h)
に示す如く、O3-TEOSにより層間絶縁膜１９を形成し、
一部をフォトリソグラフィーとドライエッチングにより
開口してソース・ドレイン・ゲートの各コンタクトプラ
グ１５、１７、１８（ただし、１８は図示されない）
と、基板コンタクト領域１３の残り上部をWで埋め込
む。さらにAlとTiNの積層膜で第１配線層１４が形成さ
れる。図示していないが、第１配線層１４上には、層間
絶縁膜１９と同様の層間絶縁膜を介して第２配線層が形
成される。一方、基板１の底面にはソース電極１００が
形成される。このソース電極１００はニッケル（Ni）、
チタン(Ti)、ニッケル（Ni）および半田付け性の良い銀
（Ag）層を順次積層することにより形成される。本トラ
ンジスタにおいては、Si層（歪Si）４の電子移動度が通
常のSi電界効果トランジスタのそれに比べて70%上昇し
た効果によって、相互コンダクタンスが従来に比べて50
%、電力増幅回路の付加効率が40%向上した。 （実施例２）本実施例では、SiGe層上に形成されたSi層
にチャネルが形成されたＰチャネル電界効果型半導体装
置を例示する。製造工程は、実施例１の場合と酷似して
いるため、相違点のみを示す。図３に示した半導体積層
構造は、本実施例ではＮ型低抵抗Si基板１、Ｎ型低抵抗
第１SiGe層２、Ｎ型高抵抗第２SiGe層３、Ｎ型高抵抗Si
層４の構成となる。ドーピングガスには前記B2H6の代わ
りにPH3を用い、不純物濃度は実施例１と同様である。
ウェル領域６およびパンチスルーストッパー１１はＮ型
となりBの代わりにPが注入される。ソース領域９、ドレ
イン領域１２、ドレインオフセット領域１０はいずれも
Ｐ型となり、BないしはBF2が注入される。イオン注入の
深さと注入量はいずれも実施例１と同様である。また、
ゲート電極の多結晶Si膜はBをドープしたＰ型とする。
本トランジスタにおいては、Si層４の正孔移動度が通常
のSi電界効果トランジスタのそれに比べて85%上昇した
効果によって、相互コンダクタンスが従来に比べて70
%、電力増幅回路の付加効率が60%向上した。 （実施例３）本実施例では、第２SiGe層３内のSi層４と
の界面付近にチャネルが形成されたＰチャネル電界効果
型半導体装置を例示する。製造工程は、実施例２の場合
と酷似しているため、相違点のみを示す。前記半導体積
層構造においてSi層４の厚みを15nmとすれば、完成した
電界効果型トランジスタのチャネル領域におけるSi層４
の厚みは5nm未満になるためチャネルはSi層４内には形
成されずに、第２SiGe層３内のSi層４との界面付近にチ
ャネルが形成されるようになる。本トランジスタにおい
ては、第２SiGe層３の正孔移動度が通常のSi電界効果ト
ランジスタのそれに比べて2.1倍に上昇した効果によっ
て、相互コンダクタンスが従来に比べて90%、電力増幅
回路の付加効率が75%向上した。 （実施例４）図８に本実施例の電力増幅器終段の回路図
を示す。図８はＮ型トランジスタ２１のみを用いたシン
グルエンドの出力回路を構成している。このＮ型トラン
ジスタ２１は実施例１で説明した構造より成る。ソース
は接地され、ドレインは負荷となるストリップ線路２６
を介して正電源２２に接続されている。ゲートにはバイ
アス電源２３よりバイアス電圧が印加されている。信号
は入力部２４より加えられ、コンデンサ２７とストリッ
プ線路２６を経由してゲートに至る。ドレイン側の出力
は、ストリップ線路２６とコンデンサ２７からなる出力
整合回路を経由して出力部２５より出力される。 （実施例５）図９に本実施例の回路図を示す。実施例１
と同様のＮ型トランジスタ２１と、実施例２と同様の方
法で製造したＰ型トランジスタ２８の各々のドレインを
接続し、Ｐ型トランジスタのソースは負荷となるストリ
ップ線路２６を介して正電源２２に接続され、Ｎ型トラ
ンジスタのソースは負荷となるストリップ線路２６を介
して負電源２９に接続され、コンプリメンタリ回路を形
成する。両トランジスタのドレイン電位とバイアス電源
２３の電位は接地電位に等しくなる。入力側と出力側の
回路は図８と同様である。本実施例によれば、実施例４
の場合に比べ、負電源が必要ではあるが、各々40%の電
源電圧で同一の出力を得ることが出来、増幅素子の直線
性が優れるために出力波形の歪がＮ型トランジスタ単独
の場合に比べて半減した。また、耐圧に余裕が出来るた
め、Ｎ型トランジスタ単独の場合と同一の電源電圧とし
て出力を7倍に向上させることができた。また、単一電
源で動作させる場合には、負電源２９の部分を接地し、
バイアス電源２３の電位を両トランジスタのドレイン電
位、すなわち正電源２２の電位の半分にすればよい。た
だし、直線性を向上させる目的でＰ形Ｎ形トランジスタ
の動作点を非対称的に設定する場合にはこの限りではな
い。単一電源で上記の構成を取った場合でも、正負電源
と同様の性能が得られた。本実施例ではドレイン同士を
接続したが、ソース同士を接続しても同様であることは
言うまでもない。 （実施例６）図９に前記実施例１のトランジスタを用い
たパワーモジュールの平面図である。
成されたSi層にチャネルが形成されたＮャネル電界効果
型半導体装置を例示する。図１は本実施例１のＮチャネ
ル電界効果型半導体装置の主要断面図を示し、図２はＮ
チャネル電界効果型半導体装置の平面図を示す。図１の
断面図は図２におけるI−I切断個所を示している。図１
および図２の説明に先立ち、図３および図４を参照して
本実施例１の電界効果型半導体装置の製造に用いる半導
体積層構造を説明する。図３に示すように、本実施例１
の電界効果型半導体装置の製造に用いる半導体積層構造
は、Ｐ型低抵抗Si基板１の上面にＰ型低抵抗第１SiGe層
２、Ｐ型高抵抗第２SiGe層３、Ｐ型高抵抗Si層４がこの
順に積層されている。Si基板１の抵抗率は0.01Ωcmであ
る。Si基板１を化学洗浄した後、減圧化学気相成長（LP
CVD）装置に導入し第１SiGe層２を成長する。原料ガス
にはH2ガスで希釈したSiH4およびGeH4を用い、成長温度
は650℃とする。さらに導電型をＰ型とするためにB2H6
を適量原料ガスに添加し、第１SiGe層２の不純物濃度を
1×1019/cm3以上になるようにする。膜厚は2.0μｍと
し、成長開始時から膜厚が1.5μｍになるまで一定の割
合でGe含有率が増加し、その後のGe含有率が30%一定と
なるように原料ガスの流量を制御した。これによりＰ型
低抵抗第１SiGe層２がＰ型低抵抗Si基板１の上面に形成
される。次に気相成長装置内部の残留B2H6ガス分圧を低
下させるべく洗浄処理を行った後、第２SiGe層３を1.0
μｍ成長する。成長条件は前記第１SiGe層２と同様で原
料ガスの分圧を変化させ、Ge含有率が30%一定、不純物
濃度がおよそ5×1016/cm3となるようにする。続いてGeH
4ガスを停止して、Ｐ型高抵抗Si層４を30nm成長する。
不純物濃度は第２SiGe層３と同様にする。なお、トラン
ジスタ製造工程における洗浄や酸化の工程においてSi層
４の一部が失われるため、完成した電界効果型トランジ
スタのチャネル領域におけるSi層４の厚みは20nm程度に
なる。以上の工程で製造された半導体積層構造の断面を
透過電子顕微鏡で観察してみた。図３において、斜線で
示したように、Si基板１と第１SiGe層２の界面を中心に
上下各500nmの領域にわたって転位のループが観測され
た。この高欠陥密度領域５はその上部の第２SiGe層３や
Si層４とは全く接していないことが確認された。このよ
うな半導体積層構造における格子間結合を図４に示す。
図４に示すように、格子定数の異なるSi基板１と第１Si
Ge層２との積層構造では、格子緩和し界面５で転位が入
っている。そして、第２SiGe層３上には、その第２SiGe
層の結晶に格子整合して、引っ張り歪を含んだSi（歪S
i）４が得られることになる。Si基板１のような無歪の
結晶格子は立方晶であるが、歪Si４の結晶格子は横方向
へ引っ張られ正方晶となる。次に、上記工程で製造され
た半導体積層構造からなる電界効果型半導体装置の構造
について説明する。図１の如く、Ｐ型高抵抗第２SiGe層
３およびＰ型高抵抗Si層４の主面一部にＰ型ウェル領域
６が形成される。Ｐ型ウェル領域６の上部にゲート絶縁
膜７を介してゲート電極８が形成される。これにより、
ゲート電極８下部、Si層４内のゲート絶縁膜７界面近傍
にチャネルが形成される。また、Ｐ型高抵抗第２SiGe層
３およびＰ型高抵抗Si層４の主面一部にＮ型ソース領域
９とこれより低不純物濃度のＮ型ドレインオフセット領
域１０が、Ｎ型ソース領域９とＰ型ウェル領域の間には
ポケットパンチスルーストッパー１１が、それぞれゲー
ト電極８に対して自己整合的に形成される。Ｎ型ドレイ
ンオフセット領域１０には高不純物濃度のＮ型ドレイン
領域１２が接している。Ｐ型高抵抗第２SiGe層３、Ｐ型
高抵抗Si層４およびゲート絶縁膜７を貫通して基板コン
タクト領域１３が形成されており、層間絶縁膜１９の上
部に形成された第１配線層１４とソースコンタクトプラ
グ１５を介してＮ型ソース領域と電気的に接続されてい
る。図２に示されるように、素子のチャネル領域の幅
（すなわちチャネル幅）は、素子分離領域１６の間隔に
より規定されている。図３には示されないが、Ｎ型ドレ
イン領域１２に接続されるドレインコンタクトプラグ１
７、素子分離領域１６上でゲート電極８に接続されるゲ
ートコンタクトプラグ１８は、いずれも第１配線層１４
（図１参照）ないしはさらに上部の配線層と電気的に接
続される。図５に図２の素子の配線部分の平面図を示
し、ソース電極とソース接地部分の配置について説明す
る。この場合、図２の素子が２個並列になっている。中
央にドレインコンタクトプラグ１７とドレイン配線３１
があり、その両側にゲートコンタクトプラグ１８とゲー
ト配線が音叉状に配列される。その両外側のソース領域
にはソースコンタクトプラグ１５と基板コンタクト領域
が形成され、これらがソース配線３０により接続され
る。図６に図５の素子を複数配列した場合の配線を平面
図として示す。ドレイン、ソース及びゲートがそれぞれ
交互に櫛状に配列することによって多数素子を並列接続
する。さらにソース配線３０の各素子間の領域には基板
コンタクト領域が形成されており接地抵抗が小さくなる
構造となっている。上記構造を有する電界効果型半導体
装置の製造工程を図７(a)乃至図７(h)を参照し、以下に
説明する。なお、図７（a）のみは図２に対して直交す
る方向、すなわち図３に示したＶI(a)―ＶI(a)方向より
見た断面を示したものである。また、図６(b)以降は図
１と同一の方向、すなわち図２に示したＩＩ−ＩＩ方向
より見た断面図となる。まず、図１に示した半導体積層
構造の半導体ウエハを準備する。そして、図７（a）に
示す如く、素子分離領域１６を形成する。この素子分離
領域１６はフォトプロセス、ドライエッチングプロセ
ス、および化学機械研磨プロセスを用いて、深さ300nm
の溝を形成し、絶縁膜を埋め込む浅溝分離法により形成
される。次に、図７(b)に示す如く、フォトレジスト２
０をマスクとし、B（ボロン）イオンを50keVのエネルギ
ーで5×1012/cm2程度注入してＰ型ウェル領域６を形成
する。イオン注入後のアニールは瞬時加熱処理（RTA: R
apid Thermal Annealing）により、950℃30秒行う。次
に、図７(c)に示す如く、Si層４に酸窒化処理を行うこ
とにより厚さ8nmのゲート絶縁膜７を形成し、CVDにより
P（リン）イオンを5×1020/cm3程度ドープした多結晶Si
膜100nmのゲート電極膜８を形成する。ゲート電極はKrF
エキシマレーザステッパーによるリソグラフィーとドラ
イエッチングによりゲート長0.18μｍに加工する。ゲー
ト加工後、ゲート周辺をさらに5nm程度ライト酸化を行
いゲートバーズビークを形成する。さらに図７(d)に示
す如く、フォトレジスト２０およびゲート電極８をマス
クとして、P（リン）イオンを40keVのエネルギーで2×1
013/cm2程度注入してＮ型ドレインオフセット領域１０
を形成し、図７(e)に示す如くB（ボロン）イオンを25ke
Vのエネルギーで5×1014/cm2程度注入し、Ｐ型ウェル領
域６内に位置したポケットパンチスルーストッパー１１
を形成し、さらに図７(f)に示す如くAs（砒素）イオン
を50keVのエネルギーで6×1015/cm2程度注入してＮ型ソ
ース領域９とＮ型ドレイン領域１２を形成する。この
後、図７(g)に示す如く前記半導体積層構造の一部を第
２SiGe層３を貫通して第１SiGe層２に達するまで、フォ
トリソグラフィーとドライエッチングにより開口し、Ws
i（タングステンシリサイド）とWの２層構造からなる基
板コンタクト領域１３の下部を埋め込む。同時にゲート
電極膜８の上部もシリサイド化させる。次に、図７(h)
に示す如く、O3-TEOSにより層間絶縁膜１９を形成し、
一部をフォトリソグラフィーとドライエッチングにより
開口してソース・ドレイン・ゲートの各コンタクトプラ
グ１５、１７、１８（ただし、１８は図示されない）
と、基板コンタクト領域１３の残り上部をWで埋め込
む。さらにAlとTiNの積層膜で第１配線層１４が形成さ
れる。図示していないが、第１配線層１４上には、層間
絶縁膜１９と同様の層間絶縁膜を介して第２配線層が形
成される。一方、基板１の底面にはソース電極１００が
形成される。このソース電極１００はニッケル（Ni）、
チタン(Ti)、ニッケル（Ni）および半田付け性の良い銀
（Ag）層を順次積層することにより形成される。本トラ
ンジスタにおいては、Si層（歪Si）４の電子移動度が通
常のSi電界効果トランジスタのそれに比べて70%上昇し
た効果によって、相互コンダクタンスが従来に比べて50
%、電力増幅回路の付加効率が40%向上した。 （実施例２）本実施例では、SiGe層上に形成されたSi層
にチャネルが形成されたＰチャネル電界効果型半導体装
置を例示する。製造工程は、実施例１の場合と酷似して
いるため、相違点のみを示す。図３に示した半導体積層
構造は、本実施例ではＮ型低抵抗Si基板１、Ｎ型低抵抗
第１SiGe層２、Ｎ型高抵抗第２SiGe層３、Ｎ型高抵抗Si
層４の構成となる。ドーピングガスには前記B2H6の代わ
りにPH3を用い、不純物濃度は実施例１と同様である。
ウェル領域６およびパンチスルーストッパー１１はＮ型
となりBの代わりにPが注入される。ソース領域９、ドレ
イン領域１２、ドレインオフセット領域１０はいずれも
Ｐ型となり、BないしはBF2が注入される。イオン注入の
深さと注入量はいずれも実施例１と同様である。また、
ゲート電極の多結晶Si膜はBをドープしたＰ型とする。
本トランジスタにおいては、Si層４の正孔移動度が通常
のSi電界効果トランジスタのそれに比べて85%上昇した
効果によって、相互コンダクタンスが従来に比べて70
%、電力増幅回路の付加効率が60%向上した。 （実施例３）本実施例では、第２SiGe層３内のSi層４と
の界面付近にチャネルが形成されたＰチャネル電界効果
型半導体装置を例示する。製造工程は、実施例２の場合
と酷似しているため、相違点のみを示す。前記半導体積
層構造においてSi層４の厚みを15nmとすれば、完成した
電界効果型トランジスタのチャネル領域におけるSi層４
の厚みは5nm未満になるためチャネルはSi層４内には形
成されずに、第２SiGe層３内のSi層４との界面付近にチ
ャネルが形成されるようになる。本トランジスタにおい
ては、第２SiGe層３の正孔移動度が通常のSi電界効果ト
ランジスタのそれに比べて2.1倍に上昇した効果によっ
て、相互コンダクタンスが従来に比べて90%、電力増幅
回路の付加効率が75%向上した。 （実施例４）図８に本実施例の電力増幅器終段の回路図
を示す。図８はＮ型トランジスタ２１のみを用いたシン
グルエンドの出力回路を構成している。このＮ型トラン
ジスタ２１は実施例１で説明した構造より成る。ソース
は接地され、ドレインは負荷となるストリップ線路２６
を介して正電源２２に接続されている。ゲートにはバイ
アス電源２３よりバイアス電圧が印加されている。信号
は入力部２４より加えられ、コンデンサ２７とストリッ
プ線路２６を経由してゲートに至る。ドレイン側の出力
は、ストリップ線路２６とコンデンサ２７からなる出力
整合回路を経由して出力部２５より出力される。 （実施例５）図９に本実施例の回路図を示す。実施例１
と同様のＮ型トランジスタ２１と、実施例２と同様の方
法で製造したＰ型トランジスタ２８の各々のドレインを
接続し、Ｐ型トランジスタのソースは負荷となるストリ
ップ線路２６を介して正電源２２に接続され、Ｎ型トラ
ンジスタのソースは負荷となるストリップ線路２６を介
して負電源２９に接続され、コンプリメンタリ回路を形
成する。両トランジスタのドレイン電位とバイアス電源
２３の電位は接地電位に等しくなる。入力側と出力側の
回路は図８と同様である。本実施例によれば、実施例４
の場合に比べ、負電源が必要ではあるが、各々40%の電
源電圧で同一の出力を得ることが出来、増幅素子の直線
性が優れるために出力波形の歪がＮ型トランジスタ単独
の場合に比べて半減した。また、耐圧に余裕が出来るた
め、Ｎ型トランジスタ単独の場合と同一の電源電圧とし
て出力を7倍に向上させることができた。また、単一電
源で動作させる場合には、負電源２９の部分を接地し、
バイアス電源２３の電位を両トランジスタのドレイン電
位、すなわち正電源２２の電位の半分にすればよい。た
だし、直線性を向上させる目的でＰ形Ｎ形トランジスタ
の動作点を非対称的に設定する場合にはこの限りではな
い。単一電源で上記の構成を取った場合でも、正負電源
と同様の性能が得られた。本実施例ではドレイン同士を
接続したが、ソース同士を接続しても同様であることは
言うまでもない。 （実施例６）図９に前記実施例１のトランジスタを用い
たパワーモジュールの平面図である。
【０００６】図９に示したモジュールはGSM(Global Sys
tem forMobile Communications)とDCS(Digital Cellula
r System)のデュアルバンド対応としたものである。
tem forMobile Communications)とDCS(Digital Cellula
r System)のデュアルバンド対応としたものである。
【０００７】多層配線形成されたモジュール基板２００
には、DCSドライバー段（２段）としてDCS用初段トラン
ジスタDCS-TinおよびDCS用中段トランジスタDCS-Tm、DC
S出力段としてDCS用出力段トランジスタDCS-Toutが半田
付け実装されている。そして、それぞれのトランジスタ
はワイヤにより所定の配線に電気的接続されている。ま
た、GSMドライバー段（２段）としてGSM用初段トランジ
スタGSM-TinおよびGSM用中段トランジスタGSM-Tm、GSM
出力段としてGSM用出力段トランジスタGSM-Toutが半田
付け実装されている。そして、それぞれのトランジスタ
はワイヤにより所定の配線に電気的接続されている。モ
ジュール基板２００の上部にはDCS用入力端子Pin(DC
S)、コントローラ端子Vctl、電源端子Vddおよび出力端
子Pout(DCS)が配置されている。一方、モジュール基板
２００の下部にはGSM用入力端子Pin(GSM)、弱い電波を
感知し、感度を上げるコントローラ端子Vapc、電源端子
Vddおよび出力端子Pout(GSM)が配置されている。抵抗R
はチップ抵抗が、また容量Cはチップコンデンサがイン
ピーダンスマッチング等の理由から半田付け実装されて
いる。なお、回路構成の詳細については省略する。ＧＳ
Ｍ（９００ＭＨz）出力としては４Ｗ以上、ＤＣＳ（１
８００ＭＨz）出力としては２Ｗ以上が期待できる。
には、DCSドライバー段（２段）としてDCS用初段トラン
ジスタDCS-TinおよびDCS用中段トランジスタDCS-Tm、DC
S出力段としてDCS用出力段トランジスタDCS-Toutが半田
付け実装されている。そして、それぞれのトランジスタ
はワイヤにより所定の配線に電気的接続されている。ま
た、GSMドライバー段（２段）としてGSM用初段トランジ
スタGSM-TinおよびGSM用中段トランジスタGSM-Tm、GSM
出力段としてGSM用出力段トランジスタGSM-Toutが半田
付け実装されている。そして、それぞれのトランジスタ
はワイヤにより所定の配線に電気的接続されている。モ
ジュール基板２００の上部にはDCS用入力端子Pin(DC
S)、コントローラ端子Vctl、電源端子Vddおよび出力端
子Pout(DCS)が配置されている。一方、モジュール基板
２００の下部にはGSM用入力端子Pin(GSM)、弱い電波を
感知し、感度を上げるコントローラ端子Vapc、電源端子
Vddおよび出力端子Pout(GSM)が配置されている。抵抗R
はチップ抵抗が、また容量Cはチップコンデンサがイン
ピーダンスマッチング等の理由から半田付け実装されて
いる。なお、回路構成の詳細については省略する。ＧＳ
Ｍ（９００ＭＨz）出力としては４Ｗ以上、ＤＣＳ（１
８００ＭＨz）出力としては２Ｗ以上が期待できる。
【０００８】従来、出力段トランジスタの高出力を実現
するために、DD-CIMA(Divided Device and Collectivel
y ImpedanceMatched Amplifier)が採用された。DD-CIMA
の構成は、例えば、 特開平2001-94094号公報に開示さ
れているように、トランジスタチップを２個並列に接続
している。
するために、DD-CIMA(Divided Device and Collectivel
y ImpedanceMatched Amplifier)が採用された。DD-CIMA
の構成は、例えば、 特開平2001-94094号公報に開示さ
れているように、トランジスタチップを２個並列に接続
している。
【０００９】一方、本実施例によれば、実施例１で述べ
たようなチャネル領域に歪Si層が採用され、移動度の向
上が図られている。このため、DD-CIMAの構成をとる必
要がなくなり、モジュール基板面積が２０〜３０％減
り、小型化が可能になった。本発明に係わる実施の形態
を上述したが、それらの特徴をまとめると以下のとおり
である。 （１）本発明の電界効果型トランジスタ（MOSFET）の構
成は、第１導電型のSi基板一主面上に第１導電型で比較
的高不純物濃度の第１SiGe層と、第１導電型で比較的低
不純物濃度の第２SiGe層と、第１導電型で比較的低不純
物濃度のSi層とが順次積層された半導体積層構造を具備
し、前記半導体積層構造の主面上にゲート絶縁膜を介し
てゲート電極を有し、前記ゲート電極下のチャネル形成
領域となる前記第２SiGe層を挟むように、前記第２SiGe
層内に第２導電型のソース領域及びドレイン領域が形成
され、前記ソース領域に電気的に接続されたリーチスル
ー層が前記第１SiGe層に到達するように前記第２SiGe層
を貫通して形成されていることを特徴とする。 （２）
前述した高密度結晶欠陥領域は、Si基板ないしは第１Si
Ge層の内部にのみ形成されており、前記第１SiGe層と前
記第２SiGe層の界面と、前記欠陥領域とは互いに接しな
い。 （３）第１SiGe層は0.5μｍ以上3.0μｍ以下の厚みにす
る。このことにより、Si基板上に第１SiGe層を形成する
ことにより生じる転位の発生に伴う欠陥領域（0.5μｍ
未満）が、前述したように第１SiGe層およびSi基板内部
のみに含まれることになる。 （４）第２SiGe層は0.5μｍ以上2.5μｍ以下の厚みにす
ること、第１SiGe層の不純物濃度は1×1019/cm3以上の
ピーク値とすること、およびしきい値電圧調整のために
主面上部より不純物を注入する工程以前の状態での第２
SiGe層の不純物濃度を1×1017/cm3以下にする。このこ
とにより、前述の如くソース電極と電気的接触をなして
いるためにソース電極と等電位になっている第１SiGe層
と、ドレイン電極の間の電界の分布が均一になる。この
ため、ドレインリークが低減できる。 （５）前記半導体積層構造主面内のドレイン電極領域と
ゲート電極領域との中間領域に、第２導電型のドレイン
オフセット領域を設ける。このことにより、チャネルと
平行な方向に対してドレイン電極とソース電極とで形作
られる電界を適正な値とすることが出来る。 上述した手段に因れば、ソースおよびドレインによって
形成される空乏層領域が、第２SiGe領域内部やドレイン
オフセット領域内部のみに生じることになり、これらの
部分における電界が適正な値となり、高密度の欠陥を含
む第１SiGe層およびSi基板は十分に多い不純物濃度と、
ソース電極と電気的接触がなされていることのために、
等電位となる。このためドレインリーク電流や寄生容量
などの性能悪化要因はなくなり、歪SiないしはSiGeによ
る移動度上昇の効果が最大限に発揮される。
たようなチャネル領域に歪Si層が採用され、移動度の向
上が図られている。このため、DD-CIMAの構成をとる必
要がなくなり、モジュール基板面積が２０〜３０％減
り、小型化が可能になった。本発明に係わる実施の形態
を上述したが、それらの特徴をまとめると以下のとおり
である。 （１）本発明の電界効果型トランジスタ（MOSFET）の構
成は、第１導電型のSi基板一主面上に第１導電型で比較
的高不純物濃度の第１SiGe層と、第１導電型で比較的低
不純物濃度の第２SiGe層と、第１導電型で比較的低不純
物濃度のSi層とが順次積層された半導体積層構造を具備
し、前記半導体積層構造の主面上にゲート絶縁膜を介し
てゲート電極を有し、前記ゲート電極下のチャネル形成
領域となる前記第２SiGe層を挟むように、前記第２SiGe
層内に第２導電型のソース領域及びドレイン領域が形成
され、前記ソース領域に電気的に接続されたリーチスル
ー層が前記第１SiGe層に到達するように前記第２SiGe層
を貫通して形成されていることを特徴とする。 （２）
前述した高密度結晶欠陥領域は、Si基板ないしは第１Si
Ge層の内部にのみ形成されており、前記第１SiGe層と前
記第２SiGe層の界面と、前記欠陥領域とは互いに接しな
い。 （３）第１SiGe層は0.5μｍ以上3.0μｍ以下の厚みにす
る。このことにより、Si基板上に第１SiGe層を形成する
ことにより生じる転位の発生に伴う欠陥領域（0.5μｍ
未満）が、前述したように第１SiGe層およびSi基板内部
のみに含まれることになる。 （４）第２SiGe層は0.5μｍ以上2.5μｍ以下の厚みにす
ること、第１SiGe層の不純物濃度は1×1019/cm3以上の
ピーク値とすること、およびしきい値電圧調整のために
主面上部より不純物を注入する工程以前の状態での第２
SiGe層の不純物濃度を1×1017/cm3以下にする。このこ
とにより、前述の如くソース電極と電気的接触をなして
いるためにソース電極と等電位になっている第１SiGe層
と、ドレイン電極の間の電界の分布が均一になる。この
ため、ドレインリークが低減できる。 （５）前記半導体積層構造主面内のドレイン電極領域と
ゲート電極領域との中間領域に、第２導電型のドレイン
オフセット領域を設ける。このことにより、チャネルと
平行な方向に対してドレイン電極とソース電極とで形作
られる電界を適正な値とすることが出来る。 上述した手段に因れば、ソースおよびドレインによって
形成される空乏層領域が、第２SiGe領域内部やドレイン
オフセット領域内部のみに生じることになり、これらの
部分における電界が適正な値となり、高密度の欠陥を含
む第１SiGe層およびSi基板は十分に多い不純物濃度と、
ソース電極と電気的接触がなされていることのために、
等電位となる。このためドレインリーク電流や寄生容量
などの性能悪化要因はなくなり、歪SiないしはSiGeによ
る移動度上昇の効果が最大限に発揮される。
【００１０】（６）前述した素子の構成において、第１
導電型をＰ型、第２導電型をＮ型とし、第２SiGe層上に
形成されるSi層の厚みを5nm以上70nm以下とすれば、前
記Si内にチャネルが形成されるＮチャネル電界効果型ト
ランジスタとなる。また、第１導電型をＮ型、第２導電
型をＰ型とし、第２SiGe層上に形成されるSi層の厚みを
2nm以下5nm未満とすれば、前記第２SiGe内にチャネルが
形成され、前記Si層の厚みを5nm以上70nm以下とすれ
ば、前記Si内にチャネルが形成される、いずれもＰチャ
ネル電界効果型トランジスタとなる。 （７）前述したＮチャネル電界効果型トランジスタとＰ
チャネル電界効果型トランジスタを各々のソース電極な
いしはドレイン電極において直列に接続すれば、コンプ
リメンタリ増幅回路を構成することが出来、各々のトラ
ンジスタのしきい値付近におけるドレイン電流の非線形
性がキャンセルされるために、増幅回路の歪特性が向上
する。 （８）前述の如くチャネルコンダクタンスを上昇せしめ
るために、Si層に十分な歪を与え、或いはSiGe層の移動
度を上昇せしめるためには、第２SiGe層のGe含有率は5%
以上あることが必要であり、望ましくは30%程度必要で
あるが、50%を超えると移動度上昇の効果が飽和し、結
晶品質の悪化のために耐圧が低下するという弊害が生ず
るため、上記5%以上50%以下の範囲が望ましい。
導電型をＰ型、第２導電型をＮ型とし、第２SiGe層上に
形成されるSi層の厚みを5nm以上70nm以下とすれば、前
記Si内にチャネルが形成されるＮチャネル電界効果型ト
ランジスタとなる。また、第１導電型をＮ型、第２導電
型をＰ型とし、第２SiGe層上に形成されるSi層の厚みを
2nm以下5nm未満とすれば、前記第２SiGe内にチャネルが
形成され、前記Si層の厚みを5nm以上70nm以下とすれ
ば、前記Si内にチャネルが形成される、いずれもＰチャ
ネル電界効果型トランジスタとなる。 （７）前述したＮチャネル電界効果型トランジスタとＰ
チャネル電界効果型トランジスタを各々のソース電極な
いしはドレイン電極において直列に接続すれば、コンプ
リメンタリ増幅回路を構成することが出来、各々のトラ
ンジスタのしきい値付近におけるドレイン電流の非線形
性がキャンセルされるために、増幅回路の歪特性が向上
する。 （８）前述の如くチャネルコンダクタンスを上昇せしめ
るために、Si層に十分な歪を与え、或いはSiGe層の移動
度を上昇せしめるためには、第２SiGe層のGe含有率は5%
以上あることが必要であり、望ましくは30%程度必要で
あるが、50%を超えると移動度上昇の効果が飽和し、結
晶品質の悪化のために耐圧が低下するという弊害が生ず
るため、上記5%以上50%以下の範囲が望ましい。
【００１１】（９）第２SiGe層の主面と平行面内の格子
定数（aとする）と、バルク単結晶Siの格子定数（bとす
る）との差は、第２SiGe層と同一のGe含有率を有するバ
ルク単結晶SiGeの格子定数（cとする）とバルク単結晶S
iの格子定数との差の、70%以上100%以下であることが、
上記Si層に十分な歪を与えるために必要になる。これを
式で示せば、 0.7≦(a-b)/(c-b)≦1.0 となる。 （１０）上記の如く、第２SiGe層の格子定数をバルク単
結晶SiGeのそれに近づけるためには、前記（４）に記載
したように第１SiGeに十分な厚みを持たせれば良いが、
さらに、第１SiGe層のGe含有率をSi基板の上方、膜厚方
向に沿って増大させて行くことが、より望ましい。この
ことは同時に、前記したように第１SiGe層内に存在する
高密度欠陥層を第１SiGe層とSi基板界面付近に位置せし
め、第２SiGe層と離間せしめるためにも有効である。 （１１）第１第２SiGe層とその上のSi層との積層構造に
大きな熱負荷を与えると、Geが拡散すると同時に前記Si
層の歪が緩和されてしまうため、好ましくない。従っ
て、電界効果トランジスタの素子間分離領域には、従来
よりよく行われている局所的熱酸化法ではなく、浅溝素
子分離法、すなわち前記積層構造のSi層と第２SiGe層に
溝を形成し、全面に絶縁物を堆積させ、研磨により平坦
化させる方法、がより適している。
定数（aとする）と、バルク単結晶Siの格子定数（bとす
る）との差は、第２SiGe層と同一のGe含有率を有するバ
ルク単結晶SiGeの格子定数（cとする）とバルク単結晶S
iの格子定数との差の、70%以上100%以下であることが、
上記Si層に十分な歪を与えるために必要になる。これを
式で示せば、 0.7≦(a-b)/(c-b)≦1.0 となる。 （１０）上記の如く、第２SiGe層の格子定数をバルク単
結晶SiGeのそれに近づけるためには、前記（４）に記載
したように第１SiGeに十分な厚みを持たせれば良いが、
さらに、第１SiGe層のGe含有率をSi基板の上方、膜厚方
向に沿って増大させて行くことが、より望ましい。この
ことは同時に、前記したように第１SiGe層内に存在する
高密度欠陥層を第１SiGe層とSi基板界面付近に位置せし
め、第２SiGe層と離間せしめるためにも有効である。 （１１）第１第２SiGe層とその上のSi層との積層構造に
大きな熱負荷を与えると、Geが拡散すると同時に前記Si
層の歪が緩和されてしまうため、好ましくない。従っ
て、電界効果トランジスタの素子間分離領域には、従来
よりよく行われている局所的熱酸化法ではなく、浅溝素
子分離法、すなわち前記積層構造のSi層と第２SiGe層に
溝を形成し、全面に絶縁物を堆積させ、研磨により平坦
化させる方法、がより適している。
【００１２】（１２）ソース電極と前記高不純物濃度の
第１SiGe層ないしは基板とは、電気的接触がなされる必
要がある。従来のSi電界効果型トランジスタの場合に
は、高不純物濃度のSi基板上に成長した低不純物濃度の
エピタキシャルSi層の前記接触領域に高濃度のイオン注
入を行い、高温かつ長時間の熱処理により、Si基板との
電気的接触を行っていた。本発明の電界効果型半導体装
置の場合には前述のように、許容熱負荷に限界があるた
めこの方法は望ましくない。そこで、前記接触領域にお
いて、低不純物濃度の第２SiGe層、あるいは第２SiGe層
に加えて第１SiGe層の一部または全部を除去し、しかる
後にこの部分に導電性物質を堆積することにより、ソー
ス電極と基板部分との電気的接続を行う。通常のSiを用
いた電界効果トランジスタでは、例えば、特開平4-1964
40号公報に開示されているように、低抵抗Si基板に達す
るまで高抵抗Siを除去してタングステンあるいは多結晶
Siを埋め込む方法が開示されているが、埋め込む材料に
よる優劣は考慮されていない。これに対して、本発明の
トランジスタではSiチャネル層の歪制御が性能に大きな
影響を与えるという大きな特徴を有する。このため、埋
め込みに用いる材料の選定も重要になる。多結晶Siを埋
め込んだ場合にはチャネル層に対して圧縮歪を与える
が、CVDにより堆積したタングステンや、コバルトシリ
サイド等、あるいは窒化タングステン等をバリアメタル
層としてめっきで形成した銅を堆積した場合には多結晶
Siとは異なり金属の塑性のためにチャネル層に対して歪
を与える悪影響がないことを見出した。したがって、ソ
ース電極接地（リーチスルー）用の材料としては金属な
いしは金属シリサイドを用いることが望ましい。図１１
にその実施態様を示す。金属ないしは金属シリサイド１
３は第２SiGe層内に埋め込み形成されている。このよう
にするとソース電極の直列抵抗が低減できると同時に、
素子の動作に伴いチャネル付近で発生する熱を熱伝導率
の悪い高抵抗第2SiGe層を介さずとも電極配線を通じて
基板側へバイパスすることにより放熱効果が高まるとい
う利点も生ずる。 （１３）本発明の、ソース接地型高周波電力増幅用電界
効果型半導体装置電界効果トランジスタでは、複数の素
子を並列に接続した構造をとる。この場合に、ドレイン
電極を列状に複数配置し、その両外側にゲート電極を列
状に複数配置し、さらにその両外側にソース電極を列状
に配置し、この組を単位としてさらにそれを複数並列す
る。ソース電極列の外側に前記第１SiGe層ないしは基板
の露出領域を設けることによってソース接地抵抗を低減
することが可能になる。さらに上記露出領域がソース領
域に平行した溝状の構造をとるようにすると、チャネル
領域でソース近傍からドレイン近傍に向かってSi層の歪
が増大するような歪分布をとることになる。歪が増大す
ると歪Siの伝導帯のエネルギーが低下する。つまり、ソ
ースからドレイン方向に歪が増大する構造をとることに
よって、同じドレイン電圧を印加してもチャネルの横方
向電界はより強くなり、ドレイン電流が増大する。この
ため、溝の位置をソース外側とすることはトランジスタ
の性能を高めるためにも必要な方法となる。前記したソ
ース電極接地用材料の選択もこの目的に適っている。 （１４）ゲート電極には、製造工程（加工プロセス）の
容易さ、またしきい値電圧の制御性の点で多結晶Siを用
いることが望ましい。ゲート電極の抵抗を下げるために
多結晶Siの上部に金属シリサイド層を設けることも有効
である。しかしながら、ゲート電極の材料に関しては、
これのみに限定されるものではなく、例えば多結晶Siの
代わりに多結晶SiGeを用いることや、多結晶Si等でダミ
ーのゲート電極を形成し、しかる後にこれを除去し、金
属を埋め込む方法を用いることも可能である。
第１SiGe層ないしは基板とは、電気的接触がなされる必
要がある。従来のSi電界効果型トランジスタの場合に
は、高不純物濃度のSi基板上に成長した低不純物濃度の
エピタキシャルSi層の前記接触領域に高濃度のイオン注
入を行い、高温かつ長時間の熱処理により、Si基板との
電気的接触を行っていた。本発明の電界効果型半導体装
置の場合には前述のように、許容熱負荷に限界があるた
めこの方法は望ましくない。そこで、前記接触領域にお
いて、低不純物濃度の第２SiGe層、あるいは第２SiGe層
に加えて第１SiGe層の一部または全部を除去し、しかる
後にこの部分に導電性物質を堆積することにより、ソー
ス電極と基板部分との電気的接続を行う。通常のSiを用
いた電界効果トランジスタでは、例えば、特開平4-1964
40号公報に開示されているように、低抵抗Si基板に達す
るまで高抵抗Siを除去してタングステンあるいは多結晶
Siを埋め込む方法が開示されているが、埋め込む材料に
よる優劣は考慮されていない。これに対して、本発明の
トランジスタではSiチャネル層の歪制御が性能に大きな
影響を与えるという大きな特徴を有する。このため、埋
め込みに用いる材料の選定も重要になる。多結晶Siを埋
め込んだ場合にはチャネル層に対して圧縮歪を与える
が、CVDにより堆積したタングステンや、コバルトシリ
サイド等、あるいは窒化タングステン等をバリアメタル
層としてめっきで形成した銅を堆積した場合には多結晶
Siとは異なり金属の塑性のためにチャネル層に対して歪
を与える悪影響がないことを見出した。したがって、ソ
ース電極接地（リーチスルー）用の材料としては金属な
いしは金属シリサイドを用いることが望ましい。図１１
にその実施態様を示す。金属ないしは金属シリサイド１
３は第２SiGe層内に埋め込み形成されている。このよう
にするとソース電極の直列抵抗が低減できると同時に、
素子の動作に伴いチャネル付近で発生する熱を熱伝導率
の悪い高抵抗第2SiGe層を介さずとも電極配線を通じて
基板側へバイパスすることにより放熱効果が高まるとい
う利点も生ずる。 （１３）本発明の、ソース接地型高周波電力増幅用電界
効果型半導体装置電界効果トランジスタでは、複数の素
子を並列に接続した構造をとる。この場合に、ドレイン
電極を列状に複数配置し、その両外側にゲート電極を列
状に複数配置し、さらにその両外側にソース電極を列状
に配置し、この組を単位としてさらにそれを複数並列す
る。ソース電極列の外側に前記第１SiGe層ないしは基板
の露出領域を設けることによってソース接地抵抗を低減
することが可能になる。さらに上記露出領域がソース領
域に平行した溝状の構造をとるようにすると、チャネル
領域でソース近傍からドレイン近傍に向かってSi層の歪
が増大するような歪分布をとることになる。歪が増大す
ると歪Siの伝導帯のエネルギーが低下する。つまり、ソ
ースからドレイン方向に歪が増大する構造をとることに
よって、同じドレイン電圧を印加してもチャネルの横方
向電界はより強くなり、ドレイン電流が増大する。この
ため、溝の位置をソース外側とすることはトランジスタ
の性能を高めるためにも必要な方法となる。前記したソ
ース電極接地用材料の選択もこの目的に適っている。 （１４）ゲート電極には、製造工程（加工プロセス）の
容易さ、またしきい値電圧の制御性の点で多結晶Siを用
いることが望ましい。ゲート電極の抵抗を下げるために
多結晶Siの上部に金属シリサイド層を設けることも有効
である。しかしながら、ゲート電極の材料に関しては、
これのみに限定されるものではなく、例えば多結晶Siの
代わりに多結晶SiGeを用いることや、多結晶Si等でダミ
ーのゲート電極を形成し、しかる後にこれを除去し、金
属を埋め込む方法を用いることも可能である。
【００１３】
【発明の効果】本発明によれば移動体端末に使用される
電力増幅用電界効果型トランジスタの付加効率を大幅に
向上させることが可能になる。
電力増幅用電界効果型トランジスタの付加効率を大幅に
向上させることが可能になる。
【図１】本発明の実施例１に係わるＮチャネル電界効果
型半導体装置の主要部分の断面図である。
型半導体装置の主要部分の断面図である。
【図２】本発明の実施例１に係わるＮチャネル電界効果
型半導体装置の主要部分の平面図である。
型半導体装置の主要部分の平面図である。
【図３】本発明の実施例１に係わる半導体積層構造の断
面図である。
面図である。
【図４】本発明の実施例１に係わる半導体積層構造の格
子配列のモデル図である
子配列のモデル図である
【図５】本発明の実施例１に係わるＮチャネル電界効果
型半導体装置の主要部分の平面図である。
型半導体装置の主要部分の平面図である。
【図６】本発明の実施例１に係わるＮチャネル電界効果
型半導体装置の主要部分の平面図である。
型半導体装置の主要部分の平面図である。
【図７】本発明の実施例１に係わるＮチャネル電界効果
型半導体装置の製造工程の断面図である。
型半導体装置の製造工程の断面図である。
【図８】本発明の実施例４に係わる電力増幅器手段の回
路図である。
路図である。
【図９】本発明の実施例５に係わる電力増幅器手段の回
路図である。
路図である。
【図１０】本発明の実施例５に係わるパワーモジュール
の平面図である。
の平面図である。
【図１１】本発明の他の実施形態を示す断面図である。
１…Ｐ型低抵抗Si基板、２…Ｐ型低抵抗第１SiGe層、３
…Ｐ型高抵抗第２SiGe層、４…Ｐ型高抵抗Si層、５…高
欠陥密度領域、６…Ｐ型ウェル、７…ゲート絶縁膜、８
…ゲート電極、９…Ｎ型ソース領域、１０…Ｎ型ドレイ
ンオフセット領域、１１…ポケットパンチスルーストッ
パー、１２…Ｎ型ドレイン領域、１３…基板コンタクト
領域、１４…第１配線層、１５…ソースコンタクトプラ
グ、１６…素子分離領域、１７…ドレインコンタクトプ
ラグ、１８…ゲートコンタクトプラグ、１９…層間絶縁
膜、２０…フォトレジスト、２１…Ｎ型トランジスタ、
２２…正電源、２３…バイアス電源、２４…入力部、２
５…出力部、２６…ストリップ線路、２７…コンデン
サ、２８…Ｐ形トランジスタ、２９…負電源、３０…ソ
ース配線、３１…ドレイン配線、３２…ゲート配線。
…Ｐ型高抵抗第２SiGe層、４…Ｐ型高抵抗Si層、５…高
欠陥密度領域、６…Ｐ型ウェル、７…ゲート絶縁膜、８
…ゲート電極、９…Ｎ型ソース領域、１０…Ｎ型ドレイ
ンオフセット領域、１１…ポケットパンチスルーストッ
パー、１２…Ｎ型ドレイン領域、１３…基板コンタクト
領域、１４…第１配線層、１５…ソースコンタクトプラ
グ、１６…素子分離領域、１７…ドレインコンタクトプ
ラグ、１８…ゲートコンタクトプラグ、１９…層間絶縁
膜、２０…フォトレジスト、２１…Ｎ型トランジスタ、
２２…正電源、２３…バイアス電源、２４…入力部、２
５…出力部、２６…ストリップ線路、２７…コンデン
サ、２８…Ｐ形トランジスタ、２９…負電源、３０…ソ
ース配線、３１…ドレイン配線、３２…ゲート配線。
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フロントページの続き
(72)発明者 吉田 功
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 鷲尾 勝由
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F048 AA08 AC01 AC03 AC06 BA04
BA10 BA14 BC07 BC12 BD01
BD04 BF01 BF06 BF07 BF17
BG13
5F140 AA05 AA25 AB01 AB04 AC01
AC28 BA01 BA05 BB06 BB11
BC06 BC12 BC13 BC17 BD09
BD18 BE06 BF04 BF11 BF18
BF53 BF60 BG28 BG38 BH03
BH14 BH17 BH30 BH33 BH34
BH39 BH43 BH47 BJ01 BJ05
BJ07 BJ27 BK13 BK22 BK26
CA02 CA03 CB04 CB08 CC03
CC12 CC15 CF00 CF05
Claims (20)
- 【請求項１】第１導電型のSi基板一主面上に第１導電型
で比較的高不純物濃度の第１SiGe層と、第１導電型で比
較的低不純物濃度の第２SiGe層と、第１導電型で比較的
低不純物濃度のSi層とが順次積層された半導体積層構造
を具備し、前記半導体積層構造の主面上にゲート絶縁膜
を介してゲート電極を有し、前記ゲート電極下のチャネ
ル形成領域となるSi層を挟むように、前記第２SiGe層内
に第２導電型のソース領域及びドレイン領域が形成さ
れ、前記ソース領域に電気的に接続されたリーチスルー
層が前記第１SiGe層に到達するように前記第２SiGe層を
貫通して形成されていることを特徴とする電力増幅用電
界効果型半導体装置。 - 【請求項２】第１導電型のSi基板一主面上に第１導電型
で比較的高不純物濃度の第１SiGe層と、第１導電型で比
較的低不純物濃度の第２SiGe層と、第１導電型で比較的
低不純物濃度のSi層とが順次積層された半導体積層構造
を具備し、前記半導体積層構造の主面上にゲート絶縁膜
を介してゲート電極を有し、前記ゲート電極下のチャネ
ル形成領域となる前記第２SiGe層を挟むように、前記第
２SiGe層内に第２導電型のソース領域及びドレイン領域
が形成され、前記ソース領域に電気的に接続されたリー
チスルー層が前記第１SiGe層に到達するように前記第２
SiGe層を貫通して形成されていることを特徴とする電力
増幅用電界効果型半導体装置。 - 【請求項３】前記半導体積層構造主面内の前記ドレイン
電極領域に接して第２導電型のドレインオフセット領域
を有することを特徴とする請求項１または請求項２に記
載の電力増幅用電界効果型半導体装置。 - 【請求項４】前記第１導電型がＰ型、前記第２導電型が
Ｎ型であることを特徴とする請求項１に記載の電力増幅
用電界効果型半導体装置。 - 【請求項５】前記第１導電型がＮ型、前記第２導電型が
Ｐ型であることを特徴とする請求項１または請求項２に
記載の電力増幅用電界効果型半導体装置。 - 【請求項６】チャネル領域が歪Siで構成されたＮチャネ
ル電界効果型トランジスタと、チャネル領域が歪Siない
しはSiGeで構成されたＰチャネル電界効果型トランジス
タとを有し、前記トランジスタの各々のソースないしは
ドレイン電極において直列接続され、コンプリメンタリ
回路を構成していることを特徴とする電力増幅用電界効
果型半導体装置。 - 【請求項７】前記第１SiGe層の厚さは0.5μｍ以上3.0μ
ｍ以下であることを特徴とする請求項１または請求項２
に記載の電力増幅用電界効果型半導体装置。 - 【請求項８】第２SiGe層の厚さは0.5μｍ以上2.5μｍ以
下であることを特徴とする請求項１または請求項２に記
載の電力増幅用電界効果型半導体装置。 - 【請求項９】前記第１SiGe層と前記第２SiGe層との界面
位置における主面と平行面内の格子定数と、バルク単結
晶Siの格子定数との差が、それと同一のGe含有率を有す
るバルク単結晶SiGeとバルク単結晶Siの格子定数との差
の、70%以上100%以下であることを特徴とする請求項１
または請求項２に記載の電力増幅用電界効果型半導体装
置。 - 【請求項１０】前記Si基板ないしは前記第１SiGe層の内
部に結晶欠陥領域が形成され、前記第１SiGe層と前記第
２SiGe層の界面と、前記欠陥領域が互いに接しないこと
を特徴とする、請求項１または請求項２に記載の電力増
幅用電界効果型半導体装置。 - 【請求項１１】前記第２SiGe層のGe含有率が5%以上50%
以下であり、前記第１SiGe層の前記第２SiGeとの界面に
おけるGe含有率が前記第２SiGe層と同一であることを特
徴とする請求項１または請求項２に記載の電力増幅用電
界効果型半導体装置。 - 【請求項１２】前記第２SiGe層のGe含有率が前記Si基板
との界面で小さく、膜厚方向に向かって増大することを
特徴とする請求項１または請求項２に記載の電力増幅用
電界効果型半導体装置。 - 【請求項１３】前記Si層の厚みが2nm以上70nm以下であ
ることを特徴とする請求項１または請求項２に記載の電
力増幅用電界効果型半導体装置。 - 【請求項１４】前記第１SiGe層の不純物濃度は1×1019/
cm3以上のピーク値を有することを特徴とするとする請
求項１または請求項２に記載の電力増幅用電界効果型半
導体装置。 - 【請求項１５】電界効果型トランジスタの活性領域周辺
部において、前記積層構造のSi層およびSiGe層に溝が形
成され、前記溝内に絶縁膜が埋め込まれて成る素子分離
領域を有することを特徴とする請求項１または請求項２
に記載の電力増幅用電界効果型半導体装置。 - 【請求項１６】前記ソース電極と前記高不純物濃度の第
１SiGe層ないしは基板との電気的接触が、前記ソース電
極周辺領域のSi層および第２SiGe層を除去して第１SiGe
層ないしは基板を露出しさらに金属ないしは金属シリサ
イドを堆積することによりなされることを特徴とする請
求項１または請求項２に記載の電力増幅用電界効果型半
導体装置。 - 【請求項１７】上記ゲート電極は、多結晶Si層ないしは
多結晶SiGe層と、前記多結晶Si層ないしは多結晶SiGe層
上に形成された金属シリサイド層とから成ることを特徴
とする請求項１または請求項２に記載の電力増幅用電界
効果型半導体装置。 - 【請求項１８】(1) 第１導電型のSi基板主面に第１導電
型で高不純物濃度の第１SiGe層を形成する工程と、(2)
上記第１SiGe層主面に第１導電型で低不純物濃度の第２
SiGe層を形成する工程と、(3)上記第２SiGe層主面に低
不純物濃度のSi層を形成する工程と、(4)上記半導体積
層構造主面に活性領域を分離するための溝を形成する工
程と、(5)上記溝に絶縁物を埋める工程と、(6)上記活性
領域内に不純物を注入する工程と(7)上記活性領域表面
にゲート絶縁膜を形成する工程と、(8)上記ゲート絶縁
膜上にゲート電極を形成する工程と、(9)上記活性領域
内にドレインオフセット領域を上記ゲート電極に対し自
己整合形成する工程と、(10)上記活性領域内に、上記ゲ
ート電極端から離間して、上記ゲート電極に対し自己整
合されたドレインオフセット領域に接し、そして上記オ
フセット領域よりも高不純物濃度を有するドレイン領
域、およびを上記ゲート電極に対し自己整合されたソー
ス領域をそれぞれ形成する工程と、(11)ソース領域近傍
の領域で第１SiGe層ないしは基板を露出する工程と、(1
2)前記露出部分とソース領域とを金属ないしは金属シリ
サイドにより接続する工程、とを含むことを特徴とする
電力増幅用電界効果型半導体装置の製造方法。 - 【請求項１９】ドライバー段および出力段のそれぞれの
電力増幅用電界効果型半導体装置は、そのチャネル部が
歪Siよりなることを特徴とするパワーモジュール。 - 【請求項２０】前記出力段の電力増幅用電界効果型半導
体装置はワンチップで構成されていることを特徴とする
請求項１９記載のパワーモジュール。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001305929A JP4799786B2 (ja) | 2001-10-02 | 2001-10-02 | 電力増幅用電界効果型半導体装置およびその製造方法、ならびにパワーモジュール |
| US10/259,396 US6815707B2 (en) | 2001-10-02 | 2002-09-30 | Field-effect type semiconductor device for power amplifier |
| US10/898,257 US7045412B2 (en) | 2001-10-02 | 2004-07-26 | Field-effect type semiconductor device for power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001305929A JP4799786B2 (ja) | 2001-10-02 | 2001-10-02 | 電力増幅用電界効果型半導体装置およびその製造方法、ならびにパワーモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003110102A true JP2003110102A (ja) | 2003-04-11 |
| JP4799786B2 JP4799786B2 (ja) | 2011-10-26 |
Family
ID=19125643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001305929A Expired - Fee Related JP4799786B2 (ja) | 2001-10-02 | 2001-10-02 | 電力増幅用電界効果型半導体装置およびその製造方法、ならびにパワーモジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6815707B2 (ja) |
| JP (1) | JP4799786B2 (ja) |
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