JP2004336048A - Ｍｏｓｆｅｔデバイス及び該デバイスを備える電子システム - Google Patents

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Abstract

【課題】ドーパント不純物がゲート絶縁物を通り抜けて拡散するのを防止した高度ＦＥＴデバイスの構造を開示すること。
【解決手段】本構造は、ゲート絶縁物と、予め選ばれた仕事関数を持つために不純物をドープされた層との間にサンドイッチ状に挟まれたＳｉ：ＣまたはＳｉＧｅ：Ｃの層を備える。さらに、このことおよび他のＦＥＴデバイスの改良例えば、隆起状ソース／ドレインおよびマルチファセット・ゲート・オン・インシュレータ、ＭＯＤＦＥＴが開示される。
【選択図】図５

Description

本発明は、デバイス寸法が減少するときにＦＥＴデバイスの性能を高めることに関連する。より具体的には、本発明は、特にマルチファセット・ゲート構成ＭＯＳＦＥＴおよびＭＯＤＦＥＴに関して、ドーパント不純物がゲート絶縁物を通り抜けて拡散するのを防ぎ、端子抵抗を下げ、さらに、絶縁物上歪みＳｉ、ＳｉＧｅ、またはＧｅ本体を使用するシステムについて述べる。
今日の集積回路は、数多くのデバイスを含む。現在のデバイス・スケーリングから生まれるより小さなより高速なデバイスは性能を向上させるために重要であるが、その上信頼性を高めるかまたは少なくとも維持することもまた極めて重要である。しかし、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ、一般に絶縁ゲート電界効果トランジスタ（ＦＥＴ）を意味する歴史的含蓄のある名前）および一般にＦＥＴデバイスが縮小化されるにつれて、技術はいっそう複雑になりさらにデバイス構造で変化し、そして、デバイスの一世代から次の世代に期待される性能向上を持続するために、新しい製造方法が必要とされている。この点に関して、最も進歩した半導体はマイクロエレクトロニクスの主要な半導体材料であるシリコン（Ｓｉ）、またはより広くはＳｉをベースにした材料である。マイクロエレクトロニクスで重要な１つのそのようなＳｉをベースにした材料は、シリコン−ゲルマニウム（ＳｉＧｅ）合金である。
ディープ・サブミクロン世代のデバイスにおいて性能向上を持続することは非常に困難である。デバイス性能向上を予定通りに維持するために、いくつかの手段が調査されている。これらの手段には、引っ張り歪みシリコンか圧縮歪みシリコンかどちらかを、バルクＳｉ輸送に比べて電子および正孔のキャリア移動度が増した基本半導体デバイス材料として使用することがある。さらなる向上は、ＳｉをＧｅと合金させることで達成することができる。その上、さらに一般的に使用される方法は、埋込み絶縁層で半導体基板から分離された半導体層にデバイスを作ることである。最も一般的には半導体層はＳｉであるので、ＳＯＩ（Ｓｉオン・インシュレータ）という専門用語が一般的に使用されており、埋込み絶縁物はＳｉＯ２であり、ＢＯＸ（埋込み酸化物）という名前をもたらしている。しかし、ディープ・サブミクロンＭＯＳＦＥＴデバイスで最高限度の性能を達成するには未だ多くの未解決の問題がある。
絶え間のないデバイス小型化の要求条件で要求されるように、ゲート絶縁物が薄くなるにつれて、ドープ不純物がゲート絶縁物、一般にＳｉＯ２層、を貫通するという問題がある。最適デバイス設計のために、ゲートは一般にポリシリコンで作られ、このポリシリコンは、デバイス自体と同じ導電型にドープされる。そのようなドーピングで、デバイスのチャンネル領域に対するゲートの結果として得られる仕事関数によって、デバイスの閾値が最適に設定されるようになる。したがって、Ｎ型デバイスはＮドープ・ゲートを必要とし、Ｐ型デバイスはＰドープ・ゲートを必要とする。デバイス製造の高温中に、ゲート・ドープ種は、最も問題のあるのはボロン（Ｂ）であるが、リン（Ｐ）のような他のものも、薄いゲート絶縁物を容易に貫通し、デバイスを破壊する。現代の高性能デバイスのゲート絶縁物は、一般に、厚さが約３ｎｍより薄い必要がある。このドーパント貫通を防ぐことは、より薄いゲート絶縁物の実現において重要なステップであるかもしれない。
本発明において、チャンネル領域のようなデバイスのクリティカルな部分を具備している歪み単結晶層がＳｉＧｅ層と呼ばれるとき、本質的に純粋なＳｉまたはＧｅはこの専門用語の中に含まれることは理解される。
高デバイス性能のために、オンしたデバイスの抵抗はできるだけ小さくなければならない。デバイスが小さくなるにつれて、デバイス自体の固有抵抗は減少するが、他のいわゆる寄生抵抗に注意しなければならない。１つのそのような抵抗は、デバイスのソース端子で生じる。ソース抵抗およびドレイン抵抗の両方を最小限にするために、これらのデバイス領域は、デバイス製造中に、一般に打ち込みが行なわれ、それからシリサイド化される。しかし、シリサイド化のプロセス中に余りにも多くのＳｉを消耗することは、シリサイド化自体の欠点であり、またシリサイド化自体の欠点の原因となっている。デバイスが故意に絶縁物の上の薄いデバイス層に作られるＳＯＩ技術では、この問題は特に深刻である。シリサイド形成で、ソースおよびドレイン領域の薄いデバイス層のすべての部分が容易に消耗される。したがって、特にソースおよびドレイン領域で半導体層をより厚くする必要があり、またはソース抵抗の効果を軽減する他の手段を見出す必要がある。
ゲート長を短くするにつれて、いわゆる短チャンネル効果、最も顕著には「ドレイン誘起障壁低下（ＤＩＢＬ）」が、小型化の厳しい障害となる。デバイスの基本的な構造変化を導入して、結果として多ゲートを使用することで、これらの効果を軽減することができる。しかし、この方法は、他の高性能技術と適切に結合された場合にだけ所望の性能向上をもたらすことができるので、依然として解決策を求める問題である。
米国特許第６，５２４，９３５号 米国特許第５，６５９，１８７号 米国特許出願第１０／０７３５６２号 米国出願第１０／３８９，１４５号 米国特許第６，０６３，６７６号 米国特許第６，３５２，８７２号 米国特許第６，０１３，１３４号 米国特許第５，５３４，７１３号 米国特許出願、２００１年４月２０日出願、ジェイ・オー・チュー（J.O.Chu）、「ＵＨＶ−ＣＶＤによるＳｉへのＳｉ１−ｘ−ｙＧｅｘＣｙおよびＳｉ１-ｙＣｙ合金層のエピタキシャルおよび多結晶成長（Epitaxialand Polycrystalline Growth of Si1-x-yGexCy andSi1-yCy Alloy Layers on Si by UHV-CVD）」 出願第１０／０７３５６２号 出願第１０／３８９，１４５号 エッチ・ジェイ・オステン（H.J.Osten）他、「高周波用途の炭素ドープＳｉＧｅへテロ接合バイポーラ・トランジスタ（CarbonDoped SiGe Heterojunction Bipolar Transistors for High Frequency Applications）」、ＩＥＥＥ ＢＣＴＭ７．１、１９９９年、１０９〜１１６頁 ラッカ（Rucker）他、「炭素ドープドＳｉおよびＳｉＧｅにおけるドーパント拡散：物理モデルおよび実験検証（DopantDiffusion in C-doped Si and SiGe: Physical Model and Experimental Verification）」、ＩＥＤＭ、１９９９年、３４５〜３４８頁 エッチ・エス・ピー・ワン（H.-S.P.Wong）他、「２５ｎｍチャンネル長世代におけるダブル・ゲート、接地面、および単一ゲート超薄ＳＯＩＭＯＳＦＥＴのデバイス設計考察（DeviceDesign Consideration for Double-Gate, Ground-Plane, and Single-Gated Ultra-ThinSOIMOSFET's at the 25nm Channel Length Generation）」、１９９８年、ＩＥＤＭ技術要約（IEDM TechDig.）、４０７〜４１０頁 エス・エー・リストン（S.A.Rishton）他、「自己整合ショットキ・ソース／ドレインおよび低抵抗Ｔゲートによる新しい相補型金属酸化物半導体技術（NewComplementary Metal-Oxide Semiconductor Technology with Self-Aligned SchottkySource/Drain and Low-resistance T Gates）」、真空科学技術誌（J.Vac.Sci.Tech.）、Ｂ１５（６）巻、１９９７年、２７９５〜２７９８頁
高性能縮小化ＭＯＳＦＥＴデバイスを実現するという目的に従って、本発明は、関連した問題を解決するシステムおよび方法またはそれらの組合あるいはその両方を説明する。結晶と多結晶の両方の適切な層の堆積またはエピタキシャル成長あるいはその両方が、高デバイス性能をもたらす大抵の製造技術の中核をなす。好ましい手順の堆積および成長は、超高真空化学気相成長法(ＵＨＤ−ＣＶＤ)である。
よく知られていることであるが、炭素（Ｃ）は、ＳｉとＳｉＧｅの両方の材料およびデバイスでドーパント拡散の抑制剤として作用することができる。例えば、エッチ・ジェイ・オステン（H.J.Osten）等は、ＩＥＥＥ ＢＣＴＭ７．１、１９９９年、１０９〜１１６頁の「高周波用途の炭素ドープＳｉＧｅへテロ接合バイポーラ・トランジスタ（CarbonDoped SiGe Heterojunction Bipolar Transistors for High Frequency Applications）」という名称の論文で、低炭素濃度（＜１０２０原子／ｃｍ３）で、高性能ＳｉＧｅへテロ接合バイポーラ・トランジスタを実現するために、炭素に富むＳｉＧｅ：Ｂ層の歪みまたはバンド配列に影響を及ぼすことなく、硼素の外方拡散を著しく抑制することができることを明らかにした。この論文は参照して本明細書に組み込む。同様に、ラッカ（Rucker）等は、ＩＥＤＭ、１９９９年、３４５〜３４８頁の「炭素ドープドＳｉおよびＳｉＧｅにおけるドーパント拡散：物理モデルおよび実験検証（DopantDiffusion in C-doped Si and SiGe: Physical Model and Experimental Verification）」という名称の論文で、炭素ドーピングを使用して、硼素の過渡的な増速拡散（ＴＥＤ）挙動を抑制する上にリン拡散も抑制することができることを示した。この論文は、参照して本明細書に組み込む。Ｓｉ堆積中にＵＨＶ−ＣＶＤのような適切な技術を用いて、他の炭素ドーピングまたは成長方法としばしば関連している残留酸素汚染のない状態で、炭素を単結晶Ｓｉ膜または多結晶Ｓｉ膜中に数パーセントまで組み込むことができる。結果として得られた材料Ｓｉ：Ｃは、実質的に、硼素またはリンのような電気的に活性な不純物の拡散に対する阻止層である。堆積中にＳｉＧｅに炭素を組み込んで、ＳｉＧｅ：Ｃ膜を生じさせるときにも、この方法を使用することができる。ＵＨＶ−ＣＶＤを用いて、ほぼ１０％の炭素含有率までＳｉ：ＣまたはＳｉＧｅ：Ｃの極薄デバイス品質層を堆積することができる。ドープ層の堆積前にそのようなドーパント障壁層をゲート絶縁物上に形成することは、ゲート絶縁物の下のチャンネル領域を保護するという所望の効果を有し、デバイスの電気的特性をだめにすることはない。エッチング挙動またはパターン形成の観点から、Ｓｉ：ＣおよびＳｉＧｅ：Ｃの特性は純粋なＳｉとほとんど同じであるので、Ｓｉ：ＣまたはＳｉＧｅ：Ｃ層は、標準的なＭＯＳＦＥＴ製造の一般的なもの以外に追加のパターン形成またはエッチング・ステップのような特別な処理を必要としない。Ｓｉ：ＣまたはＳｉＧｅ：Ｃは、一般にドープされたポリシリコンであるゲート材料のバルクを堆積する直ぐ前に、一面すなわち境界のないやり方で堆積することができる。本発明の目的は、ドーパント拡散障壁として作用するようにゲート絶縁物の直ぐ上にＳｉ：ＣまたはＳｉＧｅ：Ｃ層を堆積して、ドーパント不純物がゲート絶縁物を貫通するのを防止することを教示することである。
最先端デバイスは浅いソース／ドレイン接合を有する浅い構造であり、シリサイドが接合を突き抜ける危険性があるので、シリサイド化前にソースおよびドレイン領域の上の半導体の厚さを増すことが非常に望ましい。選択エピタキシャル成長は、特にＲＴ−ＣＶＤでは十分に開発された技術であるが、歪みＳｉおよびＳｉＧｅ層のＵＨＶ−ＣＶＤ製造で実現することも可能である。そのような選択性は、所望の領域に追加の材料を堆積する際に非常に有効である。一般的なＭＯＳＦＥＴデバイス製造の多くのステップの中に、ゲートおよびソース／ドレイン領域がいわゆる自己整合シリサイド化プロセスにかけられる箇所がある。このことは、ウェーハ上には多数の異なる露出面があるかもしれないが、マスクする必要なく、シリサイド化プロセス自体が、堆積する所望の領域を選択するようなやり方で、大抵は露出した半導体表面で実施されることを意味する。さらに、選択ＣＶＤプロセスは、ソース、ソースとドレインの上だけ、またはその上ゲートとコンタクトおよびポリシリコン配線のような他の所望部分とに堆積するように調整することができる。Ｎｉ、Ｃｏ、Ｉｒ、Ｔｉ、Ｗ、およびＰｔのようなシリサイド化金属を堆積する直ぐ前にそのような選択堆積を用いて、ソースまたはドレインあるいは両方の所望領域ぴったりに半導体材料を厚くする。次のシリサイド化のステップは、今や、金属シリサイドの完全な消耗および最終形成のためにより多くの半導体材料を利用することができる。本発明の目的は、選択堆積によってソース／ドレイン接合を隆起状にする技術を、ゲート絶縁物の上にＳｉ：ＣまたはＳｉＧｅ：Ｃを形成する技術および絶縁物デバイス材料の上に高性能歪みＳｉＧｅを使用する技術と組み合わせることである。
絶えざるデバイス高性能化を求める道に沿ってＭＯＳＦＥＴデバイスを縮小化することは、現在ＣＭＯＳデバイス技術にとって確立された案内原理である。しかし、デバイスがナノメートル領域に縮小されたとき短チャンネル効果（ＳＣＥ）が大きな問題兼関心事になるので、直接的な縮小化には限界がある。この問題の提案された解決法は、マルチファセット・ゲート・デバイスを使用することである。そのようなデバイスは、単純に、１つの面で伝導するのではなく、デバイス本体の１以上の側面すなわちデバイス本体の表面のファセットで伝導する平面構造である。マルチファセット・ゲート・デバイスは通常の平面デバイスよりもさらに縮小することができる理由は、比較的複雑であるが、既に技術文献で与えられている。例えば、エッチ・エス・ピー・ワン（H.-S.P.Wong）等による１９９８年、ＩＥＤＭ技術要約（IEDM Tech Dig.）、４０７〜４１０頁の「２５ｎｍチャンネル長世代におけるダブル・ゲート、接地面、および単一ゲート超薄ＳＯＩＭＯＳＦＥＴのデバイス設計考察（DeviceDesign Consideration for Double-Gate, Ground-Plane, and Single-Gated Ultra-ThinSOIMOSFET's at the 25nm Channel Length Generation）」で述べられている。本発明のさらに他の目的は、歪みＳｉまたはＳｉＧｅオン・インシュレータ（strainedSi or SiGe on insulator）技術と、マルチファセット・ゲート技術と、エピタキシャル・ゲート酸化物堆積で可能になる超平滑チャンネル界面とを組み合せて得られる高性能超短デバイスを教示することである。
ＭＯＤＦＥＴ（変調ドープＦＥＴ）デバイスは、高性能に向けての他の手段を提供する。そのようなものとしてのＭＯＤＦＥＴデバイスは当技術分野で知られている。しかし、マルチファセット・ゲートＭＯＳＦＥＴを作る際に使用されるウェーハ搬送のような同じ技術を使用して、新規なＭＯＤＦＥＴデバイス・オン・インシュレータ（MODFET devices on insulator）を作ることができる。介在する導電性または半導体性バッファ層なしに絶縁物の直ぐ上の歪みＳｉをベースにした層に、この新規なＭＯＤＦＥＴは具備される。特定の材料または層にデバイスを具備する（hosting）という用語は、デバイスのクリティカルな部分、すなわち例えばＭＯＳまたはＭＯＤＦＥＴデバイスのチャンネルのようなキャリア特性に主に敏感な部分が、その特定の材料または層に存在し、その特定の材料または層で構成され、その特定の材料または層に収納されていることを意味する。
高性能ＭＯＳＦＥＴデバイスの主題に関する特許および出版物は多数ある。これらは、ＭＯＳＦＥＴ性能を向上させるいくつかの態様を扱っているが、本発明の全範囲を教示しているものはない。次の文献は、本発明の背景試料を与える。
ディ・カナペリ（D.Canaperi）等の「水素誘起層移動技術による歪みＳｉ／ＳｉＧｅオン・インシュレータの作製（Preparationof Strained Si/SiGe on Insulator by Hydrogen Induced Layer Transfer Technique）」という名称の米国特許第６，５２４，９３５号は、歪み層堆積および水素誘起層移動（スマートカット（SmartCut））を教示するが、本発明を教示していない。この特許は、参照して本明細書に組み込む。
「低欠陥密度／任意格子定数へテロエピタキシャル層」という名称のレガウス（LeGoues）等の米国特許第５，６５９，１８７号に記載されているように、ＳｉＧｅ層の形成を進めることができる。この特許は、参照して本明細書に組み込む。
引っ張り歪みＳｉＧｅ層の製造および、ＳｉおよびＳｉＧｅとともに炭素を使用することは、２００２年２月１１日に出願されたジェイ・オー・チュー（J.O.Chu）等による「ＵＨＶ−ＣＶＤで作られた歪みＳｉをベースにした層およびデバイス（Strained Si based layermade by UHV-CVD, and Devices Therein）」という名称の米国特許出願第１０／０７３５６２号（ＩＢＭ事件整理番号ＹＯＲ９２００１０５７３ＵＳ１）で教示されているが、この出願は本発明を教示していない。この出願は、参照して本明細書に組み込む。
同じ絶縁物上に引っ張り歪みＳｉＧｅ層と圧縮歪みＳｉＧｅ層の両方を製造すること、および超薄歪み層オン・インシュレータ（ultra thin strained layers on insulator）を実現する方法は、２００３年３月１５日に出願された、ジェイ・チュー（J.Chu）による「マイクロエレクトロニクス用の二重歪み状態ＳｉＧｅ層（DualStrain-State SiGe Layers for Microelectronics）」という名称の米国出願第１０／３８９，１４５号（ＩＢＭ事件整理番号ＹＯＲ９２００１０６３０ＵＳ１）で教示されているが、この出願は本発明を教示していない。この出願は、参照して本明細書に組み込む。
隆起状ソース／ドレインの形成は、「隆起状ソースおよびドレイン領域を有するＭＯＳＦＥＴ（Mosfet with raised source and drain regions）」という名称のチョイ（Choi）等の米国特許第６，０６３，６７６号に記載されているが、この特許は本発明を教示していない。
ＳＯＩ上のダブル・ゲートＭＯＤＦＥＴの製造は、「ダブル・ゲートを有するＳＯＩデバイスおよびその製造方法（SOI device with double gate and method for fabricating the same）」という名称のキム（Kim）等の米国特許第６，３５２，８７２号で教示されているが、この特許は本発明を教示していない。
本発明の好ましい実施例では、説明したデバイス改良をもたらす製造ステップは、ＵＨＶ−ＣＶＤプロセスによって、好ましくは、「半導体デバイス用の高度統合化学気相成長法（Advanced Integrated Chemical Vapor Deposition(AICVD) forSemiconductor Devices）」という名称のジェイ・チュー（J.Chu）等の米国特許第６，０１３，１３４号に記載されているようなＡＩＣＶＤシステムで行われる。この特許は、参照して本明細書に組み込む。
ＭＯＤＦＥＴデバイスは以前に、デバイス特性のために層の組成が調整されたＳｉＧｅ層に作られた。そのようなものは、「歪みＳＩ／ＳＩＧＥへテロ構造層を使用した相補型金属酸化物半導体トランジスタ論理（Complementary metal-oxide semiconductor transistor logic usingstrained SI/SIGE heterostructure layers）」という名称のケイ・イスメイル（K.Ismail）およびエフ・スターン（F.Stern）の米国特許第５，５３４，７１３号の発明であり、ここに、ＭＯＤＦＥＴ構造およびそれの製造の詳細を見出すことができる。この特許は、参照して本明細書に組み込む。しかし、この特許は本発明を教示しておらず、ここではデバイスを具備する層は絶縁物の直ぐ上にある。
さらに本発明は絶縁物上の歪みＳｉをベースにした層に具備されたデバイスを教示し、このデバイスは４００°Ｋから５°Ｋまで動作することができる。また、本発明は、そのようなデバイスで機能するプロセッサを教示する。大体の範囲の高温限界である４００°Ｋは、ここに開示される高性能技術で実現可能であるが、最適ＦＥＴ性能に最も好ましいものではない。高性能は、歪みデバイス層、ＳＯＩ技術、また低温動作と関連する。デバイス性能（ＦＥＴ型デバイスの）は温度の低下とともによくなる。低温でデバイスの最適性能を得るためには、デバイスは、低温動作のために既にデバイス設計されていなければならない。低温動作のために最適化されたそのようなデバイス設計は、従来技術でよく知られている。低温高性能ＦＥＴ動作に望ましい温度範囲は、約２５０°Ｋと７０°Ｋの間である。４００°Ｋから５°Ｋまでの範囲での動作のためのデバイス設計を、ＳＯＩ技術および絶縁物の直ぐ上の引っ張りおよび圧縮の両方の歪みデバイス層と組み合わせて、本発明は最高性能のデバイスおよびプロセッサを目ざす。歪み層が絶縁物の直ぐ上にあるデバイスは、低キャパシタンスのために、低温動作に特に適している。また、マルチファセット・ゲート・デバイスは、比較的大きな表面を有し、このことは、低温動作の他の利点であるソース／ドレイン抵抗の減少に役立つ。ここで開示される高性能デバイスのいくつかのようにショットキ接合電極が使用される全ての場合が、低温動作で有利になる。
本発明のこれらおよび他の特徴は、添付の詳細な説明および図面から明らかになるであろう。
通常ＳｉＯ２であるゲート絶縁物の厚さが縮小化され、すなわち５〜１０ｎｍよりも薄いので、デバイス製造プロセスの一部であるアニールまたは急速熱アニール（ＲＴＡ）のプロセス中に、ゲート絶縁物上のポリシリコン層中に最初あったドーパントがゲート絶縁物を通り抜けてＭＯＳＦＥＴ本体のチャンネル領域中に拡散するという傾向が強い。チャンネル領域中のこのドーパントは、デバイスの性能を劇的に劣化させるかもしれない。１００ｎｍデバイスの場合ゲートのドーピング・レベルは、非常に高いレベル、すなわち＞１０２１／ｃｍ３でなければならない。一般的なＰ型ドーパント硼素（Ｂ）は、最もゲート絶縁物を貫通しやすい。
実験的に分かったことであるが、ゲート・スタックが、ＳｉＯ２の上の薄いＳｉ：Ｃの次に高濃度硼素ドープ・ポリシリコン層が続いている２層で作られたとき、１０００℃、６０秒間のＲＴＡを使用してゲートをアニールした後で、Ｐ++ポリシリコン層から多量の硼素がポリＳｉ：Ｃ障壁層内に「捕獲」され、非常に少量のドーパントが酸化物を通り抜けて拡散した。他方で、ポリＳｉ：Ｃ層が存在しなかったとき、Ｐ++ポリシリコン層からの硼素ドーパントは、予想通りにゲート酸化物を貫通した。デバイス品質のポリＳｉ：ＣまたはポリＳｉＧｅ：Ｃ膜を成長させる能力は、好ましい炭素前駆物質としてエチレンを使用する新しく開発されたＵＨＶ−ＣＶＤ炭素プロセスによってもたらされたものである。このＵＨＶ−ＣＶＤ炭素プロセスでは、炭素成長プロセス中に残留酸素汚染物が存在することはなく、すなわち取り込まれることはない。ＵＨＶ−ＣＶＤによるデバイス品質のポリＳｉ：ＣまたはポリＳｉＧｅ：Ｃの成長は、２００１年４月２０日に出願されたジェイ・オー・チュー（J.O.Chu）による「ＵＨＶ−ＣＶＤによるＳｉへのＳｉ１−ｘ−ｙＧｅｘＣｙおよびＳｉ１-ｙＣｙ合金層のエピタキシャルおよび多結晶成長（Epitaxialand Polycrystalline Growth of Si1-x-yGexCy andSi1-yCy Alloy Layers on Si by UHV-CVD）」という名称の米国特許出願（ＩＢＭ事件整理番号ＹＯＲ９２００１０３０８ＵＳ１）にさらに説明されている。この出願は、参照して本明細書に組み込む。今や、Ｐ＋＋ポリシリコンおよびポリＳｉ：Ｃ層を酸化物層の上に境界の無いやり方で成長させることができる。さらに、この薄いポリＳｉ：ＣまたはポリＳｉＧｅ：Ｃ障壁層を追加することは、ゲート電極の抵抗または電気的特性に余り影響を及ぼさない。ポリＳｉＧｅ：Ｃ障壁層を使用する実施例では、ゲート電極の全体的な抵抗率は、ゲート・スタックにゲルマニウムが存在することによって改善される。
図１は、ドーパントのゲート絶縁物貫通を防止するためにＭＯＳＦＥＴデバイスに使用される層状構造の断面図を示す。層１６０は、ＭＯＳＦＥＴデバイスの本体を具備する働きをする。この本体１６０は、Ｓｉ基板の一部、またはＳＯＩ技術におけるように絶縁物の上面のデバイス層の一部であることができる。最高性能のデバイスでは、本体層１６０は、絶縁物構造の上の、高いキャリア移動度を有する歪みＳｉ、ほとんど純粋なＧｅを含んだＳｉＧｅ層であるかもしれない。本体のチャンネル領域の上にゲート絶縁物１５０がある。この絶縁物は通常ＳｉＯ２であるが、Ａｌ２Ｏ３、ＨｆＯ２、またはＴａ２Ｏ５、または任意の他のゲート絶縁物であるかもしれない。絶縁物１５０の上面に、通常ＵＨＶ−ＣＶＤによって、炭素含有率が０．５％から１０％までの範囲であるデバイス品質の超薄ポリＳｉ：ＣまたはポリＳｉＧｅ：Ｃ１００が堆積される。約１ｎｍから５ｎｍまでの厚さを有するそのような第１の層のＳｉ：ＣまたはＳｉＧｅ：Ｃ１００を、第２の層（ドープ層１１０）の堆積の前に、ゲート絶縁物１５０の上に形成することで、デバイスの電気的特性をだめにすることなしにゲート絶縁物の下のチャンネル領域を保護する所望の効果が得られる。エッチングまたはパターン形成の観点からＳｉ：ＣおよびＳｉＧｅ：Ｃの材料特性は、実際的には純粋なＳｉと全く同じであるので、Ｓｉ：ＣまたはＳｉＧｅ：Ｃ層は、標準的なＭＯＳＦＥＴ製造の一般的なもの以外に追加のパターン形成またはエッチングのステップを必要としないかもしれない。最初のＳｉ：ＣまたはＳｉＧｅ：Ｃは、一般にポリシリコンであるゲート材料１１０のバルクを堆積する直ぐ前に、一面すなわち境界の無いやり方で堆積するのが好ましい。ドーパントによるゲート絶縁物貫通は、ドーパントが硼素である場合に最も大きな問題であるが、Ｓｉ：ＣおよびＳｉＧｅ：Ｃの障壁の効果は硼素だけに限定されない。層１５０は、他のＰ型ドーパントの拡散に対する保護を示し、またリンのようなＮ型ドーパントに対しても保護を示す。
図２は、ドーパントのゲート絶縁物貫通を防止する層状構造を組み込んだＭＯＳＦＥＴデバイスの模式的な断面図を示す。ここで、再び、ＭＯＳＦＥＴのデバイス領域は本体層１６０で示すが、ここでは本体層１６０はさらに、ゲート・スタックの下に製造されたソース／ドレイン領域２６０を含む。示される図は、さらに、デバイスがＰ型のソースおよびドレインを有するＰ−ＭＯＳである場合を示すが、これを制限として読むべきでない。しかし、重要なことは、デバイスの型すなわちＰ型であるかＮ型であるかで、どの種類の不純物が第２の層すなわちドープされたゲート層１１０に存在しなければならないかが決定されることである。デバイスのチャンネル領域に対して選ばれたまたは所望の仕事関数を与えるように適切な不純物をゲートにドープしなければならない。この仕事関数によって、デバイスの閾値はだいたい決定される。層１５０はゲート絶縁物であり、１００は第１の層、すなわちＳｉ：ＣまたはＳｉＧｅ：Ｃ拡散防止層である。図２では、これらの層は、本体層１６０の上のゲート・スタック中に既に形成されているものとして示している。
いくつかの実施例では、一般的にゲートが約５０ｎｍよりも短いとき、ソース−チャンネル間界面にショットキ障壁コンタクトを使用するのが有利である可能性がある。したがって、ソースまたはソース／ドレインのシリサイド化プロセスは、シリサイドがチャンネル領域と接触するまで進み、実際はシリサイドがソース接合の全てを消耗するようになることがある。このプロセスで、ドレイン領域はショットキ障壁コンタクトに変わるかもしれないし、または変わらないかもしれないが、どちらも許容可能である。というのは、ドレイン接合抵抗は、ソース接合抵抗に比べてデバイス性能にとって余り重要でないからである。
図３は、ドーパントのゲート絶縁物貫通を防止するために隆起状ソース／ドレイン領域および層状構造を組み込んだ高性能ＭＯＳＦＥＴデバイスの模式的な断面図を示す。一般的にはＢＯＸである絶縁物層３７０は、デバイスの他の層を支持しかつ電気的に分離する。ＢＯＸ層３７０の上面の層３５０および３６０は薄いデバイス層を形成する。上層の層３５０は、ゲート絶縁物１５０の下にチャンネル領域を具備するものである。層３５０は、引っ張りか圧縮かどちらかでひずんだＳｉＧｅ層であり、一般に約２ｎｍと５０ｎｍの間の厚さである。層３６０は支持層であり、一般にＳｉＧｅ緩和バッファである。図示のゲート・スタックの部分は図２と同じである。すなわち、拡散防止層１００および一般にポリシリコンであるドープ層１１０である。デバイス層３１０のソースおよびドレイン領域は、堆積層３００で隆起状にされている。これは、Ｓｉ、Ｓｉ：Ｃ、ＳｉＧｅ、またはＳｉＧｅ：Ｃを露出した半導体領域に選択的に堆積することで達成される。図３は模式化されたものに過ぎず、ゲートの可能な側壁すなわちスペーサ層および他の多くの細部のような、実施例の中核をなさない特徴を示していない。接合３１０の上の追加の半導体材料３００を用いると、シリサイド・コンタクトを形成するときに、シリサイドは接合領域の非常に多くの量を消耗する（通常、デバイス動作に有害である）可能性が低減される。
図４は、シリサイド化ステップが完了した後の図３の高性能ＭＯＳＦＥＴとして、高性能ＭＯＳＦＥＴの模式的な断面図を示す。シリサイド領域４３０は、ソースおよびドレインの上にコンタクトを形成し、さらにゲートの上に金属層を形成してゲート導電率を改善する。隆起状領域３００’に使用可能な追加の半導体材料のために、ソース／ドレイン・シリサイド・プロセスで、ソース／ドレイン・コンタクトは完全にシリサイド化され、結果として、十分に電気的に機能的になる。これはソース／ドレインの隆起状部分が占めていた領域であるが、シリサイド化後には、シリサイド４３０の一様な塊だけが本質的に存在することを、符号３００’は示している。シリコンとシリサイドを形成するために一般に使用される金属は、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｗ、Ｉｒ、またはそれらの組合せのどれかである。
ソース端子抵抗の効果は、一般にデバイス動作において、ドレイン端子抵抗の効果よりも重要である。当業者は気づくかもしれないが、端子を隆起状にする上述の選択エピタキシは、端子ごとに他の端子と独立に使用することができる。言い換えれば、ソースおよびドレインは、個々に、両方同時に、または両方を順番に隆起状にすることができる。
図５、６、７および８は、支持台の表面に対して平行な電流の流れを有する、マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータ（strained Si based monocrystalline MOSFET on insulator）の実施例を模式的に示す。図５および６は、歪みＳｉＧｅＭＯＳＦＥＴオン・インシュレータの２つの図を示し、ここで、ゲート５００は、Ｓｉをベースにしたひずんだストリップ（strainedstrip）のチャンネル領域の底面ファセットおよび上面ファセットに２つの電極を備える。歪みＳｉベース単結晶ストリップは、一般に、Ｓｉ、ＳｉＧｅ、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ、または、ほとんど純粋に近いＧｅである。このデバイスのデバイス電流の方向は、太い矢印５０１で示し、支持台５９５、５９０の表面５９６および底面電極５００に対して平行な方向である。ここで、支持台は、Ｓｉをベースにしたひずんだストリップまたは層部分と接続しているその面である表面５９６を有する。このことは、デバイスはいわゆる「水平構成」であることを示している。図５は、デバイスの側面図を示し、図６は、図５の破線「ａ」に沿った断面図である。この実施例で、歪みＳｉベース単結晶ストリップ５１０は、それのファセットすなわち側面のうちの２つにチャンネル領域を有する。１つは底面ファセット５１１であり、このファセットは前記の支持台に付着するものであり、もう１つのチャンネル領域は上面ファセット５１２の少なくとも１つにあり、側面ファセットはデバイス動作に参加していない。全デバイスは、上層に絶縁物層５９５を有する基板５９０、一般にＳｉに載っている。デバイスはダブル・ゲートであり、ゲート５００は、マルチファセットのひずんだ本体５１０の２つのファセットに２つの電極を有し、チャンネル領域５１１および５１２の上に重なりかつゲート絶縁物と接続している。このデバイスでは、層５９５、５９０、および絶縁物５９５と係合するゲート電極５００は、ともに支持台を形成している。
ゲート絶縁物は、ひずんだ本体の上に成長されチャンネル領域に接続するエピタキシャルＳｉＯ２層５２０を備え、このエピタキシャルＳｉＯ２層５２０は、ゲート絶縁物と歪みＳｉベース単結晶ストリップとの間に最高品質の界面を実現するように作用する。エピタキシャルＳｉＯ２層は一般に２ｎｍよりも薄い厚さであり、通常追加の絶縁層５３０で覆われている。この絶縁層５３０は、大部分がエピタキシャルでないすなわちアモルファスのＳｉＯ２である。図において、層５２０および５３０はともにゲート絶縁物を構成するが、当業者は認めることであるが、層５３０自体は複合層状構造であることができ、または、他の状況では、層５３０は完全に省略することができる。図５を見ると、２本の太い破線の間のストリップ５１０の領域は２つのゲートの間にあるものである。ゲートの影響を受けないデバイスのそれらの側面は、一般に、ＳｉＯ２のような不動態化絶縁物によってまたはそれどころかエア・ギャップによって覆われて、それらの側面は電気的に中性にされる。不動態絶縁物は当技術分野でよく知られているので、図にはこの不動態絶縁物を示さない。本体のゲート制御領域以外で、ストリップはそれぞれソースおよびドレイン５４０に作られることになる。ソース／ドレイン形成の方法は、当技術分野でよく知られている。低ソース／ドレイン抵抗を保証するために、領域５４０は、一般に打ち込みが行なわれその後でシリサイド化される。図６において、同じ構造を９０°だけ回転して、破線の中心線「ａ」に沿った断面図で示す。ここでデバイス電流の方向５０１は図面の面に対して垂直であり、デバイス電流の流れの方向を示す矢印５０１は、遠近法で矢尻から見て、同心の円として描かれている。もちろん、デバイス電流は、支持台５９６の表面に対して平行である。
図７および８は、歪みＳｉＧｅＭＯＳＦＥＴオン・インシュレータの２つの図を示し、ゲート５００は、Ｓｉをベースにしたひずんだストリップの側面ファセットのチャンネル領域に２つの電極を備える。このデバイスのデバイス電流の方向は、太い矢印５０１として示し、支持台５９５、５９０の表面５９６に対して平行である。図８は、少なくとも２つの相対する側面ファセット５１３および、この２つの相対する側面ファセット５１３と係合する２つの別個のゲート電極５００を示す。デバイス電流の方向は矢印５０１で示し、この電流は支持台５９５および５９０の表面５９６に対して平行である。このデバイスは、いわゆる「水平構成」であると考えられる。図７および８に模式的に示すマルチファセット・デバイス構成は、当技術分野でフィンＦＥＴ（ＦｉｎＦＥＴ）デバイス構成と呼ばれることもある。
歪みＳｉまたはＳｉＧｅストリップ５１０または、一般に、図１５の５７０のような歪みＳｉをベースにした材料層の製造の詳細、および付着手段によってストリップを支持台に係合させる方法は、先に組み込んだ文献に見出すことができる。すなわち、２００２年２月１１日にジェイ・チュー（J.Chu）等により出願された出願第１０／０７３５６２号（ＩＢＭ事件整理番号：ＹＯＲ９２００１０５７３ＵＳ１）および２００３年３月１５日にジェイ・チュー（J.Chu）により出願された出願第１０／３８９，１４５号（ＩＢＭ事件整理番号：ＹＯＲ９２００１０６３０ＵＳ１）に見出すことができる。簡単に言うと、歪みＳｉ、ＳｉＧｅ、Ｓｉ：Ｃ、ＳｉＧｅ：Ｃ、またはＧｅ層を第１の基板および支持台の上に成長させ、それから支持台に移す。支持台は、第２の基板５９０、絶縁物５９５であり、また、いくつかの実施例では、絶縁物５９５に載っているゲート５００のその部分である。支持構造は、選択エッチングを使用して歪みＳｉまたはＳｉＧｅ層から取り除く。歪みＳｉまたはＳｉＧｅ層に接する薄い純粋なＳｉ層または薄い純粋なＧｅ層は、支持構造がエッチング剤で消耗されるやいなやエッチングの停止で中心的な役割をする。層移送の前に成長した、歪みＳｉまたはＳｉＧｅ層の上面のエピタキシャル酸化物層は、新しい支持台への付着力を向上させることができ、また歪みＳｉまたはＳｉＧｅ層の歪み状態を保つのに役立つ。このエピタキシャル酸化物層は、いくつかの実施例では、ゲート絶縁物５２０の一部に変わる。エピタキシャル酸化物層の上面に追加の絶縁物を付けることもでき、そのときこの追加の絶縁物は、支持台に面する層５３０のその部分になる。マルチファセット・デバイスのいくつかの実施例では、層移送を受け取る基板、すなわち第２の基板、すなわち支持台の一部であるものは、ポリシリコン、または金属一般にはシリサイド、またはこの２つの組合せで支持台の上面に用意される。このポリシリコン／金属層はマルチファセット・ゲートの一部になる。図５および６の実施例では、このポリシリコン／金属層は、ゲート５００の底面ゲート電極になることになっている。歪みＳｉまたはＳｉＧｅのストリップまたは層を支持台に付着する手段が、エピタキシャル酸化物、または多結晶Ｓｉ、またはシリサイドを含まない実施例があり得る。そして、付着手段はただ単に、層移送ステップ中に、一般にＳｉＯ２である絶縁物と歪みＳｉをベースにした材料ストリップまたは層との間に形成された付着界面である。
層移送およびエッチングによる支持構造の除去が行われ、支持台上か絶縁物層の直ぐ上かどちらかに歪みＳｉをベースにした材料すなわち層が得られると、所望のマルチファセット・ゲート構成を有するひずんだ本体ストリップの製造は、シリコンＣＭＯＳデバイス製造および集積化の技術分野でよく知られている手順に基づいて容易に実現することができる。対照的に、マスキング、パターン形成、ウェット・エッチングによるエッチング、反応性イオン・エッチング（ＲＩＥ）によるエッチング、または最終デバイス構造を作るために使用される多くの同様なステップの様々な組合せが当技術分野でよく知られているが、ゲート準備の一部として拡散障壁のためにＳｉ：ＣまたはＳｉＧｅ：Ｃを堆積するような新規なステップが本発明の一部である。
図９および１０は、マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの他の実施例を側面図および断面図で示し、電流の流れは支持台の面に対して平行である。図９は、このデバイスの側面図を示し、図１０は、図９の破線の中心線「ａ」に沿った断面図である。図９および１０に示す実施例は、ここではゲートが歪みＳｉをベースにした本体を完全に囲繞している点で、図５、６、７および８のものと異なっている。ゲートは、本体のまわりに一種のベルトを形成する。したがって、図９の側面図では、本体５１０は見えない。側面から、ゲート５００およびソース／ドレイン領域５４０だけが見える。デバイス電流の方向は矢印５０１で示される。この矢印５０１は、支持台５９５および５９０の表面５９６に対して平行である。全ての態様および製造上考慮すべき事項は、図５、６、７および８に示す実施例に関係して説明したものと同じである。図９および１０のデバイスはまた「水平構成」である。
図１１および１２は、マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータのさらに他の実施例を側面図および断面図で模式的に示し、電流の流れは支持台の面に対して平行である。図１１は、このデバイスの側面図を示し、図１２は、図１１の破線の中心線「ａ」に沿った断面図である。図１１および１２に示す実施例は、ここではゲートが、１つのファセットすなわち支持台に付着するそのファセットを除いて、ストリップの全てのファセットと係合している点で図９および１０のものと異なっている。この実施例では、支持台はポリシリコンまたは金属層を含まない。図１１および１２の支持台は、基板５９０と絶縁物層５９５だけを含む。図１１および１２は、支持台に付着するファセットである本体５１０の底面ファセットに、薄いエピタキシャル酸化物を示さない。この実施例では、歪みＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、ほとんど純粋なＧｅ、またはほとんど純粋なＧｅ：Ｃのストリップは、そのようなエピタキシャル酸化物を含むかもしれないし、または含まないかもしれない。そのような酸化物は、新しい支持台に対する付着力を向上させるために望ましく、また歪みＳｉまたはＳｉＧｅ層の歪み状態を保つのに役立つこともができる。しかし、この実施例では、底面ファセットにゲート電極がないので、ゲート絶縁物およびしたがってエピタキシャル酸化物は必要でない。デバイス電流の方向は、矢印５０１で示される。この矢印５０１は、支持台５９５および５９０の表面５９６に対して平行である。全ての態様および製造上考慮すべき事項は、図５、６、７、および８に示す実施例に関係して説明したものと同じである。図１１および１２のデバイスは、また、「水平構成」である。
図１３は、マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの実施例を模式的に示し、電流の流れは支持台の面に対して垂直である。この実施例は、マルチファセット・チャンネル領域（ゲートのために見えない）を完全に囲繞するゲート５００を有する。このデバイスのデバイス電流の方向は、太い矢印５０１として示し、支持台５９５、５９０の表面５９６に対して垂直方向である。このことは、このデバイスがいわゆる「縦構成」であることを示す。図１３のマルチファセット・ゲートを有するこの歪みＳｉＧｅＭＯＳＦＥＴオン・インシュレータの実施例は、その向きを別として、他の態様およびそれの製造において、図９および１０に示す実施例と実際的に全く同じである。
図１４は、マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの他の実施例を模式的に示し、電流の流れは支持台の面に対して垂直である。このデバイスはダブル・ゲートであり、ここでゲート５００は、マルチファセットのひずんだ本体５１０の２つの側面ファセット５１３に２つの電極を有し、チャンネル領域の上に重なりかつゲート絶縁物５２０および５３０と接続している。このデバイスのデバイス電流の方向は、太い矢印５０１として示し、支持台５９５、５９０の表面５９６に対して垂直な方向である。このことは、このデバイスがいわゆる「縦構成」であることを示す。図１４のマルチファセット・ゲートを有するこの歪みＳｉＧｅＭＯＳＦＥＴオン・インシュレータの実施例は、その向きを別として、他の態様およびそれの製造において、図７および８に示す実施例と実際的に全く同じである。図１４に模式的に示すマルチファセット・デバイス構成は、「縦型フィンＦＥＴ（ＦｉｎＦＥＴ）」デバイス構成と呼ぶことができる。
電流輸送能力を高めるために、一般的なマルチファセット・ゲート構造では、多指ゲート構成を使用することができる。
これらの実施例の全てで、図５、６、７、８、９、１０、１１、１２、１３、および１４に示すように、ソース・ドレイン形成で部分実施が可能である。デバイス・チャンネルが本当に短くほぼ５０ｎｍより短いとき、ソース・チャンネル間接合にショットキ障壁コンタクトを使用するのが有利であるかもしれない。自己整合ショットキ・ソースおよびドレインを有するＣＭＯＳデバイスを製造するプロセスは、真空科学技術誌（J.Vac.Sci.Tech.）、Ｂ１５（６）巻、１９９７年、２７９５〜２７９８頁のエス・エー・リストン（S.A.Rishton）等による「自己整合ショットキ・ソース／ドレインおよび低抵抗Ｔゲートによる新しい相補型金属酸化物半導体技術（NewComplementary Metal-Oxide Semiconductor Technology with Self-Aligned SchottkySource/Drain and Low-resistance T Gates）」という名称の論文に述べられている。この論文は、参照して本明細書に組み込む。したがって、全てのこれらのマルチファセット・デバイスまた図２に示すような平面デバイスにおいて、ソースまたはソース／ドレインのシリサイド化プロセスは、シリサイドがチャンネル領域と接触するまで進行するようになることがあり、それによって、シリサイドが実際にソース／ドレイン接合の全てを消耗してしまう。このプロセスで、ドレイン接合はショットキ障壁コンタクトに変わるかもしれないし、または変わらないかもしれないが、どちらも許容できる。というのは、ドレイン接合抵抗は、デバイス性能にとってソース接合抵抗ほどに重要でないからである。同様に、通常（低抵抗）のシリサイド化プロセスを同じようにドレイン領域に維持しながら、ソース領域だけに所望のショットキ障壁コンタクトを作るために、選択的なまたは連続した２ステップのソース／ドレイン・シリサイド化プロセスが使用されるかもしれない。
図１５は、絶縁物の直ぐ上の歪みＳｉをベースにした層に具備されたＭＯＤＦＥＴデバイス６０１を模式的に示す。図１５は、ＭＯＤＦＥＴデバイス６０１の詳細を説明しない。その理由は、そのようなデバイスは当技術分野でよく知られているからである。Ｓｉをベースにしたひずんだ材料の特有の材料環境でのＭＯＤＦＥＴの製造は、例えば、「歪みＳＩ／ＳＩＧＥへテロ構造層を使用する相補型金属−酸化物半導体トランジスタ論理（Complementary metal-oxide semiconductor transistor logic usingstrained ＳＩ／ＳＩＧＥ heterostructure layers）」という名称のケイ・イスメイル（K.Ismail）およびエフ・スターン（F.Stern）の米国特許第５，５３４，７１３号および2003年3月15日にジェイ・チュー（J.Chou）によって出願された出願第１０／３８９，１４５号（ＩＢＭ事件整理番号：ＹＯＲ９２００１０６３０ＵＳ１）の既に組み込まれた文献に与えられている。
ＭＯＤＦＥＴデバイス６０１は、それがＮ−ＭＯＤＦＥＴであろうとＰ−ＭＯＤＦＥＴであろうと無関係に、Ｓｉをベースにしたひずんだ層５７０に具備される。Ｓｉをベースにしたひずんだ層５７０が絶縁物層５９５の直ぐ上にあり、どのような伝導性または半導体性バッファ層も介在していないことが重要である。そのような配列によって、前例のないほどの低デバイス・キャパシタンスが可能になり、優れた高速デバイス性能をもたらす。デバイスの要求に依存して層５７０は、引っ張りか圧縮かどちらかでひずんでいることができる。チャンネル６１０のようなデバイスのクリティカルな部分は、歪み層５７０に具備されている。この歪みＳｉをベースにした層は、一般にＳｉ、ＳｉＧｅ、またはＳｉＧｅ：Ｃ、またはことによると純粋なＧｅまたはＧｅ：Ｃに近いものであり、絶縁物５９５の直ぐ上にある。一般にＳｉＯ２である絶縁物層５９５は、付着手段によって、歪みＳｉベース単結晶層と係合している。この手段は、図５、６、７、８および１４で説明したマルチファセット・ゲート・デバイス・オン・インシュレータ（multifaceted gate devices on insulator）に関連して与えられたものと同じである。絶縁物層５９５は、一般にＳｉウェーハである基板５０９の表面にある。この実施例では、層５９５および５９０はともに支持台を形成する。ソースおよびドレイン５４０および補助層６２０のようなＭＯＤＦＥＴデバイス６０１の他の通常部分は、半導体製造技術で知られている手段で製造される。
図１６は、マルチファセット・ゲートの歪みＳｉベース単結晶ストリップＭＯＳＦＥＴオン・インシュレータ・デバイスで構成される電子システムを模式的に示す。電子システム９００は、マルチファセット・ゲートを有する歪みＳｉＧｅＭＯＳＦＥＴオン・インシュレータ・デバイスが提供する高性能の恩恵を受けることができる任意のプロセッサであることができる。このデバイスは、１つまたは複数のチップ９０１に多くの電子システムの部分を形成する。マルチファセット・ゲートを有する歪みＳｉＧｅＭＯＳＦＥＴオン・インシュレータ・デバイスで製造された電子システムの実施例は、コンピュータの中央処理複合体に一般に見られるディジタル・プロセッサ、歪みＳｉＧｅのキャリアの高移動度の恩恵を大いに受ける混合ディジタル／アナログ・プロセッサ、および一般に、メモリをプロセッサ、ルータ、レーダ・システム、高性能ビデオ電話通信、ゲーム・モジュール、および他のものに接続するモジュールのような、任意の通信プロセッサである。
本発明の多くの修正物および変形物が、上述の教示を考慮して可能であり、また当業者には明らかであるかもしれない。本発明の範囲は添付の特許請求の範囲で定義される。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）ＭＯＳＦＥＴデバイスの層状構造であって、
チャンネル領域を具備するＳｉベース結晶本体と、
前記結晶本体の上面に配置されたゲート絶縁物層と、
前記絶縁物層の上面に配置された第１の層とを備え、前記第１の層がＳｉ：ＣまたはＳｉＧｅ：Ｃである層状構造。
（２）前記第１の層が、０．５％から１０％までの炭素を含む、上記（１）に記載の層状構造。
（３）前記第１の層が、１ｎｍから５ｎｍの厚さである、上記（１）に記載の層状構造。
（４）さらに、前記第１の層の上面に配置された第２の層を備え、前記第２の層が多結晶Ｓｉを含み、さらに前記第２の層が、前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされている、上記（１）に記載の層状構造。
（５）前記不純物が、ｐ型ドーパントである、上記（４）に記載の層状構造。
（６）前記ｐ型ドーパントが硼素を含む、上記（５）に記載の層状構造。
（７）前記不純物が、ｎ型ドーパントである、上記（４）に記載の層状構造。
（８）前記ｎ型ドーパントがリンを含む、上記（７）に記載の層状構造。
（９）前記結晶本体が、ＳｉＧｅ層である、上記（１）に記載の層状構造。
（１０）前記結晶本体が、歪み層である、上記（１）に記載の層状構造。
（１１）前記結晶本体が、Ｓｉ基板である、上記（１）に記載の層状構造。
（１２）ＭＯＳＦＥＴデバイス製造中の、ドーパントのゲート絶縁物貫通を防止する方法であって、
前記ゲート絶縁物に第１の層を堆積するステップを備え、前記第１の層がＳｉ：ＣまたはＳｉＧｅ：Ｃである方法。
（１３）前記第１の層が、約０．５％から１０％までの炭素濃度で堆積される、上記（１２）に記載の方法。
（１４）前記第１の層が、約１ｎｍから５ｎｍまでの厚さに堆積される、上記（１２）に記載の方法。
（１５）前記第１の層を堆積するステップが、境界のない堆積として実施される、上記（１２）に記載の方法。
（１６）ＭＯＳＦＥＴデバイスであって、
チャンネル領域を具備している、結晶Ｓｉをベースにした本体と、
ゲート絶縁物と、
前記ゲート絶縁物層と第２の層の間にサンドイッチ状に挟まれたＳｉ：ＣまたはＳｉＧｅ：Ｃの第１の層とを備え、前記第２の層が多結晶Ｓｉを含み、さらに前記第２の層が、前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされている、ＭＯＳＦＥＴデバイス。
（１７）前記第１の層が、約０．５％から１０％までの炭素を含む、上記（１６）に記載のデバイス。
（１８）前記第１の層が、約１ｎｍから５ｎｍの厚さである、上記（１６）に記載のデバイス。
（１９）前記不純物が、ｐ型ドーパントである、上記（１６）に記載のデバイス。
（２０）前記ｐ型ドーパントが硼素を含む、上記（１９）に記載のデバイス。
（２１）前記不純物が、ｎ型ドーパントである、上記（１６）に記載のデバイス。
（２２）前記ｎ型ドーパントがリンを含む、上記（２１）に記載のデバイス。
（２３）前記デバイスのソース端子および前記チャンネル領域が、ショットキ障壁コンタクトを形成している、上記（１６）に記載のデバイス。
（２４）ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスであって、
薄いデバイス層から基板を分離する埋込み絶縁層と、
チャンネル領域を具備する歪み結晶ＳｉＧｅ層であって、前記薄いデバイス層が含んでいる歪み結晶ＳｉＧｅ層と、
ゲート絶縁物層と第２の層の間にサンドイッチ状に挟まれたＳｉ：ＣまたはＳｉＧｅ：Ｃの第１の層であって、前記第２の層が多結晶Ｓｉを含み、さらに前記第２の層が前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされたものである第１の層と、
シリサイド・コンタクトを有する隆起状ソース領域とを備えるＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイス。
（２５）前記第１の層が、約０．５％から１０％までの炭素を含む、上記（２４）に記載のＳｉＧｅデバイス。
（２６）前記第１の層が、約１ｎｍから５ｎｍの厚さである、上記（２４）に記載のＳｉＧｅデバイス。
（２７）前記不純物が硼素を含む、上記（２４）に記載のＳｉＧｅデバイス。
（２８）前記歪み結晶ＳｉＧｅ層が、約２ｎｍから５０ｎｍまでの厚さである、上記（２４）に記載のＳｉＧｅデバイス。
（２９）前記歪み結晶ＳｉＧｅ層が、引っ張りでひずんでいる、上記（２４）に記載のＳｉＧｅデバイス。
（３０）前記歪み結晶ＳｉＧｅ層が、圧縮でひずんでいる、上記（２４）に記載のＳｉＧｅデバイス。
（３１）前記歪み結晶ＳｉＧｅ層が、本質的にＳｉから成る、上記（２４）に記載のＳｉＧｅデバイス。
（３２）前記歪み結晶ＳｉＧｅ層が、本質的にＧｅからなる、上記（２４）に記載のＳｉＧｅデバイス。
（３３）さらに、シリサイド・コンタクトを有する隆起状ドレイン領域を含む、上記（２４）に記載のＳｉＧｅデバイス。
（３４）前記薄いデバイス層が、ＳｉＧｅ緩和バッファ層を含み、前記緩和ＳｉＧｅバッファ層が前記埋込み絶縁層と前記歪み結晶ＳｉＧｅ層の間にサンドイッチ状に挟まれている、上記（２４）に記載のＳｉＧｅデバイス。
（３５）ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスを製造する方法であって、
前記ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスのチャンネル領域を具備させるために、歪み結晶ＳｉＧｅオン・インシュレータの層を使用するステップと、
前記ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスのゲート絶縁物層に第１の層を堆積するステップであって、前記第１の層がＳｉ：ＣまたはＳｉＧｅ：Ｃであるステップと、
前記ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスのソース領域を隆起状にするために、選択エピタキシを使用するステップとを備える方法。
（３６）さらに、前記ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスのドレイン領域を隆起状にするために、選択エピタキシを使用するステップを備える、上記（３５）に記載の方法。
（３７）さらに、
前記第１の層の上面に第２の層を堆積するステップであって、前記第２の層が、多結晶Ｓｉを含み、さらに前記第２の層が前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされたものであるステップと、
前記ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスのゲート・スタックを形成するステップであって、前記ゲート・スタックが前記第１の層および前記第２の層を含むステップと、
自己整合シリサイド化を実施するステップとを備える、上記（３５）に記載の方法。
（３８）前記選択エピタキシを使用するステップが、ＵＨＶ−ＣＶＤ法で行われる、上記（３５）に記載の方法。
（３９）マルチファセット・ゲートＭＯＳＦＥＴデバイスであって、
中心部分と２つの端部を備えた、歪みＳｉベース単結晶ストリップ（strained Sibased monocrystalline strip）であって、前記中心部分がマルチファセット・チャンネル領域を備え、前記端部がソースとドレインを備えるものである歪みＳｉベース単結晶ストリップと、
前記チャンネル領域を覆うゲート絶縁物と、
前記チャンネル領域の少なくとも２つのファセットの上に重なりかつ前記ゲート絶縁物に接続するゲートと、
付着手段によって前記歪みＳｉベース単結晶ストリップと係合する支持台とを備えるマルチファセット・ゲートＭＯＳＦＥＴデバイス。
（４０）前記歪みＳｉベース単結晶層は、引っ張りでひずんでいる、上記（３９）に記載のマルチファセット・ゲート・デバイス。
（４１）前記歪みＳｉベース単結晶層が、圧縮でひずんでいる、上記（３９）に記載のマルチファセット・ゲート・デバイス。
（４２）前記ゲート絶縁物が、エピタキシャルＳｉＯ２層を含み、前記エピタキシャルＳｉＯ２層が前記チャンネル領域に接続する、上記（３９）に記載のマルチファセット・ゲート・デバイス。
（４３）前記支持台が、Ｓｉ基板上のＳｉＯ２層である、上記（３９）に記載のマルチファセット・ゲート・デバイス。
（４４）前記Ｓｉをベースにしたストリップが、本質的にＳｉから成る、上記（３９）に記載のマルチファセット・ゲート・デバイス。
（４５）前記Ｓｉをベースにしたストリップが、ＳｉＧｅ、Ｓｉ：Ｃ、又はＳｉＧｅ：Ｃのいずれかである、上記（３９）に記載のＭＯＳＦＥＴデバイス。
（４６）前記Ｓｉをベースにしたストリップが、Ｓｉ：Ｃである、上記（３９）に記載のマルチファセット・ゲート・デバイス。
（４７）前記Ｓｉをベースにしたストリップが、ＳｉＧｅ：Ｃである、上記（３９）に記載のマルチファセット・ゲート・デバイス。
（４８）前記ソースと前記チャンネル領域が、ショットキ障壁コンタクトを形成している、上記（３９）に記載のＭＯＳＦＥＴデバイス。
（４９）前記ゲートが、前記ゲート絶縁物の上面に配置された第１の層を含み、前記第１の層がＳｉ：ＣまたはＳｉＧｅ：Ｃである、上記（３９）に記載のＭＯＳＦＥＴデバイス。
（５０）前記ゲートが、２つの別個のゲート電極を含み、前記２つの別個のゲート電極が前記マルチファセット・チャンネル領域の２つの別個のファセットと係合する、上記（３９）に記載のＭＯＳＦＥＴデバイス。
（５１）マルチファセット・チャンネル領域が、少なくとも２つの相対する側面ファセットを有し、さらに前記２つの別個のゲート電極が前記２つの相対する側面ファセットと係合している、上記（５０）に記載のＭＯＳＦＥＴデバイス。
（５２）前記ゲートが、前記マルチファセット・チャンネル領域を完全に囲繞している、上記（３９）に記載のＭＯＳＦＥＴデバイス。
（５３）前記ＭＯＳＦＥＴデバイスにおいて、前記支持台が表面を有し、電流が、前記支持台の表面に対して本質的に平行に流れる、上記（３９）に記載のＭＯＳＦＥＴデバイス。
（５４）前記ゲートが、２つの別個のゲート電極で構成されており、前記２つの別個のゲート電極が、前記マルチファセット・チャンネル領域の２つの別個のファセットと係合し、さらに前記マルチファセット・チャンネル領域が、前記支持台に付着する底面ファセットと、前記底面ファセットに対して本質的に向かい合う配置にある少なくとも１つの上面ファセットとを有し、さらに前記２つの別個のゲート電極が前記底面ファセットおよび前記少なくとも１つの上面ファセットと係合している、上記（５３）に記載のＭＯＳＦＥＴデバイス。
（５５）前記マルチファセット・チャンネル領域が、前記支持台に付着する１つのファセットを有し、前記ゲートが、前記支持台に付着する前記ファセットを除いて、前記マルチファセット・チャンネル領域の全ての前記ファセットと係合する、上記（５３）に記載のＭＯＳＦＥＴデバイス。
（５６）前記支持台が、Ｓｉ基板上のＳｉＯ２層の上面に薄いゲート電極材料を含む、上記（５３）に記載のＭＯＳＦＥＴデバイス。
（５７）前記ＭＯＳＦＥＴデバイスにおいて、前記支持台が表面を有し、電流が、前記支持台の表面に対して本質的に垂直に流れる、上記（３９）に記載のＭＯＳＦＥＴデバイス。
（５８）マルチファセット・ゲートＭＯＳＦＥＴデバイス・オン・インシュレータを製造する方法であって、
歪みＳｉベース結晶層のストリップを形成するステップであって、前記ストリップがマルチファセットの中心部分および２つの端部を備え、さらに前記歪みＳｉベース結晶層が支持台に付着しているものであるステップと、
前記ストリップの前記マルチファセット中心部分の上にゲート絶縁物を形成するステップと、
前記ゲート絶縁物上にゲート材料を堆積するステップであって、前記マルチファセット・ゲートが前記ストリップの少なくとも２つのファセットの上に重なっているステップと、
前記ストリップの前記端部にソースおよびドレインを形成するステップとを含む方法。
（５９）前記ゲート絶縁物を形成するステップが、さらに、
前記マルチファセット中心部分の上にエピタキシャル酸化物層を堆積するステップを含む、上記（５８）に記載のデバイス製造方法。
（６０）さらに、
前記歪みＳｉベース結晶層オン・インシュレータの製造中に、層移送を使用するステップを含む、上記（５８）に記載のデバイス製造方法。
（６１）前記層移送ステップが、さらに、前記歪みＳｉをベースにした層の上にエピタキシャル酸化物層を成長して付着を容易にするステップを含む、上記（６０）に記載のデバイス製造方法。
（６２）前記支持台が、Ｓｉ基板上のＳｉＯ２層であるように選ばれる、上記（６０）に記載のデバイス製造方法。
（６３）前記ゲート材料を堆積するステップが、さらに、
前記ゲート絶縁物の上面に第１の層を配置するステップを含み、前記第１の層がＳｉ：ＣまたはＳｉＧｅ：Ｃである、上記（５８）に記載のデバイス製造方法。
（６４）チャンネル領域を具備する歪みＳｉベース単結晶層と、
付着手段によって前記歪みＳｉベース単結晶層と係合する支持台とを備える、ＭＯＤＦＥＴデバイス。
（６５）前記ＭＯＤＦＥＴデバイス・オン・インシュレータが、Ｎ−ＭＯＤＦＥＴである、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（６６）前記ＭＯＤＦＥＴデバイス・オン・インシュレータが、Ｐ−ＭＯＤＦＥＴである、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（６７）前記歪みＳｉベース単結晶層が、引っ張りでひずんでいる、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（６８）前記歪みＳｉベース単結晶層が、圧縮でひずんでいる、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（６９）前記歪みＳｉベース単結晶層がＳｉＧｅ、又はＳｉＧｅ：Ｃである、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（７０）前記歪みＳｉベース単結晶層がＳｉＧｅ：Ｃである、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（７１）前記歪みＳｉベース単結晶層が本質的にＳｉから成る、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（７２）前記支持台が、Ｓｉ基板上のＳｉＯ２層である、上記（６４）に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
（７３）少なくとも１つのマルチファセット・ゲートＭＯＳＦＥＴデバイスを備えた１つまたは複数のプロセッサ・チップを備える電子システムであって、前記少なくとも１つのマルチファセット・ゲートＭＯＳＦＥＴが、
中心部分と２つの端部を備えた歪みＳｉベース単結晶ストリップであって、前記中心部分がマルチファセット・チャンネル領域を備え前記端部がソースおよびドレインを備える歪みＳｉベース単結晶ストリップと、
前記チャンネル領域を覆うゲート絶縁物と、
前記マルチファセット・チャンネル領域の少なくとも２つのファセットの上に重なりかつ前記ゲート絶縁物に接続するゲートと、
付着手段によって前記歪みＳｉベース単結晶ストリップと係合する支持台とを備える電子システム。
（７４）前記システムが、ディジタル・プロセッサである、上記（７３）に記載の電子システム。
（７５）前記システムが、混合ディジタル／アナログ・プロセッサである、上記（７３）に記載の電子システム。
（７６）前記システムが、通信プロセッサである、上記（７５）に記載の電子システム。
（７７）前記システムの前記少なくとも１つのマルチファセット・ゲートＭＯＳＦＥＴが、約２５０°Ｋと７０°Ｋの間での動作に最適化されたデバイス設計になっている、上記（７３）に記載の電子システム。
ドーパントのゲート絶縁物貫通を防止するためにＭＯＳＦＥＴデバイスで使用される層状構造を示す断面図である。 ドーパントのゲート絶縁物貫通を防止するために層状構造を組み込んだＭＯＳＦＥＴデバイスを示す模式的な断面図である。 ドーパントのゲート絶縁物貫通を防止するために隆起状ソース／ドレイン領域および層状構造を組み込んだＭＯＳＦＥＴデバイスを示す模式的な断面図である。 シリサイド化ステップが完了した後の図３のようなＭＯＳＦＥＴを示す模式的な断面図である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの実施例を模式的に示す図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの実施例を模式的に示す図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの実施例を模式的に示す図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの実施例を模式的に示す図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの他の実施例を模式的に示す側面図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの他の実施例を模式的に示す断面図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータのさらに他の実施例を模式的に示す側面図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータのさらに他の実施例を模式的に示す断面図であり、電流の流れは支持台の面に対して平行である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの実施例を模式的に示す図であり、電流の流れは支持台の面に対して垂直である。 マルチファセット・ゲートの歪みＳｉベース単結晶ＭＯＳＦＥＴオン・インシュレータの他の実施例を模式的に示す図であり、電流の流れは支持台の面に垂直である。 絶縁物の直ぐ上の歪みＳｉをベースにした層に具備されたＭＯＤＦＥＴを模式的に示す図である。 歪みＳｉベース単結晶ストリップのマルチファセット・ゲートＭＯＳＦＥＴオン・インシュレータで構成される電子システムを模式的に示す図である。
符号の説明
１００ ＳｉＣまたはＳｉＧｅ：Ｃ（拡散防止層）
１１０ ゲート材料（ドープド・ポリシリコン）
１５０ ゲート絶縁物（ＳｉＯ２）
１６０ 本体層（Ｓｉ基板、ＳＯＩのデバイス層、ＳｉＧｅ層）
２６０ ソース／ドレイン領域
３００ 堆積層
３００’ 隆起状領域
３５０ チャンネル領域（歪みＳｉＧｅ層）
３６０ 支持層（ＳｉＧｅ緩和バッファ層）
３７０ 絶縁物層（ＢＯＸ層）
４３０ シリサイド
５００ ゲート
５０１ 電流の方向
５１０ 歪みＳｉまたはＳｉＧｅ
５２０ ゲート絶縁物（エピタキシャルＳｉＯ２層）
５３０ ゲート絶縁物（エピタキシャルでないＳｉＯ２）
５１２ 上面ファセット（チャンネル領域）
５１１ 底面ファセット（チャンネル領域）
５１３ 側面ファセット
５４０ ソース／ドレイン
５７０ Ｓｉをベースにしたひずんだ層
６０１ ＭＯＤＦＥＴデバイス
６１０ チャンネル
９００ 電子システム

Claims (30)

  1. ＭＯＳＦＥＴデバイスの層状構造であって、
    チャンネル領域を具備するＳｉベース結晶本体と、
    前記結晶本体の上面に配置されたゲート絶縁物層と、
    前記絶縁物層の上面に配置された第１の層とを備え、前記第１の層がＳｉ：ＣまたはＳｉＧｅ：Ｃである層状構造。
  2. 前記第１の層が、０．５％から１０％までの炭素を含む、請求項１に記載の層状構造。
  3. 前記第１の層が、１ｎｍから５ｎｍの厚さである、請求項１に記載の層状構造。
  4. さらに、前記第１の層の上面に配置された第２の層を備え、前記第２の層が多結晶Ｓｉを含み、さらに前記第２の層が、前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされている、請求項１に記載の層状構造。
  5. 前記不純物が、ｐ型ドーパントである、請求項４に記載の層状構造。
  6. 前記ｐ型ドーパントが硼素を含む、請求項５に記載の層状構造。
  7. 前記不純物が、ｎ型ドーパントである、請求項４に記載の層状構造。
  8. 前記ｎ型ドーパントがリンを含む、請求項７に記載の層状構造。
  9. 前記結晶本体が、ＳｉＧｅ層である、請求項１に記載の層状構造。
  10. 前記結晶本体が、歪み層である、請求項１に記載の層状構造。
  11. 前記結晶本体が、Ｓｉ基板である、請求項１に記載の層状構造。
  12. ＭＯＳＦＥＴデバイスであって、
    チャンネル領域を具備している、結晶Ｓｉをベースにした本体と、
    ゲート絶縁物と、
    前記ゲート絶縁物層と第２の層の間にサンドイッチ状に挟まれたＳｉ：ＣまたはＳｉＧｅ：Ｃの第１の層とを備え、前記第２の層が多結晶Ｓｉを含み、さらに前記第２の層が、前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされている、ＭＯＳＦＥＴデバイス。
  13. ＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイスであって、
    薄いデバイス層から基板を分離する埋込み絶縁層と、
    チャンネル領域を具備する歪み結晶ＳｉＧｅ層であって、前記薄いデバイス層が含んでいる歪み結晶ＳｉＧｅ層と、
    ゲート絶縁物層と第２の層の間にサンドイッチ状に挟まれたＳｉ：ＣまたはＳｉＧｅ：Ｃの第１の層であって、前記第２の層が多結晶Ｓｉを含み、さらに前記第２の層が前記チャンネル領域に対して選ばれた仕事関数を持つように不純物をドープされたものである第１の層と、
    シリサイド・コンタクトを有する隆起状ソース領域とを備えるＳｉＧｅオン・インシュレータＭＯＳＦＥＴデバイス。
  14. 前記薄いデバイス層が、ＳｉＧｅ緩和バッファ層を含み、前記緩和ＳｉＧｅバッファ層が前記埋込み絶縁層と前記歪み結晶ＳｉＧｅ層の間にサンドイッチ状に挟まれている、請求項１３に記載のＳｉＧｅデバイス。
  15. マルチファセット・ゲートＭＯＳＦＥＴデバイスであって、
    中心部分と２つの端部を備えた、歪みＳｉベース単結晶ストリップ（strained Sibased monocrystalline strip）であって、前記中心部分がマルチファセット・チャンネル領域を備え、前記端部がソースとドレインを備えるものである歪みＳｉベース単結晶ストリップと、
    前記チャンネル領域を覆うゲート絶縁物と、
    前記チャンネル領域の少なくとも２つのファセットの上に重なりかつ前記ゲート絶縁物に接続するゲートと、
    付着手段によって前記歪みＳｉベース単結晶ストリップと係合する支持台とを備えるマルチファセット・ゲートＭＯＳＦＥＴデバイス。
  16. 前記Ｓｉをベースにしたストリップが、ＳｉＧｅ、Ｓｉ：Ｃ、又はＳｉＧｅ：Ｃのいずれかである、請求項１５に記載のＭＯＳＦＥＴデバイス。
  17. 前記ソースと前記チャンネル領域が、ショットキ障壁コンタクトを形成している、請求項１５に記載のＭＯＳＦＥＴデバイス。
  18. 前記ゲートが、前記ゲート絶縁物の上面に配置された第１の層を含み、前記第１の層がＳｉ：ＣまたはＳｉＧｅ：Ｃである、請求項１５に記載のＭＯＳＦＥＴデバイス。
  19. 前記ゲートが、２つの別個のゲート電極を含み、前記２つの別個のゲート電極が前記マルチファセット・チャンネル領域の２つの別個のファセットと係合する、請求項１５に記載のＭＯＳＦＥＴデバイス。
  20. マルチファセット・チャンネル領域が、少なくとも２つの相対する側面ファセットを有し、さらに前記２つの別個のゲート電極が前記２つの相対する側面ファセットと係合している、請求項１９に記載のＭＯＳＦＥＴデバイス。
  21. 前記ゲートが、前記マルチファセット・チャンネル領域を完全に囲繞している、請求項１５に記載のＭＯＳＦＥＴデバイス。
  22. 前記ＭＯＳＦＥＴデバイスにおいて、前記支持台が表面を有し、電流が、前記支持台の表面に対して本質的に平行に流れる、請求項１５に記載のＭＯＳＦＥＴデバイス。
  23. 前記ゲートが、２つの別個のゲート電極で構成されており、前記２つの別個のゲート電極が、前記マルチファセット・チャンネル領域の２つの別個のファセットと係合し、さらに前記マルチファセット・チャンネル領域が、前記支持台に付着する底面ファセットと、前記底面ファセットに対して本質的に向かい合う配置にある少なくとも１つの上面ファセットとを有し、さらに前記２つの別個のゲート電極が前記底面ファセットおよび前記少なくとも１つの上面ファセットと係合している、請求項２２に記載のＭＯＳＦＥＴデバイス。
  24. 前記マルチファセット・チャンネル領域が、前記支持台に付着する１つのファセットを有し、前記ゲートが、前記支持台に付着する前記ファセットを除いて、前記マルチファセット・チャンネル領域の全ての前記ファセットと係合する、請求項２２に記載のＭＯＳＦＥＴデバイス。
  25. 前記支持台が、Ｓｉ基板上のＳｉＯ２層の上面に薄いゲート電極材料を含む、請求項２２に記載のＭＯＳＦＥＴデバイス。
  26. 前記ＭＯＳＦＥＴデバイスにおいて、前記支持台が表面を有し、電流が、前記支持台の表面に対して本質的に垂直に流れる、請求項１５に記載のＭＯＳＦＥＴデバイス。
  27. チャンネル領域を具備する歪みＳｉベース単結晶層と、
    付着手段によって前記歪みＳｉベース単結晶層と係合する支持台とを備える、ＭＯＤＦＥＴデバイス。
  28. 前記歪みＳｉベース単結晶層がＳｉＧｅ、又はＳｉＧｅ：Ｃである、請求項２７に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
  29. 前記支持台が、Ｓｉ基板上のＳｉＯ２層である、請求項２７に記載のＭＯＤＦＥＴデバイス・オン・インシュレータ。
  30. 少なくとも１つのマルチファセット・ゲートＭＯＳＦＥＴデバイスを備えた１つまたは複数のプロセッサ・チップを備える電子システムであって、前記少なくとも１つのマルチファセット・ゲートＭＯＳＦＥＴが、
    中心部分と２つの端部を備えた歪みＳｉベース単結晶ストリップであって、前記中心部分がマルチファセット・チャンネル領域を備え前記端部がソースおよびドレインを備える歪みＳｉベース単結晶ストリップと、
    前記チャンネル領域を覆うゲート絶縁物と、
    前記マルチファセット・チャンネル領域の少なくとも２つのファセットの上に重なりかつ前記ゲート絶縁物に接続するゲートと、
    付着手段によって前記歪みＳｉベース単結晶ストリップと係合する支持台とを備える電子システム。
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