JP2014049768A - 半導体デバイスおよびその製造方法 - Google Patents

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Abstract

【課題】ゲルマニウム系チャネル層と、ソース領域、ドレイン領域とを備えたトランジスタデバイスにおいて、ボイド形成を低減し、または回避するゲルマナイド化プロセスにより製造する改良された方法の提供。
【解決手段】基板の上に設けられたゲルマニウム含有チャネル層２０の上であって、ゲルマニウム含有チャネル層に対して互いに反対側に位置するゲルマニウム系ソース領域３とドレイン領域４との間にゲート構造５を設ける工程と、ゲルマニウム系ソース領域およびドレイン領域の上に、ＳｉおよびＧｅを含むキャップ層７を設ける工程と、キャップ層の上に金属層５４を堆積させる工程と、温度工程を実施し、キャップ層の少なくとも一部を、金属を溶解させるように構成された所定のエッチャントに溶解しない金属ゲルマノシリサイドに変質させる工程と、所定のエッチャントによって、消費されていない金属を基板から選択的に除去する工程と、を含む。
【選択図】図３

Description

本発明は、概して電界効果トランジスタ（ＦＥＴ）のような電界効果半導体デバイスに関する。
電界効果半導体デバイスの大規模集積化には未だ種々の課題が存在する。ＦＥＴトランジスタゲート長は短くなり続け、それらを画定するプロセスは、所望の臨界寸法を達成するために、制御がますます困難になっている。
今日、シリコン系ＦＥＴトランジスタデバイスの分野では、通常、自己整合(self-aligned)シリサイドプロセスを含むことにより、Ｓ／Ｄ領域とシリコンゲートの抵抗を低下させている。それは、典型的に、前洗浄プロセス、金属蒸着プロセスおよびアニールプロセスを実施して金属シリサイド合金を形成し、続いて選択ウェットエッチングを実施して、反応していない(non-reacted)金属を除去することを含む。このようなウェットエッチングプロセス中、露出したシリコン表面（例えば、シリコンチャネル層）には、自動的に薄い不動態シリコン酸化物が表面に形成され、下位のシリコンが影響を受けるのを防止する。
従来技術では、例えばゲルマニウム基板の上にゲルマニウム系ＦＥＴトランジスタを製造する場合に、類似のゲルマナイド化プロセス（germanidation process）が開発されてきた。このプロセスで、ゲルマニウム表面にゲルマナイド化プロセスを直接に適用する場合、ボイド形成が大きな問題である。このようなゲルマナイド化プロセスは、典型的に、前洗浄プロセス、金属蒸着プロセスおよびアニールプロセスを実施して金属ゲルマニウム合金を形成し、続いて選択ウェットエッチングを実施して、反応していない金属を除去することを含む。アニール温度を最適化して、ゲルマナイド化反応中に、Ｇｅの金属（例えば、ＮｉまたはＮｉＰｔ）中への拡散によるボイド形成を取り除くことができる（例えば米国特許７，５１７，７６５参照）。一方で、反応していない金属を除去するための選択エッチング中にさらにボイドが形成される可能性があり、これが問題となる。
一般的な問題は、より貴な金属と接した場合、ゲルマニウムが水溶液中でガルバニック腐食を受けやすいことである。ゲルマナイドモジュールの特定のケースでは、ゲルマニウムは、ガルバニック反応でアノード６０として機能し、より貴な金属（例えばＮｉＧｅ、Ｎｉ、ＮｉＰｔＧｅ、ＮｉＰｔ）は、カソード６１として機能する（図１を参照）。水性化学種に対して曝露されたＧｅの面積が小さいとき、ボイド形成または孔食(pitting)６２が非常に激しくなり、この結果、高いガルバニ電流密度となり、これにより局部腐食速度が大きくなる場合がある。ゲルマニウム酸化物が水溶性である場合、薄い不動態化酸化物層は形成できない。これは、シリコン系ＦＥＴトランジスタについてのシリサイド化プロセスとは、ＳｉＯ２は水溶性でなく多くの水溶液中で不動態化するため、大きく異なる。
本開示の目的は、ゲルマニウム系チャネル層と、ゲルマニウム系ソース領域、ドレイン領域とを備えたトランジスタデバイスを、ゲルマナイド化プロセスにより製造する改良された方法を提供し、これによりボイド形成を低減し、または回避することである。
この目的は、第１の独立請求項の技術的特徴を示す方法で、本開示により達成される。
本発明の第１の実施形態では、ゲルマニウムまたはゲルマニウム系チャネル層を備えたトランジスタデバイスを製造する方法について開示している。この方法は、
基板（例えばゲルマニウム基板、Ｇｅを含むエピタキシャル層を有するＳｉ基板、または、絶縁体基板の上のＳｉｘＧｅ１−ｘ（０≦ｘ≦１））の上に設けられたゲルマニウム系チャネル層の上であって、ゲルマニウム系チャネル層に対して互いに反対側に位置するゲルマニウム系ソース領域とゲルマニウム系ドレイン領域との間にゲート構造を設ける工程と、
ゲルマニウム系ソース領域およびゲルマニウム系ドレイン領域の上に、シリコンおよびゲルマニウムを含む、例えばＳｉＧｅを含むキャップ層を設ける工程と、
キャップ層の上に金属層を堆積させる工程と、
例えばアニール工程のような温度工程(temperature step)を実施し、キャップ層の少なくとも一部を、上記金属を溶解させるように構成された所定のエッチャントに溶解しない金属ゲルマノシリサイド（metal germano-silicide）に変質させる工程と、
当該所定のエッチャントによって、消費されていない金属層を基板から選択的に除去する工程と、
プレメタル誘電体層（premetal dielectric layer）を設ける工程と、を含む。
ゲルマナイド化プロセスを実施する前に、ソース領域およびドレイン領域の上にキャップ層を設けることにより、ゲルマニウム系チャネル、および／またはソース領域とドレイン領域でのボイド形成を低減させ、または回避できることは、一つの利点である。ボイド形成を低減させ、または回避できるのは、消費されていない金属層の選択的除去（例えばエッチング）中に、チャネル層とソース領域およびドレイン領域のゲルマニウム、および可能性があるものとして他のゲルマニウム系の層のゲルマニウムの露出が防止されるからである。好ましくは、キャップ層の上部が金属層と反応し、一方、他の、一般には下部の、未反応部分が、消費されていない金属層の選択的除去（例えばエッチング）中に、エッチストップ層として機能することができる。
好ましい実施形態で、この方法はさらに、開口領域が作成されるようにプレメタル誘電体層をパターニングする工程と、その開口領域を電気伝導性材料で充填してソースとドレインをメタライゼーションラインに接続する工程とを含む。プレメタル誘電体層は、例えば、シリコン酸化物層、シリコン酸化物／シリコン窒化物層のスタック、またはｌｏｗ−ｋ（低誘電率）誘電体であってもよい。
チャネル層は、ゲルマニウム系チャネル層であってもよい。それは例えば、ゲルマニウムを８０％より多く、９０％より多く、９５％より多く、９９％より多く含む層であってもよく、１００％のゲルマニウムで構成される層であってもよい。
ソース領域とドレイン領域は、それぞれゲルマニウムをベースとしてもよい。それらは例えば、ゲルマニウムを８０％より多く、９０％より多く、９５％より多く、９９％より多く含む層であってもよく、１００％のゲルマニウムで構成される層であってもよい。
少なくともソース領域およびドレイン領域の上にキャップ層を設ける工程は、ゲート構造とソース領域およびドレイン領域との間にそれぞれキャップ層を設けることを含んでもよい。
温度工程を実施する工程は、１５０℃から４５０℃の温度を与えることを含んでもよい。より好ましくは、それは２００℃から４００℃の温度であってもよい。さらに好ましくは、それは２５０℃から４００℃の温度であってもよい。またさらに好ましくは、それは２５０℃から３５０℃の温度であってもよい。
好ましい実施形態で、この方法は、
キャップ層の上に金属層を堆積させる工程と、
温度工程を実施し、キャップ層の少なくとも一部を金属ゲルマノシリサイドに変質させる工程と、
消費されていない金属または金属層を基板から選択的に除去する工程とを、
プレメタル誘電体層を堆積させる工程の前に実施することを含む。
これにより、金属ゲルマノシリサイドとチャネルとの間の距離を最小化できるという利点が得られる。当該距離は、主として、または完全に、スペーサ幅によって決定されてもよい。
代替の好ましい実施形態で、この方法は、
キャップ層の上に金属層を堆積させる工程と、
温度工程を実施し、キャップ層の少なくとも一部を金属ゲルマノシリサイドに変質させる工程と、
消費されていない金属を基板から選択的に除去する工程とを、
プレメタル誘電体層を堆積させる工程とプレメタル誘電体層内に開口部をパターニングする工程との後に実施することを含む。
金属ゲルマノ−シリサイドの形成をプロセスフローの後半まで後回しにすることで、他の処理モジュール(processing module)を、金属ゲルマノ−シリサイドであれば耐えられないであろうプロセス条件、例えば温度で実施できるという利点が得られる。かかるプロセスは、例えば置換金属ゲートプロセスである。
好ましい実施形態で、この方法は、ゲート構造を最終ゲート(final gate)構造で置換する工程をさらに含む。
好ましい実施形態では、ゲート構造を最終ゲート構造で置換する工程を、プレメタル誘電体層を堆積させる工程の後に実施し、例えばプレメタル誘電体層をパターニングしてキャップ層を露出させる工程の前に実施する。
好ましい実施形態で、ゲート構造は、１つまたは複数の誘電体層と、１つまたは複数の金属層および／またはドープポリシリコン層を含む導電性電極とを有する。ゲート構造は、スペーサ構造により横方向に制限され、ゲートはゲルマニウム含有チャネル層に隣接する。スペーサ構造は、例えばシリコン窒化物、シリコン酸化物、または両者の複合体(combination)を含んでもよく、またはこれらで構成されてもよい。
好ましい実施形態で、金属層は、ＮｉもしくはＰｔまたはＮｉとＰｔの両方、例えばＮｉとＰｔとの複合体を含んでもよく、またはこれらで構成されてもよい。または、金属層は、ＰｄもしくはＣｕまたはＰｄとＣｕの両方、例えばＰｄとＣｕとの複合体を含んでもよく、またはこれらで構成されてもよい。
それに関連する可能なエッチャントは、例えば高温のＨＣｌであってもよい。
好ましい実施形態で、キャップ層、例えばＳｉＧｅ層を設ける工程は、ゲルマニウム系ソース領域およびドレイン領域の上にキャップ層をエピタキシャル成長させる工程を含む。
好ましい実施形態で、この方法は、ほぼファセットフリーモード(facet-free mode)でキャップ層、例えばＳｉＧｅ層を成長させる工程を含む。あるいは、以下でさらに説明するように、この方法は、形成されたＳｉＧｅ層のファセットを追加のスペーサにより覆い、ファセットの上での金属の反応を避けるようにした工程を含んでもよい。
好ましい実施形態では、ゲルマナイド化プロセス（キャップ層の上に金属層を堆積させる工程と、温度工程を実施する工程とを含む）を実施してキャップ層の少なくとも一部を金属ゲルマノシリサイドに変質させた後に、キャップ層の消費されていない（または、未反応もしくは未変質）部分が、下位のゲルマニウムを覆った状態（好ましくはゲルマニウム系ソースおよびドレイン領域であるが、その他、非チャネル、基板の上のゲルマニウム領域を覆う／保護してもよい）を維持するように、堆積させる金属層を、例えば所定の厚さを有するように、および／または所定の位置に設け、これにより、消費されていないまたは反応していない金属層を基板から選択的に除去する工程中に、下位のゲルマニウムをガルバニック腐食から保護する。
好ましい実施形態で、堆積させる金属層は、ＳｉＧｅを含むキャップ層の厚さに対して（例えば小さい）所定の厚さを有する。これは、典型的なケースでは、金属層との相互作用によりキャップ層のすべてが消費されるわけではなく、その結果、未反応のＳｉＧｅ（または、傾斜したＳｉＧｅキャップ層、または１００％のシリコン下部層を含む二重層を有する特定の実施形態の場合には、シリコン）の層または部分が下位のゲルマニウムを覆った状態が維持され、これにより下位のゲルマニウムがガルバニック腐食から保護されることを意味するであろう。好ましくは、キャップ層の未反応ＳｉＧｅまたはＳｉの層または部分は、少なくとも厚さ１ｎｍを有する。
例えば、１ｎｍのＮｉ層であれば、ＳｉｘＧｅ１−ｘ（ｘは０から１の値）の約２ｎｍの厚さの層を消費し、低抵抗のＮｉＳｉｘＧｅ１−ｘ相を形成するであろう。キャップ層の未反応部分または未変質部分を残しておき、下位のゲルマニウム層を覆うようにするために、この場合、キャップ層は好ましくは２ｎｍより大きい厚さ、例えば３ｎｍを有する。
好ましい実施形態で、キャップ層は、ゲルマニウム系チャネル層とソース領域およびドレイン領域との、所定のエッチャントへの曝露を防止するように構成されている。
好ましい実施形態で、キャップ層はＳｉとＧｅを含み、例えばＳｉＧｅを含み、例えば２０％から１００％のシリコンを含む。充分なシリコンを含むキャップ層が、ゲルマノシリサイド形成中に金属（例えばＮｉ、ＮｉＰｔ）へのゲルマニウムの拡散を抑制でき、これによりアニール中のボイド形成という問題にさらに対処できることは、１つの利点である。
キャップ層は、均一な組成を有してもよく、好ましくは７０％未満のゲルマニウム濃度を有し、さらに好ましくは５０％未満のゲルマニウム濃度を有する。また、キャップ層は、キャップ層の下部が上部よりも大きいシリコン濃度を有するように、深度に応じた不均一な組成を有してもよい。例えば、キャップ層は二重層を有してもよく、または二重層で構成されてもよく、ゲルマニウム濃度が５０％未満の第１副層(sub-layer)、すなわち下部層を有してもよい。第１副層は、５０％より高いシリコン濃度を有してもよい。キャップ層は、ゲルマニウム濃度が例えば５０％より高く、または７０％より高い第２副層、すなわち上部層を有してもよい。
第１（下部）副層は、エッチストップ層または封止層として機能するように構成されてもよく、第２（上部）副層は、金属層と最適に反応するように構成されてもよい。また、キャップ層は、堆積厚さが増加するにつれてゲルマニウムの量が増加する傾斜層であってもよい。傾斜したキャップ層の下部層または下部が、二重層の実施形態で説明した第１副層に対応していてもよい。傾斜したキャップ層の上部層または上部が、二重層の実施形態で説明した第２副層に対応していてもよい。当該傾斜したキャップ層の、このような上部層と下部層との間に、中間の傾斜部を設けてもよい。
さらに、キャップ層は、Ｃ、Ｓｎを含んでもよい。さらに、キャップ層は、例えばＢ、Ｉｎ、Ｐ、ＡｓまたはＳｂのようなドーパントを含んでもよい。キャップ層は、例えば少なくとも５ｎｍの厚さを有してもよい。それは、５ｎｍから３０ｎｍの厚さを有してもよい。
好ましい実施形態で、この方法は、金属または金属層を堆積させる工程の前に、キャップ層、例えばＳｉＧｅ層を成長させた後にスペーサを形成し、ＳｉＧｅのファセット成長(faceted SiGe growth)に起因して存在しうる薄いＳｉＧｅ領域を幾らか覆うようにした工程をさらに含む。薄い領域が、キャップ層の上に所定の金属層を堆積させる工程と、温度工程を実施する工程との後、厚さ方向に、すなわちキャップ層の前面からゲルマニウム系チャネル層またはソース領域とドレイン領域まで、完全に消費されることになる領域であってもよい。これにより、ゲルマニウム系チャネル層および／またはソース／ドレイン領域の上の当該薄い領域にキャップ層の未反応部分が残らず、ゲルマニウム系チャネル層またはソース／ドレイン領域の保護に至ることになる。
このスペーサは、当業者に既知のプロセスによって設けることができる。
スペーサは、誘電体スタック、例えばシリコン酸化物または／およびシリコン窒化物、または金属−シリコン−ゲルマニウム合金に使用される金属と反応しない他の任意のｌｏｗ−ｋ材料を含んでもよく、またはこれらで構成されてもよい。
好ましい実施形態で、（パターニングされた）プレメタル誘電体層は、ゲルマニウム系チャネル層とゲルマニウム系ソース領域およびドレイン領域との、所定のエッチャントへの曝露を防止する機能を有する。これは、例えばプレメタル誘電体内にホールを形成することによって達成できる。当該ホール内では、その後に堆積する金属との反応のためにキャップ層が広がっている。一方、ＳｉＧｅのファセット成長に起因して存在しうる薄いＳｉＧｅキャップ領域を幾らか覆うプレメタル誘電体が残る。好ましい実施形態で、この方法は、選択エッチング（消費されていない金属層を基板から除去する工程）の後、第２の温度工程（または第２のアニール）を実施し、抵抗を低下させ、かつ／または金属ゲルマノシリサイドのデバイス特性を向上させることを含む。
本開示の第２の態様では、マイクロ電子デバイス、例えばトランジスタデバイス、または、例えばトランジスタデバイスを製造する間の中間デバイスのような、トランジスタデバイスに関連したデバイスであって、
基板の上のゲルマニウムまたはゲルマニウム系チャネル層と、
ゲルマニウム系チャネル層の上のゲート構造であって、ゲルマニウム系チャネル層に対して互いに反対側に位置するゲルマニウム系ソース領域とゲルマニウム系ドレイン領域との間に配置されたゲート構造と、
ソース領域および／またはドレイン領域のそれぞれの上で部分的に変質したキャップ層であって、その一部のみが金属ゲルマノ−シリサイドを含むようにしたキャップ層とを備えたデバイスについて説明している。
金属ゲルマノシリサイドを含む部分は、部分的に変質したキャップ層の副層の上部または下部であってもよい。さらに、部分的に変質したキャップ層は、シリコンおよび／またはゲルマニウム、例えばシリコンゲルマニウムを、好ましくは下部で含んでもよい。下部は、下側の副層であってもよい。
本発明の第１の態様について説明した特徴と利点は、変更すべき箇所には変更を加えた上で本発明の第２の態様に適用可能であり、その逆も同様であって、これらについても開示されていると見なせると当業者に理解されるであろう。
さらに、本開示は、以下の説明と添付の図面により明らかにされることになる。
従来技術のゲルマナイド化プロセスで発生する陽極酸化プロセスを示す。 従来技術の方法で製造されるゲルマニウム系ＦＥＴトランジスタデバイスを示しており、ゲルマニウム系ソース／ドレイン領域にボイドが含まれている。 本開示による第１の実施形態を示す。 例えば第１の実施形態に基づく、本開示による第２の実施形態を示す。 例えば第１の実施形態に基づく、本開示による第３の実施形態を示す。 本開示による第４の実施形態を示す。 本開示による第５の実施形態を示す。 本開示による第６の実施形態を示す。 図８に記載の実施形態の更なる処理に基づく実施形態を示す。
特定の実施形態に関して、特定の図面を参照しつつ本開示について説明することになる。しかし、本開示はこれに限定されず、請求項によってのみ限定される。記載した図面は概略的に過ぎず、非限定的である。説明目的のために、図面では幾つかのエレメントの大きさを誇張し、また、スケール通り描いていないことがある。寸法および相対寸法は、本開示を実施するための実際の縮小に必ずしも対応していない。
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似のエレメントを区別するために用いており、必ずしもシーケンス順、時系列を表すものではない。用語は、好適な状況下で交換可能であり、本開示の実施形態は、本明細書で説明、図示したものとは別のシーケンスで動作可能である。
また、説明および請求項での用語「上(top)」「下(bottom)」「〜の上方に(over)」「〜の下方に(under)」などは、説明目的で用いており、必ずしも相対的な位置を記述するために使用していない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した本開示の実施形態は、本明細書で説明または図示したものとは別の向きで動作可能である。
さらに、種々の実施形態は、「好ましい」とするものであっても、本開示を実施可能である例示的な態様であって、本開示の範囲を制限するものでないと解釈すべきである。
請求項で用いる用語「備える、有する、含む(comprising)」は、それ以降に列挙された手段に限定するものと解釈すべきでない。それは、他のエレメントまたは工程を除外しない。記述した特徴、整数、工程またはコンポーネントの存在は、参照したように特定するよう解釈する必要があるが、１つまたは複数の他の特徴、整数、工程もしくはコンポーネント、またはこれらのグループの存在または追加を除外しない。したがって、「ＡとＢとを備えたデバイス」という表現の範囲を、コンポーネントＡとＢのみからなるデバイスに限定すべきでなく、本開示に関して、ＡとＢがデバイスのコンポーネントとして列挙されているに過ぎない。さらに、請求項は、これらのコンポーネントの等価物を含むと解釈すべきである。
図１は、ゲルマニウムが水溶液中でより貴な金属と接した場合にガルバニック腐食を受けやすいことを示す。ゲルマナイドモジュールの特定のケースでは、ゲルマニウムは、ガルバニック反応でアノード６０として機能し、より貴な金属（例えばＮｉＧｅ、Ｎｉ、ＮｉＰｔ）は、カソード６１として機能する（図１を参照）。「より貴な金属」(more noble metal)は、より高い標準電極電位を有する金属であるとする。
図２は、典型的なゲルマニウム系ＦＥＴトランジスタデバイスを示す。基板（例えばゲルマニウム基板）２の上、または基板２内に、ＦＥＴトランジスタデバイス１が設けられている。基板２は、ソース領域３とドレイン領域４とを接続するチャネル層またはチャネル領域２０を含む。チャネル領域２０の上部であってソース領域とドレイン領域との間に、ゲート構造５が設けられている。ゲート構造５は、誘電体層または誘電体層スタック５５と、金属層５４と、ポリシリコン層５３と、別の誘電体層５２（例えばシリコン酸化物層）とを含む。当該スタックは、スペーサ構造またはスペーサ５１、例えば窒化シリコンスペーサによって横方向に制限されている。
従来技術の製造方法によれば、金属とソース−ドレインゲルマニウム材料との反応、それに続く未反応金属のウェット除去の後、ソース領域３とドレイン領域４においてボイド６が生成して視認されるようになる。
ウェット（水性）プロセス中に、より貴な金属と接触するゲルマニウムの露出を避け、これによりゲルマニウムでの孔食を避けられることは、本開示の実施形態の一般的な利点である。
本開示の好ましい実施形態では、図３に示すように、Ｇｅ層（例えばゲルマニウム系チャネル層とゲルマニウム系ソース領域およびドレイン領域を構成可能な）の上部で、ＳｉＧｅ（または類似材料）のキャップ層７を使用する。当該層７は、ほぼファセットフリーモードで成長している。あるいは、形成されたＳｉＧｅ層のファセットの幾らかを追加のスペーサで覆い、ファセットの上での金属反応を避けてもよい。
ゲルマノシリサイドの形成後、選択エッチング中にゲルマニウムに対する封止層として機能するのに充分に高いＳｉ含有量を有するキャップ層の一部が残ったままでもよい。そして、ＳｉＯ２は水溶性でなく良好な不動態層を形成するので、比較的高いシリコン含有量が好ましい。
金属堆積前のキャップ層（例えばＳｉＧｅ）の成長により、過剰の金属を除去する選択エッチング中に、ゲルマニウムが水溶液へ曝露されることが防止される。このキャップ層の少なくとも一部がゲルマナイド化反応中に金属（例えばＮｉ、ＮｉＰｔ）と反応し、未反応部分がストップ層（封止層）として機能して、選択エッチング中の、ゲルマニウムのウェットエッチャントへの曝露を防止する。この層は、主として、Ｓｉ、Ｇｅ、ＣおよびＳｎから構成されてもよく、Ｂ、Ｉｎ、Ｐ、ＡｓおよびＳｂのようなドーパント原子を含んでもよい。この層の組成が均一である場合、Ｇｅ濃度は７０％未満であってもよく、好ましくは５０％未満であってもよい。特定の実施形態によれば、層の組成は深さ方向に不均一であってもよく、金属（例えばＮｉ）と反応するように構成された上部は、高いＧｅ濃度（＞５０％）を有してもよく、反応しない部分である下部は、封止層として機能するように高いＳｉ濃度（＞５０％）を有してもよい。
上記キャップ層は、Ｇｅの上で選択的に成長可能であって誘電体材料（例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ｃ）の上に成長しないことが好ましい。また、上記キャップ層は、非選択的に成長してもよいが、続いて、デバイスの動作に支障があろう領域から例えば化学機械研磨（ＣＭＰ）を用いて除去可能である必要がある。
本開示の好ましい実施形態では、図４に示すように、Ｇｅ層上部のＳｉＧｅ（または類似材料）のキャップ層７を、ファセットを有するように成長させる(grow with facet)こともできる。この場合、層７のファセットを追加のスペーサ層５６で覆い、ファセット内の薄いＳｉＧｅ層の上で金属の反応を避けることができる。
図５で、ファセットはプレメタル誘電体層８０に覆われ、開口部９０が設けられる。開口部９０は、層７のファセットの上には張り出し(overlap)ていない。すなわち、ファセットはプレメタル誘電体層８０に覆われた状態を維持している。このようにして、プレメタル誘電体層８０は層７のファセットを覆っている。
図６から図８に示す実施形態は、図３から図５の実施形態でそれぞれ置換ゲートプロセスを使用する統合アプローチ(integration approach)に相当する。ゲート除去プロセスの前に金属−ゲルマニウム−シリサイド複合体の形成を行う場合、ゲルマノシリサイド化時のゲートスタックは、ダミー誘電体層５７とダミーポリシリコンゲート層５３とで構成される。
図８で、プレメタル誘電体層８０内での開口部９０の形成と、それに続く金属−ゲルマニウム−シリサイド複合体(complex)の形成は、置換ゲートプロセスの後に行う。この場合、ゲートスタックは、最終の誘電体層５５と、選択的な金属層５４と、金属層５８とで構成される。
図９に示すデバイスは、図８に記載のデバイスをさらに処理することにより得られる。キャップ層７の上であって開口部９０内に金属層を設ける。アニール工程により、キャップ層７が部分的に消費され、元のキャップ層が残った部分７２と上部の金属ゲルマノシリサイド部分７１とが得られる。次に、プレメタル誘電体層を通してソース領域とドレイン領域へのコンタクトを形成する前に、金属層の残りの未反応部分を除去できる。

Claims (15)

  1. ゲルマニウム系チャネル層を備えたトランジスタデバイスを製造する方法であって、
    基板の上に設けられた前記ゲルマニウム系チャネル層の上であって、前記ゲルマニウム系チャネル層に対して互いに反対側に位置するゲルマニウム系ソース領域とゲルマニウム系ドレイン領域との間にゲート構造を設ける工程と、
    前記ゲルマニウム系ソース領域および前記ゲルマニウム系ドレイン領域の上に、ＳｉおよびＧｅを含むキャップ層を設ける工程と、
    前記キャップ層の上に金属層を堆積させる工程と、
    温度工程を実施し、前記キャップ層の少なくとも一部を、前記金属を溶解させるように構成された所定のエッチャントに溶解しない金属ゲルマノシリサイドに変質させる工程と、
    前記所定のエッチャントによって、消費されていない金属を前記基板から選択的に除去する工程と、
    プレメタル誘電体層を設ける工程と、を含む方法。
  2. 前記キャップ層の上に金属層を堆積させる工程と、
    前記温度工程を実施し、前記キャップ層の少なくとも一部を金属ゲルマノシリサイドに変質させる工程と、
    前記消費されていない金属を前記基板から選択的に除去する工程とを、
    前記プレメタル誘電体層を堆積させる工程の前に実施することを含む、請求項１に記載の方法。
  3. 前記キャップ層の上に金属層を堆積させる工程と、
    前記温度工程を実施し、前記キャップ層の少なくとも一部を金属ゲルマノシリサイドに変質させる工程と、
    前記消費されていない金属を前記基板から選択的に除去する工程とを、
    前記堆積させる工程と、プレメタル誘電体層内に開口部をパターニングする工程との後に実施することを含む、請求項１に記載の方法。
  4. 前記ゲート構造を最終ゲート構造で置換する工程をさらに含む、請求項１から３のいずれか１項に記載の方法。
  5. 前記ゲート構造を最終ゲート構造で置換する工程を、前記プレメタル誘電体層を堆積させる工程の後に実施する、請求項４に記載の方法。
  6. 前記金属層は、ＮｉもしくはＰｔまたはＮｉとＰｔとの複合体、またはＰｄもしくはＣｕまたはＰｄとＣｕとの複合体を含む、請求項１から５のいずれか１項に記載の方法。
  7. 前記キャップ層を設ける工程は、前記ゲルマニウム系ソース領域およびドレイン領域の上に前記キャップ層をエピタキシャル成長させる工程を含む、請求項１から６のいずれか１項に記載の方法。
  8. 前記キャップ層の上に金属層を堆積させる工程と、前記温度工程を実施し、前記キャップ層の少なくとも一部を金属ゲルマノシリサイドに変質させる工程との後に、キャップ層の未反応部分または未変質部分が下位のゲルマニウム系チャネル層を覆った状態を維持するように、堆積させる金属層を設ける、請求項１から７のいずれか１項に記載の方法。
  9. 前記キャップ層は、ＳｉＧｅを含み、２０％から１００％のシリコンを含有する、請求項１から８のいずれか１項に記載の方法。
  10. 前記キャップ層の上に金属層を堆積させる工程の前に、前記キャップ層を成長させた後にスペーサを形成し、ＳｉＧｅのファセット成長に起因して存在しうる薄いＳｉＧｅ領域を幾らか覆うようにした工程を含む、請求項９に記載の方法。
  11. ほぼファセットフリーモードで前記キャップ層を成長させる工程を含む、請求項１から９のいずれか１項に記載の方法。
  12. 前記キャップ層は、ゲルマニウム系チャネル層とゲルマニウム系ソース領域およびドレイン領域との、前記所定のエッチャントへの曝露を防止するように構成された、請求項１から１１のいずれか１項に記載の方法。
  13. 前記キャップ層は、少なくとも５ｎｍの厚さを有する、請求項１から１２のいずれか１項に記載の方法。
  14. 前記プレメタル誘電体に、ゲルマニウム系チャネル層とゲルマニウム系ソース領域およびドレイン領域との、前記所定のエッチャントへの曝露を防止する機能をもたせた、請求項１から１３のいずれか１項に記載の方法。
  15. 基板の上のゲルマニウム系チャネル層と、
    前記ゲルマニウム系チャネル層の上のゲート構造であって、前記ゲルマニウム系チャネル層に対して互いに反対側に位置するゲルマニウム系ソース領域とゲルマニウム系ドレイン領域との間に配置されたゲート構造と、
    前記ソース領域および／またはドレイン領域のそれぞれの上で部分的に変質したキャップ層であって、その一部のみが金属ゲルマノ−シリサイドを含むようにしたキャップ層と、を備えたマイクロ電子デバイス。
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