KR100798814B1 - 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 Download PDF

Info

Publication number
KR100798814B1
KR100798814B1 KR1020060091360A KR20060091360A KR100798814B1 KR 100798814 B1 KR100798814 B1 KR 100798814B1 KR 1020060091360 A KR1020060091360 A KR 1020060091360A KR 20060091360 A KR20060091360 A KR 20060091360A KR 100798814 B1 KR100798814 B1 KR 100798814B1
Authority
KR
South Korea
Prior art keywords
germanium
layer
source
metal
silicon
Prior art date
Application number
KR1020060091360A
Other languages
English (en)
Inventor
김명선
이화성
테쯔지 우에노
이호
이지혜
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060091360A priority Critical patent/KR100798814B1/ko
Priority to US11/857,157 priority patent/US7791146B2/en
Priority to TW096135136A priority patent/TWI421949B/zh
Priority to CN200710305140XA priority patent/CN101188250B/zh
Application granted granted Critical
Publication of KR100798814B1 publication Critical patent/KR100798814B1/ko
Priority to US12/851,965 priority patent/US8338261B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따르면, 소오스/드레인 패턴 상에 캐핑층을 형성한 후에 게르마노실리사이드화 공정을 수행한다. 이때, 캐핑층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 소오스/드레인 패턴의 그것에 비하여 적다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE INCLUDING A FIELD EFFECT TRANSISTOR AND METHOD OF FORMING THE SAME}
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 캐핑막내 게르마늄 농도의 일 형태를 설명하기 위한 그래프이다.
도 7b는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 캐핑막내 게르마늄 농도의 다른 형태를 설명하기 위한 그래프이다.
도 7c는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 캐핑막내 게르마늄 농도의 또 다른 형태를 설명하기 위한 그래프이다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 전계 효과 트 랜지스터(field effect transistor)를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 소자를 구성하는 중요한 요소들 중에 하나이다. 통상적으로, 트랜지스터는 반도체 기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역과, 소오스 영역 및 드레인 영역 사이의 채널 영역의 상부를 덮는 게이트 전극 포함한다. 소오스 및 드레인 영역들은 도펀트 이온들을 반도체 기판에 주입하여 형성되고, 게이트 전극은 반도체 기판과 게이트 전극 사이에 개재된 게이트 산화막에 의하여 채널 영역과 절연된다. 이러한 형태의 트랜지스터는 반도체 소자내에서 스위칭 소자 및/또는 논리회로를 구성하는 단일 요소등으로 널리 사용되고 있다.
최근에, 반도체 소자는 점점 고속화되고 있다. 이에 반하여, 반도체 소자의 고집적화 경향이 더욱 심화되어 트랜지스터의 크기가 점점 미세화되고 있다. 이에 따라, 트랜지스터의 턴온 전류량(turn-on current)가 감소되어 트랜지스터의 동작 속도가 저하되고 있다. 또한, 트랜지스터의 드레인 영역(또는 소오스 영역)과 콘택 구조체간의 접촉저항이 증가되어 트랜지스터의 동작 속도가 저하될 수 있다. 이러한 요인들에 의하여 반도체 소자의 동작 속도가 저하될 수 있다. 따라서, 고집적화된 트랜지스터의 동작 속도를 향상시키기 위한 여러 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고속 동작에 최적화된 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고속 동작 및 고집적화에 최적화된 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고속 동작 및 고집적화에 최적화되고 우수한 특성을 갖는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극; 상기 게이트 전극 양측의 기판에 형성된 리세스 영역(recess region)을 채우되, 도핑된 실리콘-게르마늄으로 형성된 소오스/드레인 패턴; 및 상기 소오스/드레인 패턴 상에 배치되며 상기 소오스/드레인 패턴과 전기적으로 접속된 금속 게르마노실리사이드층을 포함한다. 상기 금속 게르마노실리사이드층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율 보다 적다.
구체적으로, 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 90% 일 수 있다. 상기 금속 게르마노실리사이드층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10% 일 수 있다. 상기 소자는 상기 게이트 전극 양측벽에 형성된 게이트 스페이서를 더 포함할 수 있다. 상기 기판은 N형 도펀트들로 도핑되고, 상기 소오스/드레인 패턴은 P형 도펀트들로 도핑될 수 있다. 즉, 상기 소오스/드레인 패턴 및 게이트 전극을 포함하는 트랜지스터는 피모스(PMOS)일 수 있다.
상기 금속 게르마노실리사이드층의 게르마늄 농도는 상기 금속 게르마노실리사이드층의 전체에 걸쳐 균일할 수 있다. 이와는 다르게, 상기 금속 게르마노실리사이드층의 상부면의 게르마늄 농도는 상기 금속 게르마노실리사이드층의 하부면의 게르마늄 농도에 비하여 적을 수 있다.
일 실시예에 따르면, 상기 금속 게르마노실리사이드층은 상기 소오스/드레인 패턴과 직접 접촉할 수 있다.
이와는 다르게, 일 실시예에 따르면, 상기 소자는 상기 금속 게르마노실리사이드층과 상기 소오스/드레인 패턴 사이에 개재되고 상기 소오스/드레인 패턴내 도펀트와 동일한 타입의 도펀트로 도핑된 버퍼 도전 패턴을 더 포함할 수 있다. 이 경우에, 상기 버퍼 도전 패턴은 실리콘-게르마늄으로 형성된다. 상기 버퍼 도전 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율에 비하여 적은 것이 바람직하다. 상기 금속 게르마노실리사이드층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 버퍼 도전 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율과 동일하거나 적을 수 있다. 상기 버퍼 도전 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10%일 수 있다. 상기 버퍼 도전 패턴의 게르마늄 농도는 상기 버퍼 도전 패턴의 전체에 걸쳐 균일할 수 있다. 이와는 달리, 상기 버퍼 도전 패턴의 상부면 의 게르마늄 농도는 상기 버퍼 도전 패턴의 하부면의 게르마늄 농도에 비하여 적을 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 양측의 기판을 식각하여 리세스 영역을 형성하는 단계; 상기 리세스 영역을 채우되, 도핑된 실리콘-게르마늄으로 이루어진 소오스/드레인 패턴을 형성하는 단계; 상기 소오스/드레인 패턴 상에 실리콘-게르마늄으로 이루어진 캐핑층(capping layer)을 형성하는 단계; 상기 캐핑층 상에 금속막을 형성하는 단계; 및 열처리 공정을 수행하여 상기 캐핑층 및 금속막을 반응시켜 금속 게르마노실리사이드층을 형성하는 단계를 포함한다. 상기 캐핑층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율에 비하여 적다.
구체적으로, 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 90%일 수 있다. 상기 캐핑층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10%일 수 있다. 상기 방법은 상기 리세스 영역을 형성하기 전에, 상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 리세스 영역은 상기 게이트 패턴 및 게이트 스페이서를 마스크로 사용하여 상기 기판을 식각하여 형성될 수 있다. 상기 기판은 N형 도펀트들로 도핑되고, 상기 소오스/드레인 패턴 은 P형 도펀트들로 도핑될 수 있다.
상기 캐핑층의 게르마늄 농도는 상기 캐핑층 전체에 걸쳐 균일할 수 있다. 이와는 다르게, 상기 캐핑층의 상부면의 게르마늄 농도는 상기 캐핑층의 하부면의 게르마늄 농도에 비하여 적을 수 있다.
일 실시예에 따르면, 상기 열처리 공정시, 상기 캐핑층의 전체와 상기 금속막이 반응하여 상기 금속 게르마노실리사이드층이 형성되어 상기 금속 게르마늄실리사이드층은 상기 소오스/드레인 패턴과 직접 접촉할 수 있다.
이와는 다르게, 일 실시예에 따르면, 상기 열처리 공정시, 상기 캐핑층의 윗부분과 상기 금속막이 반응하여 상기 금속 게르마노실리사이드층이 형성되어 상기 금속 게르마노실리사이드층과 상기 소오스/드레인 패턴 사이에 상기 캐핑층의 아랫부분이 잔존할 수 있다. 상기 잔존하는 캐핑층은 상기 소오스/드레인 패턴내 도펀트와 동일한 타입의 도펀트로 도핑되는 것이 바람직하다.
상기 금속막은 니켈로 형성하여 상기 금속 게르마노실리사이드층은 니켈 게르마노실리사이드층으로 형성될 수 있다.
상기 방법은 상기 금속 게르마노실리사이드층을 형성한 후에, 잔존하는 금속막을 제거하는 단계를 더 포함할 수 있다.
상기 열처리 공정은 순차적으로 수행하는 제1 열처리 및 제2 열처리를 포함할 수 있다. 이때, 상기 제1 열처리의 공정 온도는 상기 제2 열처리의 공정 온도에 비하여 낮을 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100, 이하 기판이라 함)에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 기판(100)은 실리콘 기판일 수 있다. 상기 소자분리막(102)은 트렌치형 소자분리막으로 형성할 수 있다. 상기 활성영역은 제1 도전형의 도펀트들(dopants)로 도핑되어 있다.
상기 활성영역 상에 게이트 패턴(110)을 형성한다. 상기 게이트 패턴(110)은 차례로 적층된 게이트 절연막(104), 게이트 전극(106) 및 하드마스크 패턴(108)을 포함한다. 상기 게이트 절연막(104)은 산화막으로 형성할 수 있다. 이와는 달리, 상기 게이트 절연막(104)은 다른 절연 물질로 형성될 수도 있다. 상기 게이트 전극(106)은 도전 물질로 형성한다. 예컨대, 상기 게이트 전극(106)은 도핑된 실리 콘, 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등), 금속(ex, 텅스텐 또는 몰리브덴등) 및 금속실리사이드등에서 선택된 적어도 하나를 포함할 수 있다. 이하 본 실시예에서는, 상기 게이트 전극(106)이 도핑된 실리콘으로 형성된 경우에 대해 설명한다.
이어서, 상기 게이트 패턴(110)을 마스크로 사용하여 상기 활성영역에 제2 도전형의 도펀트 이온들을 주입하여 도펀트 도핑 영역(111)을 형성할 수 있다. 경우에 따라, 상기 도펀트 도핑 영역(111)을 형성하는 공정은 생략될 수도 있다.
상기 기판(100) 전면에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각하여 상기 게이트 패턴(110)의 양측벽에 게이트 스페이서(112)를 형성한다. 상기 게이트 스페이서(112)는 절연 물질로 형성한다. 상기 하드마스크 패턴(108) 및 상기 게이트 스페이서(112)는 상기 활성영역(즉, 상기 기판(100))에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 상기 하드마스크 패턴(108) 및 게이트 스페이서(112)는 서로 식각선택비를 가질 수 있다. 이 경우에, 질화막 및 산화막 중에서 어느 하나로 상기 하드마스크 패턴(108)을 형성하고, 다른 하나로 상기 게이트 스페이서(112)를 형성할 수 있다. 이와는 달리, 상기 하드마스크 패턴(108) 및 게이트 스페이서(112)는 서로 동일한 식각율을 갖는 물질을 포함할 수 있다. 이 경우에, 상기 하드마스크 패턴(108) 및 게이트 스페이서(112)는 모두 질화막을 포함할 수 있다.
도 2를 참조하면, 상기 게이트 패턴(110) 및 게이트 스페이서(112)를 마스크로 사용하여 상기 활성영역을 식각하여 리세스 영역(115, recess region)을 형성한 다. 상기 리세스 영역(115)은 이방성 식각 공정에 의하여 형성될 수 있다. 이 경우에, 상기 리세스 영역(115)을 형성한 후에, 트리밍 공정(trimming process)을 수행할 수 있다. 상기 트리밍 공정은 열산화 공정 및 열산화막을 제거하는 습식 식각 공정을 포함한다. 상기 트리밍 공정에 의하여 상기 리세스 영역(115)의 측벽 및 바닥면의 식각 손상을 치유할 수 있다. 상기 이방성 식각으로 상기 리세스 영역(115)을 형성하는 경우에, 상기 도펀트 도핑 영역(111)을 형성하는 공정을 수행할 수 있다.
이와는 다르게, 상기 리세스 영역(115)은 등방성 식각 공정, 특히, 습식 식각 공정으로 형성될 수 있다. 이 경우에, 상기 리세스 영역(115)은 상기 게이트 스페이서(112) 아래로 연장될 수 있다. 상기 리세스 영역(115)을 습식 식각 공정으로 형성하는 경우에, 상술한 트리밍 공정은 생략될 수도 있다. 또한, 상기 리세스 영역(115)이 상기 게이트 스페이서(112)의 아래로 연장됨으로써, 상기 도펀트 도핑 영역(111)을 형성하는 공정을 생략할 수도 있다.
이하 본 실시예에서는, 상기 리세스 영역(115)을 이방성 식각 공정으로 형성한 경우에 대해 설명한다. 상기 게이트 스페이서(112) 아래에는 상기 도펀트 도핑 영역(111)의 일부가 잔존한다.
도 3을 참조하면, 상기 리세스 영역(115)을 채우는 소오스/드레인 패턴(117)을 형성한다. 상기 소오스/드레인 패턴(117)은 상기 리세스 영역(115)을 완전히 채우는 것이 바람직하다. 상기 소오스/드레인 패턴(117)의 상부면은 상기 활성영역의 상부면에 비하여 높게 형성될 수 있다. 상기 소오스/드레인 패턴(117)은 실리콘-게 르마늄으로 형성하는 것이 바람직하다. 게르마늄의 원자크기는 실리콘의 원자크기에 비하여 크다. 이에 따라, 실리콘-게르마늄으로 형성된 상기 소오스/드레인 패턴(117)은 상기 게이트 전극(106) 아래의 채널 영역에 압축력을 공급한다. 이에 따라, 트랜지스터의 턴온(turn-on)시, 상기 채널 영역을 이동하는 캐리어들(carriers)의 이동도가 향상된다. 그 결과, 상기 소오스/드레인 패턴(117)을 포함하는 트랜지스터의 동작 속도가 증가되어 고집적화된 반도체 소자의 동작 속도를 향상시킬 수 있다.
상기 캐리어들의 이동도의 향상이 충분한 효율성을 가지기 위해서는, 상기 소오스/드레인 패턴(117)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율이 15% 내지 90% 인 것이 바람직하다. 여기서, 게르마늄량은 게르마늄 원자들의 갯수를 의미하고, 실리콘량은 실리콘 원자들의 갯수를 의미한다. 이하에서, 패턴 또는 층내의 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율을 게르마늄량 비율이라 정의한다. 따라서, 상기 소오스/드레인 패턴(117)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴(117)의 게르마늄량 비율으로 정의될 수 있다. 좀더 바람직하게는, 상기 소오스/드레인 패턴(117)의 게르마늄량 비율은 15% 내지 30%이다.
특히, 상기 소오스/드레인 패턴(117)의 압축력에 의하여 상기 채널 영역을 이동하는 정공들의 이동도가 증가된다. 따라서, 상기 제1 도전형의 도펀트는 n형 도펀트이고, 상기 제2 도전형의 도펀트는 p형 도펀트인 것이 바람직하다. 즉, 상기 소오스/드레인 패턴(117)을 포함하는 트랜지스터는 피모스(PMOS) 트랜지스터인 것 이 바람직하다. 이때, 상기 게이트 전극(106)은 피모스 트랜지스터의 게이트에 적합한 일함수를 가질 수 있다. 예컨대, 상기 게이트 전극(106)은 p형 도펀트들로 도핑된 실리콘으로 형성할 수 있다. 이와는 다르게, 상기 게이트 전극(106)은 실리콘의 에너지 밴드(energy band)의 가전자대에 근접한 일함수를 갖는 다른 도전 물질로 형성될 수 있다.
상기 소오스/드레인 패턴(117)은 선택적 에피택시얼 성장법(selectively epitaxial growth method)으로 형성할 수 있다. 이에 따라, 상기 소오스/드레인 패턴(117)은 상기 기판(100)에 기인하여 단결정 상태로 형성될 수 있다. 상기 소오스/드레인 패턴(117)은 제2 도전형의 도펀트들에 의하여 도핑된다. 즉, 상기 소오스/드레인 패턴(117)은 도핑된 실리콘-게르마늄으로 형성된다. 상기 소오스/드레인 패턴(117)은 인시츄(in-situ) 방식으로 도핑될 수 있다. 이와는 다르게, 상기 소오스/드레인 패턴(117)은 이온 주입 방식으로 도핑될 수 있다. 상기 도펀트 도핑 영역(111)은 상기 소오스/드레인 패턴(117)과 옆으로 접속하여 전기적으로 도통된다. 상기 도펀트 도핑 영역(111)의 도펀트 농도는 상기 소오스/드레인 패턴(117)의 도펀트 농도에 비하여 매우 작거나 근접할 수 있다.
도 4를 참조하면, 상기 하드마스크 패턴(108)을 제거하여 도핑된 실리콘으로 형성된 게이트 전극(106)의 상부면을 노출시킬 수 있다. 이때, 상기 하드마스크 패턴(108) 및 게이트 스페이서(112)는 서로 식각선택비를 갖는다. 상기 게이트 전극(106)이 도핑된 실리콘 이외의 다른 도전 물질로 형성하는 경우에, 상기 하드마스크 패턴(108)을 제거하는 공정은 생략될 수도 있다.
상기 소오스/드레인 패턴(117)의 상부면 상에 제1 캐핑층(120)을 형성한다. 상기 제1 캐핑층(120)은 실리콘-게르마늄으로 형성한다. 이때, 상기 제1 캐핑층(120)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴(117)의 게르마늄량 비율에 비하여 적다. 상기 제1 캐핑층(120)은 선택적 에피택시얼 성장법으로 형성하는 것이 바람직하다. 이에 따라, 상기 제1 캐핑층(120)은 상기 소오스/드레인 패턴(117)의 상에만 형성될 수 있다. 또한, 상기 소오스/드레인 패턴(117)에 기인하여 상기 제1 캐핑층(120)은 단결정 상태로 형성될 수 있다. 상기 제1 캐핑층(120)을 형성할때, 상기 노출된 게이트 전극(106) 상에 제2 캐핑층(122)이 형성될 수 있다. 상기 제2 캐핑층(122)도 실리콘-게르마늄으로 형성된다. 상기 제2 캐핑층(122)은 다결정 상태로 형성될 수 있다. 상기 제1 캐핑층(120)은 언도프트(undoped) 상태일 수 있다. 이와는 달리, 상기 제1 캐핑층(120)은 제2 도전형의 도펀트들로 도핑될 수 있다.
상술한 바와 같이, 상기 제1 캐핑층(120)의 게르마늄량 비율은 상기 소오스/드레인 패턴(117)의 게르마늄량 비율에 비하여 적다. 특히, 상기 제1 캐핑층(120)의 게르마늄량 비율은 5% 내지 10%인 것이 바람직하다. 실리콘-게르마늄의 상기 소오스/드레인 패턴(117) 상에 실리콘-게르마늄의 상기 제1 캐핑층(120)을 형성함으로써, 상기 제1 캐핑층(120)의 성장 속도를 향상시킬 수 있다.
20%의 게르마늄량 비율을 갖는 실리콘-게르마늄층 상에 순수한 실리콘층을 에피택시얼 성장법으로 형성하는 경우에, 순수한 실리콘층의 성장 속도는 약 0.03 Å/sec이다. 이와는 달리, 20%의게르마늄량 비율을 갖는 실리콘-게르마늄층 상에 10%의 게르마늄량 비율을 갖는 실리콘-게르마늄층을 형성하는 경우에, 10%의 게르마늄량 비율을 갖는 실리콘-게르마늄층의 성장 속도는 약 0.15 Å/sec이다. 즉, 10%의 게르마늄량 비율을 갖는 실리콘-게르마늄층의 성장 속도는 순수한 실리콘층의 성장 속도에 비하여 약 5배 정도 빠르다.
결론적으로, 상기 제1 캐핑층(120)은 실리콘-게르마늄으로 형성함으로써, 순수한 실리콘층을 상기 소오스/드레인 패턴(117) 상에 형성하는 것에 비하여 상기 제1 캐핑층(120)의 스루풋(throughput)을 향상시킬 수 있다.
상기 제1 캐핑층(120)내 게르마늄 농도는 여러 형태일 수 있다. 이를, 도 7a, 도 7b 및 도 7c를 참조하여 구체적으로 설명한다.
도 7a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 캐핑막내 게르마늄 농도의 일 형태를 설명하기 위한 그래프이고, 도 7b는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 캐핑막내 게르마늄 농도의 다른 형태를 설명하기 위한 그래프이며, 도 7c는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 캐핑막내 게르마늄 농도의 또 다른 형태를 설명하기 위한 그래프이다. 그래프들에서, x축은 캐핑층의 상부면을 기준으로 하는 깊이를 나타내며, y축은 게르마늄 농도를 나타낸다.
도 4, 도 7a, 도 7b 및 도 7c를 참조하면, 상술한 바와 같이, 상기 제1 캐핑층(120)의 게르마늄량 비율은 상기 소오스/드레인 패턴(117)의 게르마늄량 비율에 비하여 적다. 상기 소오스/드레인 패턴(117)의 게르마늄 농도는 상기 소오스/드레인 패턴(117)의 전체에 걸쳐 실질적으로 균일할 수 있다. 상기 제1 캐핑층(120)의 게르마늄 농도와 상기 소오스/드레인 패턴(117)의 게르마늄 농도는 불연속적이다. 도 7a에 도시된 바와 같이, 상기 제1 캐핑층(120)의 게르마늄 농도는 상기 제1 캐핑층(120)의 전체에 걸쳐 실질적으로 균일할 수 있다.
이와는 다르게, 도 7b 및 도 7c에 도시된 바와 같이, 상기 제1 캐핑층(120)의 상부면의 게르마늄 농도는 상기 제1 캐핑층(120)의 하부면의 게르마늄 농도에 비하여 적을 수 있다. 이 경우에, 상기 제1 캐핑층(120)의 하부면에서 상기 제1 캐핑층(120)의 게르마늄량 비율 및 상기 제2 캐핑층(120)의 상부면에서 상기 제1 캐핑층(120)의 게르마늄량 비율은 모두 5% 내지 10%인 것이 바람직하다.
좀더 구체적으로, 도 7b에 도시된 바와 같이, 상기 제1 캐핑층(120)의 게르마늄 농도는 상기 제1 캐핑층(120)의 하부면으로부터 상기 제1 캐핑층의 상부면으로 갈수록 점진적으로 감소될 수 있다. 이와는 다르게, 도 7c에 도시된 바와 같이, 상기 제1 캐핑층(120)의 게르마늄 농도는 상기 제1 캐핑층의 하부면으로부터 상기 제2 캐핑층의 상부면으로 갈수록 불연속적으로 감소될 수 있다. 다시 말해서, 상기 제1 캐핑층(120)은 각 영역이 균일한 게르마늄 농도를 갖고 차례로 적층된 복수의 영역들을 포함할 수 있다. 이때, 서로 인접한 한쌍의 상기 영역 중에서 상부에 위치한 하나의 게르마늄 농도는 하부에 위치한 다른 하나의 게르마늄 농도에 비하여 적다.
상기 게이트 전극(106) 상에 형성되는 상기 제2 캐핑층(122)의 게르마늄량 비율, 게르마늄 농도 및 게르마늄 농도의 형태는 상기 제1 캐핑층(120)과 동일할 수 있다.
계속해서, 도 5를 참조하면, 상기 제1 및 제2 캐핑층들(120,122)을 갖는 기판(100) 전면 상에 금속막(123)을 형성한다. 상기 금속막(123)은 니켈로 형성할 수 있다. 이와는 다르게, 상기 금속막(123)은 코발트 또는 티타늄등의 다른 금속으로 형성할 수도 있다. 상기 금속막(123)은 상기 제1 캐핑층(120)과 접촉한다. 또한, 상기 금속막(123)은 제2 캐핑층(120)과도 접촉한다.
도 6을 참조하면, 상기 금속막(123)을 갖는 기판(100)에 열처리 공정을 수행하여 상기 금속막(123) 및 상기 제1 캐핑층(120)을 반응시켜 상기 소오스/드레인 패턴(117) 상에 제1 금속 게르마노실리사이드층(125, first metal germanosilicide layer)을 형성한다. 또한, 상기 열처리 공정에 의하여 상기 금속막(123)과 상기 제2 캐핑층(122)이 반응하여 상기 게이트 전극(106) 상에 제2 금속 게르마노실리사이드층(127)이 형성된다. 상기 제1 금속 게르마노실리사이드층(125)은 상기 금속막(123)의 금속, 및 상기 제1 캐핑층(120)의 실리콘 및 게르마늄을 포함한다. 상기 제2 금속 게르마노실리사이드층(127)은 상기 금속막(123)의 금속, 및 상기 제2 캐핑층(122)의 실리콘 및 게르마늄을 포함한다. 상기 제1 캐핑층(120)이 도펀트들에 의해 도핑되는 경우에, 상기 제1 및 제2 금속 게르마노실리사이드층들(120,122)은 도펀트들을 더 포함할 수도 있다. 상기 금속막(123)을 형성하는 공정 및 상기 열처리 공정은 게르마노실리사이드화 공정에 포함된다.
상기 열처리 공정은 상기 금속막(123)을 형성하는 공정과 인시츄(in-situ)로 수행될 수 있다. 이와는 다르게, 상기 금속막(123)을 형성한 후에, 상기 열처리 공정을 수행할 수 있다. 상기 열처리 공정은 순차적으로 수행되는 제1 열처리 및 제2 열처리를 포함할 수 있다. 특히, 상기 금속막(123)이 니켈로 형성하는 경우에, 상기 열처리 공정은 상기 제1 열처리 및 제2 열처리를 포함할 수 있다. 상기 제1 열처리의 공정온도는 상기 제2 열처리의 공정온도에 비하여 낮은 것이 바람직하다. 상기 제1 열처리는 300℃ 내지 400℃에서 수행하고, 상기 제2 열처리는 400℃ 내지 450℃에서 수행할 수 있다.
상기 금속막(123)이 니켈로 형성하는 경우에, 상기 제1 및 제2 금속 게르마노실리사이드층(125,127)은 니켈 게르마노실리사이드로 형성된다. 이와는 달리, 상기 금속막(123)이 코발트 또는 티타늄으로 형성되는 경우에, 상기 제1 및 제2 금속 게르마노실리사이드층(125,127)은 코발트 게르마노실리사이드 또는 티타늄 게르마노실리사이드로 형성된다.
상기 제1 캐핑층(120)에 기인하여 상기 제1 금속 게르마노실리사이드층(125)의 게르마늄량 비율(즉, 상기 제1 금속 게르마노실리사이드층(125)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율)은 상기 소오스/드레인 패턴(117)내 게르마늄량 비율에 비하여 적다. 상기 제1 캐핑층(120)에 기인하여 상기 제1 금속 게르마노실리사이드층(125)내 게르마늄량 비율은 5% 내지 10% 인 것이 바람직하다. 상기 제1 금속 게르마노실리사이드층(125)내 게르마늄 농도의 분포는 상기 제1 캐핑층(120)에 기인한다. 따라서, 상기 제1 금속 게르마노실리사이드층(125)의 게르마늄 농도는 층(125) 전체에 걸쳐 균일할 수 있다. 이와는 달리, 상기 제1 금속 게르마노실리사이드층(125)의 상부면의 게르마늄 농도가 상기 제1 금속 게르마노실리사이드층(125)의 하부면의 게르마늄 농도에 비하여 적을 수 있다. 이 경우에, 상 기 제1 금속 게르마노실리사이드층(125)의 게르마늄 농도는 하부면으로부터 상부면으로 갈수록 점진적으로 감소되거나, 불연속적으로 감소될 수 있다. 상기 제2 금속 게르마노실리사이드층(127)의 게르마늄량 비율, 게르마늄 농도의 분포는 상기 제1 금속 게르마노실리사이드층(125)과 동일할 수 있다.
상기 열처리 공정시, 상기 금속막(123)과, 상기 제1 및 제2 캐핑층들(120,122)의 윗부분들(upper portions)을 반응시킬 수 있다. 이에 따라, 상기 제1 금속 게르마노실리사이드층(125)과 상기 소오스/드레인 패턴(117) 사이에 제1 캐핑층의 아랫부분(120')이 잔존할 수 있다. 또한, 상기 제2 금속 게르마노실리사이드층(127)과 상기 게이트 전극(106) 사이에 제2 캐핑층의 아랫부분(122')이 잔존할 수 있다. 상기 제1 캐핑층의 잔존하는 아랫부분(120')을 제1 버퍼 도전 패턴(120')이라 정의하고, 상기 제2 캐핑층의 잔존하는 아랫부분(122')을 제2 버퍼 도전 패턴(122')이라 정의한다. 이 경우에, 상기 제1 캐핑층(120)은 제2 도펀트들에 의해 도핑된 상태이다. 따라서, 상기 제1 및 제2 금속 게르마노실리사이드층들(125,127)은 각각 상기 제1 및 제2 도전 패턴들(120',122')을 경유하여 상기 게이트 전극(106) 및 소오스/드레인 패턴(117)에 전기적으로 접속한다.
상기 제1 금속 게르마노실리사이드층(125)의 게르마늄량 비율은 상기 제1 버퍼 도전 패턴(120')의 게르마늄량 비율과 동일하거나 적을 수 있다. 상기 제1 및 제2 버퍼 도전 패턴들(120',122')은 각각 상기 제1 캐핑층(120)의 아랫부분 및 상기 제2 캐핑층(122)의 아랫부분이다.
이와는 다르게, 상기 열처리 공정시, 상기 금속막(123)과 상기 제1 캐핑 층(120)의 전체를 반응시켜 도 9의 금속 게르마노실리사이드층(125')을 형성할 수 있다. 도 9에 도시된 바와 같이, 금속 게르마노실리사이드층(125')은 상기 소오스/드레인 패턴(117)과 직접 접촉할 수 있다. 이 경우에, 상기 제1 캐핑층(120)은 제2 도펀트들에 의하여 도핑될 수도 있으며, 도핑되지 않을 수도 있다. 금속(특히, 니켈)과 실리콘간의 결합력은 금속(특히, 니켈)과 게르마늄간의 결합력에 비하여 크다. 이에 따라, 게르마늄은 금속과 실리콘간의 결합을 억제하는 기능을 수행할 수 있다. 이러한 이유로 인하여, 도 9에 도시된 반도체 소자를 구현하기 위한 상기 게르마노실리사이드화 공정시, 게르마늄량 비율이 불연속적으로 높은 상기 소오스/드레인 패턴(117)이 반응을 방지하는 기능을 수행할 수 있다.
이어서, 상기 열처리 공정시 미반응된 금속막(123')을 제거하여 도 8 또는 도 9에 도시된 반도체 소자들을 구현할 수 있다.
상술한 바와 같이, 상기 제1 금속 게르마노실리사이드층(125)은 상기 소오스/드레인 패턴(117)에 비하여 낮은 게르마늄 농도를 갖는 상기 제1 캐핑층(120)과 상기 금속막(123)이 반응하여 형성된다. 즉, 상기 제1 캐핑층(120)으로 인하여 상기 제1 금속 게르마노실리사이드층(125)내 게르마늄 농도가 감소된다. 이에 따라, 상기 제1 금속 게르마노실리사이드층(125)의 저항이 감소되고, 상기 제1 금속 게르마노실리사이드층(125)의 계면의 특성 열화를 최소화할 수 있다. 상기 제1 금속 게르마노실리사이드층(125)의 계면은 상기 제1 금속 게르마노실리사이드층(125)과 제1 버퍼 도전 패턴(120')간의 계면 또는 상기 제1 금속 게르마노실리사이드층(125)과 소오스/드레인 패턴(117)간의 계면을 의미한다. 결과적으로, 상기 제1 금속 게 르마노실리사이드층(125)과 접속하는 콘택 구조체와 상기 소오스/드레인 패턴(117)간의 전기적 저항이 감소되어 고속으로 동작하는 트랜지스터를 구현할 수 있다.
금속 게르마노실리사이드에서 게르마늄 농도가 증가하는 경우에, 금속-실리콘-게르마늄의 삼원계 화합물이 응집된 집괴의 량이 증가한다. 이에 따라, 금속 게르마노실리사이드의 저항이 증가되고, 또한, 금속 게르마노실리사이드의 계면 특성이 열화될 수 있다. 금속막과 반응하는 실리콘-게르마늄층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율이 15% 이상일때, 상술한 집괴의 량은 급격히 증가된다.
이와는 다르게, 상술한 본 발명의 실시예에 따르면, 게르마늄량 비율이 15% 이상인 상기 소오스/드레인 패턴(117) 상에 게르마늄량 비율이 5% 내지 10%로 적은 상기 제1 캐핑층(120)을 형성한 후에, 상기 게르마노실리사이드화 공정을 수행하여 상기 제1 금속 게르마노실리사이드층(125)을 형성한다. 이에 따라, 상기 제1 금속 게르마노실리사이드층(125)내 게르마늄량 비율을 감소시켜 상술한 집괴의 량을 급격히 감소시킬 수 있다. 그 결과, 상기 제1 금속 게르마노실리사이드층(125)의 저항을 감소시킬 수 있으며, 또한 계면의 특성 열화를 최소화시킬 수 있다.
또한, 상기 제1 캐핑층(120)으로 인하여 상기 제1 금속 게르마노실리사이드층(125)은 상기 소오스/드레인 패턴(117) 위에 형성됨으로써, 금속이 상기 채널 영역으로 침투하는 현상을 최소화할 수 있다. 이에 따라, 우수한 특성을 갖는 트랜지스터를 구현할 수 있다.
상술한 본 발명에 따른 반도체 소자의 형성 방법에 따르면, 상기 제1 캐핑 층(120)은 상기 소오스/드레인 패턴(117)에 비하여 적은 게르마늄량의 비율을 갖는다. 이에 따라, 상기 제1 금속 게르마노실리사이드층(120)의 저항을 감소시키고 계면 특성 열화를 최소화할 수 있다. 또한, 상기 제1 캐핑층(120)은 소량의 게르마늄을 가짐으로서, 상기 제1 캐핑층(120)의 성장 속도를 향상시킬 수 있다. 그 결과, 트랜지스터의 형성 시간을 단축시켜 스루풋(throughput)을 향상시킴과 더불어 고속으로 동작하고 우수한 특성을 갖는 트랜지스터를 구현할 수 있다.
다음으로, 본 발명에 따른 반도체 소자를 도면들을 참조하여 설명한다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 8을 참조하면, 기판(100)에 활성영역을 한정하는 소자분리막(102)이 배치된다. 상기 활성영역은 상기 기판(100)의 일부이며, 제1 도전형의 도펀트들로 도핑되어 있다. 상기 활성영역 상에 게이트 절연막(102) 및 게이트 전극(104)이 차례로 적층된다. 소오스/드레인 패턴(117)이 상기 게이트 전극(104) 양측의 상기 활성영역에 형성된 리세스 영역(115)을 채운다. 상기 소오스/드레인 패턴(117)은 제2 도전형의 도펀트들로 도핑된 실리콘-게르마늄으로 형성된다. 상기 소오스/드레인 패턴(117)내 실리콘량 대 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 90%인 것이 바람직하다. 특히, 상기 소오스/드레인 패턴(117)내 상기 게르마늄량의 비율은 15% 내지 30%일 수 있다.
상기 게이트 전극(104)의 양측벽에 게이트 스페이서(112)가 배치된다. 상기 게이트 스페이서(112) 아래의 활성영역에 제2 도전형의 도펀트들로 도핑된 도펀트 도핑 영역(111)이 배치될 수 있다. 상기 도펀트 도핑 영역(111)은 상기 소오스/드 레인 패턴(117)과 옆으로 접속된다. 상기 리세스 영역(115)를 채우는 소오스/드레인 패턴(117)은 상기 게이트 스페이서(112) 아래로 연장될 수 있다. 이 경우에, 상기 도펀트 도핑 영역(115)은 생략될 수도 있다.
상기 제1 도전형은 n형 도펀트들이고, 상기 제2 도전형은 p형 도펀트들인 것이 바람직하다. 즉, 상기 게이트 전극(104) 및 소오스/드레인 패턴(117)을 포함하는 트랜지스터는 피모스(PMOS) 트랜지스터인 것이 바람직하다.
상기 소오스/드레인 패턴(117) 상에 제1 금속 게르마노실리사이드층(125)이 배치된다. 상기 제1 금속 게르마노실리사이드층(125)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴(117)의 상기 게르마늄량 비율에 비하여 적다. 특히, 상기 제1 금속 게르마노실리사이드층(125)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10%인 것이 바람직하다. 도 6을 참조하여 설명한 것과 같이, 상기 제1 금속 게르마노실리사이드층(125)의 게르마늄 농도는 층(125) 전체에 걸쳐 실질적으로 균일할 수 있다. 이와는 달리, 상기 제1 금속 게르마노실리사이드층(125)의 상부면의 게르마늄 농도가 상기 제1 금속 게르마노실리사이드층(125)의 하부면의 게르마늄 농도에 비하여 적을 수 있다. 이 경우에, 상기 제1 금속 게르마노실리사이드층(125)내 게르마늄 농도는 하부면에서 상부면으로 갈수록 점진적으로 감소되거나, 불연속적으로 감소될 수 있다.
상기 게이트 전극(104) 상에 제2 금속 게르마노실리사이드층(127)이 배치될 수 있다. 상기 게이트 스페이서(112)는 위로 연장되어 상기 제2 금속 게르마노실리 사이드층(127)의 양측벽을 덮을 수 있다. 상기 제2 금속 게르마노실리사이드층(127)내 게르마늄량 비율 및 게르마늄 농도는 상기 제1 금속 게르마노실리사이드층(125)과 동일할 수 있다. 상기 제1 및 제2 금속 게르마노실리사이드층(125,127)은 니켈 게르마노실리사이드로 형성될 수 있다. 이와는 다르게, 상기 제1 및 제2 금속 게르마노실리사이드층(125,127)은 코발트 또는 티타늄등으로 형성될 수도 있다.
제1 버퍼 도전 패턴(120')이 상기 제1 금속 게르마노실리사이드층(125)과 상기 소오스/드레인 패턴(117) 사이에 개재될 수 있다. 제2 버퍼 도전 패턴(122')이 상기 제2 금속 게르마노실리사이드층(125)과 상기 게이트 전극(104) 사이에 개재될 수 있다. 상기 제1 및 제2 버퍼 도전 패턴들(120',122')는 실리콘-게르마늄으로 형성되며, 제2 도전형의 도펀트들로 도핑되는 것이 바람직하다. 이에 따라, 상기 제1 금속 게르마노실리사이드층(125)은 상기 제1 버퍼 도전 패턴(120')을 경유하여 상기 소오스/드레인 패턴(117)과 전기적으로 접속된다. 상기 제1 및 제2 버퍼 도전 패턴들(120'.122')내 게르마늄량에 대한 특성은 도 6을 참조하여 상술하였음으로 생략한다.
다음으로, 본 발명의 다른 실시예에 따른 반도체 소자를 도 9를 참조하여 설명한다. 본 실시예에 따른 반도체 소자는 도 8을 참조하여 설명한 것과 유사하다. 따라서, 동일한 구성요소는 동일한 참조부호를 사용한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 9를 참조하면, 소오스/드레인 패턴(117)이 게이트 전극(104) 양측의 상기 활성영역에 형성된 리세스 영역(115)을 채운다. 상기 소오스/드레인 패턴(117) 상에 제1 금속 게르마노실리사이드층(125')이 배치된다. 상기 제1 금속 게르마노실리사이드층(125')은 상기 소오스/드레인 패턴(117)과 직접 접촉한다. 제2 금속 게르마노실리사이드층(127')이 상기 게이트 전극(104) 상에 배치될 수 있다. 이때, 상기 제2 금속 게르마노실리사이드층(127')은 상기 게이트 전극(104)과 직접 접촉한다.
상기 제1 금속 게르마노실리사이드층(125')내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴(117)의 게르마늄량 비율에 비하여 적다. 특히, 상기 제1 금속 게르마노실리사이드층(125')내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10%인 것이 바람직하다. 상기 제1 금속 게르마노실리사이드층(125')의 게르마늄 농도는 층(125') 전체에 걸쳐 실질적으로 균일할 수 있다. 이와는 다르게, 상기 제1 금속 게르마노실리사이드층(125')의 상부면의 게르마늄 농도가 상기 제1 금속 게르마노실리사이드층(125')의 상부면의 게르마늄 농도에 비하여 적을 수 있다. 이 경우에, 상기 제1 금속 게르마노실리사이드층(125')의 게르마늄 농도는 하부면에서 상부면으로 갈수록 점진적으로 감소되거나, 불연속적으로 감소될 수 있다.
상기 제2 금속 게르마노실리사이드층(127')내 게르마늄량의 비율, 게르마늄 농도는 상기 제1 금속 게르마노실리사이드층(125')과 동일할 수 있다. 상기 제1 및 제2 금속 게르마노실리사이드층(125',127')은 니켈 게르마노실리사이드, 코발트 게르마노실리사이드 또는 티타늄 게르마노실리사이드등으로 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 게이트 전극 양측의 리세스 영역을 실리콘-게르마늄으로 이루어진 소오스/드레인 패턴으로 채운다. 이에 따라, 상기 소오스/드레인 패턴은 상기 게이트 전극 아래의 채널 영역에 압축력을 공급하여 상기 채널 영역을 이동하는 캐리어들의 이동도를 향상시킨다. 그 결과, 고속으로 동작하는 트랜지스터를 구현할 수 있다.
또한, 상기 소오스/드레인 패턴 상에 실리콘-게르마늄으로 이루어진 캐핑층을 형성하여 게르마노실리사이드화 공정에서 상기 캐핑층과 금속막을 반응시킨다. 이때, 상기 캐핑층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 소오스/드레인 패턴의 그것에 비하여 적다. 이에 따라, 상기 캐핑층의 성장 속도를 향상시켜 소자의 생산성을 향상시킬 수 있다. 또한, 상기 소오스/드레인 패턴 상에 형성되는 금속 게르마노실리사이드층의 저항을 감소시키고 계면의 특성 열화를 최소화시킬 수 있다. 그 결과, 트랜지스터의 동작 속도를 더욱 향상시킬 수 있다.
이에 더하여, 상기 캐핑층과 금속막을 반응시킴으로써, 금속 게르마노실리사이드층과 상기 채널 영역간의 거리가 증가된다. 그 결과, 상기 게르마노실리사이드화 공정에 사용되는 금속이 상기 채널 영역으로 침투하는 현상을 최소화하여 우수한 특성을 유지하는 고속 트랜지스터를 구현할 수 있다.

Claims (26)

  1. 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극;
    상기 게이트 전극 양측의 기판에 형성된 리세스 영역을 채우되, 도핑된 실리콘-게르마늄으로 형성된 소오스/드레인 패턴; 및
    상기 소오스/드레인 패턴 상에 배치되며 상기 소오스/드레인 패턴과 전기적으로 접속된 금속 게르마노실리사이드층을 포함하되,
    상기 금속 게르마노실리사이드층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율 보다 적은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 금속 게르마노실리사이드층의 게르마늄 농도는 상기 금속 게르마노실리사이드층의 전체에 걸쳐 균일한 반도체 소자.
  3. 제 1 항에 있어서,
    상기 금속 게르마노실리사이드층의 상부면의 게르마늄 농도는 상기 금속 게르마노실리사이드층의 하부면의 게르마늄 농도에 비하여 적은 반도체 소자.
  4. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 게이트 전극 양측벽에 형성된 게이트 스페이서를 더 포함하는 반도체 소자.
  5. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 기판은 N형 도펀트들로 도핑되고, 상기 소오스/드레인 패턴은 P형 도펀트들로 도핑된 반도체 소자.
  6. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 90% 인 반도체 소자.
  7. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 금속 게르마노실리사이드층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10% 인 반도체 소자.
  8. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 금속 게르마노실리사이드층은 상기 소오스/드레인 패턴과 직접 접촉하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 금속 게르마노실리사이드층과 상기 소오스/드레인 패턴 사이에 개재되고 상기 소오스/드레인 패턴내 도펀트와 동일한 타입의 도펀트로 도핑된 버퍼 도전 패턴을 더 포함하되,
    상기 버퍼 도전 패턴은 실리콘-게르마늄으로 형성되고,
    상기 버퍼 도전 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율에 비하여 적은 반도체 소자.
  10. 제 9 항에 있어서,
    상기 금속 게르마노실리사이드층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 상기 버퍼 도전 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율과 동일하거나 적은 반도체 소자.
  11. 제 9 항에 있어서,
    상기 버퍼 도전 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10%인 반도체 소자.
  12. 제 9 항에 있어서,
    상기 버퍼 도전 패턴의 게르마늄 농도는 상기 버퍼 도전 패턴의 전체에 걸쳐 균일한 반도체 소자.
  13. 제 9 항에 있어서,
    상기 버퍼 도전 패턴의 상부면의 게르마늄 농도는 상기 버퍼 도전 패턴의 하부면의 게르마늄 농도에 비하여 적은 반도체 소자.
  14. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 금속 게르마노실리사이드층은 니켈 게르마노실리사이드로 형성된 반도체 소자.
  15. 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 양측의 기판을 식각하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역을 채우되, 도핑된 실리콘-게르마늄으로 이루어진 소오스/드레인 패턴을 형성하는 단계;
    상기 소오스/드레인 패턴 상에 실리콘-게르마늄으로 이루어진 캐핑층(capping layer)을 형성하는 단계;
    상기 캐핑층 상에 금속막을 형성하는 단계; 및
    열처리 공정을 수행하여 상기 캐핑층 및 금속막을 반응시켜 금속 게르마노실리사이드층을 형성하는 단계를 포함하되,
    상기 캐핑층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율 은 상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율에 비하여 적은 반도체 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 소오스/드레인 패턴내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 90%인 반도체 소자의 형성 방법.
  17. 제 15 항에 있어서,
    상기 캐핑층내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 5% 내지 10%인 반도체 소자의 형성 방법.
  18. 제 15 항에 있어서,
    상기 리세스 영역을 형성하기 전에,
    상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하되, 상기 리세스 영역은 상기 게이트 패턴 및 게이트 스페이서를 마스크로 사용하여 상기 기판을 식각하여 형성되는 반도체 소자의 형성 방법.
  19. 제 15 항에 있어서,
    상기 기판은 N형 도펀트들로 도핑되고, 상기 소오스/드레인 패턴은 P형 도펀트들로 도핑되는 반도체 소자의 형성 방법.
  20. 제 15 항에 있어서,
    상기 캐핑층의 게르마늄 농도는 상기 캐핑층 전체에 걸쳐 균일한 반도체 소자의 형성 방법.
  21. 제 15 항에 있어서,
    상기 캐핑층의 상부면의 게르마늄 농도는 상기 캐핑층의 하부면의 게르마늄 농도에 비하여 적은 반도체 소자의 형성 방법.
  22. 제 15 항에 있어서,
    상기 열처리 공정시, 상기 캐핑층의 전체와 상기 금속막이 반응하여 상기 금속 게르마노실리사이드층이 형성되어 상기 금속 게르마늄실리사이드층은 상기 소오스/드레인 패턴과 직접 접촉하는 반도체 소자의 형성 방법.
  23. 제 15 항에 있어서,
    상기 열처리 공정시, 상기 캐핑층의 윗부분과 상기 금속막이 반응하여 상기 금속 게르마노실리사이드층이 형성되어 상기 금속 게르마노실리사이드층과 상기 소오스/드레인 패턴 사이에 상기 캐핑층의 아랫부분이 잔존하되,
    상기 잔존하는 캐핑층은 상기 소오스/드레인 패턴내 도펀트와 동일한 타입의 도펀트로 도핑된 반도체 소자의 형성 방법.
  24. 제 15 항에 있어서,
    상기 금속막은 니켈로 형성하여 상기 금속 게르마노실리사이드층은 니켈 게르마노실리사이드층으로 형성되는 반도체 소자의 형성 방법.
  25. 제 15 항에 있어서,
    상기 금속 게르마노실리사이드층을 형성한 후에, 잔존하는 금속막을 제거하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  26. 제 15 항에 있어서,
    상기 열처리 공정은 순차적으로 수행하는 제1 열처리 및 제2 열처리를 포함하되, 상기 제1 열처리의 공정 온도는 상기 제2 열처리의 공정 온도에 비하여 낮은 반도체 소자의 형성 방법.
KR1020060091360A 2006-09-20 2006-09-20 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 KR100798814B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060091360A KR100798814B1 (ko) 2006-09-20 2006-09-20 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US11/857,157 US7791146B2 (en) 2006-09-20 2007-09-18 Semiconductor device including field effect transistor and method of forming the same
TW096135136A TWI421949B (zh) 2006-09-20 2007-09-20 包含場效電晶體的半導體裝置以及其製造方法
CN200710305140XA CN101188250B (zh) 2006-09-20 2007-09-20 包括场效应晶体管的半导体器件及其形成方法
US12/851,965 US8338261B2 (en) 2006-09-20 2010-08-06 Semiconductor device including field effect transistor and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060091360A KR100798814B1 (ko) 2006-09-20 2006-09-20 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법

Publications (1)

Publication Number Publication Date
KR100798814B1 true KR100798814B1 (ko) 2008-01-28

Family

ID=39187694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060091360A KR100798814B1 (ko) 2006-09-20 2006-09-20 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법

Country Status (4)

Country Link
US (2) US7791146B2 (ko)
KR (1) KR100798814B1 (ko)
CN (1) CN101188250B (ko)
TW (1) TWI421949B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009015748B4 (de) * 2009-03-31 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren
CN102214608A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 一种半导体器件及其制造方法
US8501569B2 (en) * 2011-06-10 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having gradient doping profile
TWI549298B (zh) * 2011-07-22 2016-09-11 聯華電子股份有限公司 具有磊晶結構之半導體元件
US8716750B2 (en) * 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
EP2795675A4 (en) * 2011-12-20 2015-11-25 Intel Corp HYBRID INTEGRATION OF GROUP III-V SEMICONDUCTOR COMPONENTS ON SILICON
US8735255B2 (en) * 2012-05-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer
EP2704199B1 (en) 2012-09-03 2020-01-01 IMEC vzw Method of manufacturing a semiconductor device
CN104851911A (zh) * 2014-02-14 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9202751B2 (en) * 2014-04-07 2015-12-01 Globalfoundries Inc. Transistor contacts self-aligned in two dimensions
KR102326316B1 (ko) * 2015-04-10 2021-11-16 삼성전자주식회사 반도체 소자의 제조 방법
US9806194B2 (en) * 2015-07-15 2017-10-31 Samsung Electronics Co., Ltd. FinFET with fin having different Ge doped region
US10522359B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US20210408275A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Source or drain structures with high surface germanium concentration

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050568A (ko) * 1999-01-12 2000-08-05 윤종용 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 그 제조방법
KR20020054108A (ko) * 2000-12-27 2002-07-06 오길록 금속-산화막 게이트를 사용하는 실리콘-게르마늄변조도핑된 전계효과트랜지스터 장치 및 그의 제작방법
WO2004038807A1 (en) * 2002-09-30 2004-05-06 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods of their formation
WO2006011939A2 (en) * 2004-06-24 2006-02-02 Applied Materials, Inc. Methods for forming a transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859439B2 (ja) * 1999-09-30 2006-12-20 シャープ株式会社 Ｍｏｓｆｅｔ構造の製造方法
KR20010045773A (ko) 1999-11-08 2001-06-05 윤종용 니켈 실리사이드막을 갖는 반도체 소자의 트랜지스터제조방법
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
TWI284348B (en) 2002-07-01 2007-07-21 Macronix Int Co Ltd Method for fabricating raised source/drain of semiconductor device
US8097924B2 (en) * 2003-10-31 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-shallow junction MOSFET having a high-k gate dielectric and in-situ doped selective epitaxy source/drain extensions and a method of making same
US6949482B2 (en) 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
US7321155B2 (en) * 2004-05-06 2008-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Offset spacer formation for strained channel CMOS transistor
US7135372B2 (en) * 2004-09-09 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon device manufacturing method
US7112848B2 (en) * 2004-09-13 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Thin channel MOSFET with source/drain stressors
US20060091490A1 (en) * 2004-11-03 2006-05-04 Hung-Wei Chen Self-aligned gated p-i-n diode for ultra-fast switching
US7432559B2 (en) * 2006-09-19 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation on SiGe

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050568A (ko) * 1999-01-12 2000-08-05 윤종용 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 그 제조방법
KR20020054108A (ko) * 2000-12-27 2002-07-06 오길록 금속-산화막 게이트를 사용하는 실리콘-게르마늄변조도핑된 전계효과트랜지스터 장치 및 그의 제작방법
WO2004038807A1 (en) * 2002-09-30 2004-05-06 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods of their formation
WO2006011939A2 (en) * 2004-06-24 2006-02-02 Applied Materials, Inc. Methods for forming a transistor

Also Published As

Publication number Publication date
CN101188250B (zh) 2011-01-26
US20100304543A1 (en) 2010-12-02
TW200822238A (en) 2008-05-16
CN101188250A (zh) 2008-05-28
US7791146B2 (en) 2010-09-07
US8338261B2 (en) 2012-12-25
TWI421949B (zh) 2014-01-01
US20080067609A1 (en) 2008-03-20

Similar Documents

Publication Publication Date Title
KR100798814B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US11211498B2 (en) FinFETs with wrap-around silicide and method forming the same
US10763368B2 (en) Stacked gate-all-around FinFET and method forming the same
KR100764058B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US7723762B2 (en) Schottky barrier FinFET device and fabrication method thereof
US8658507B2 (en) MOSFET structure and method of fabricating the same using replacement channel layer
CN103578954B (zh) 具有金属栅极的半导体集成电路
US8853024B2 (en) Method of manufacturing semiconductor device
JP2007214481A (ja) 半導体装置
US7732289B2 (en) Method of forming a MOS device with an additional layer
KR20120133652A (ko) 반도체 소자의 제조 방법
CN103681346B (zh) 晶体管、半导体器件及其制造方法
JP3998665B2 (ja) 半導体装置およびその製造方法
US9324835B2 (en) Method for manufacturing MOSFET
US8426926B2 (en) Semiconductor devices having field effect transistors with epitaxial patterns in recessed regions
US20150380297A1 (en) Method for manufacturing mosfet
KR20090020847A (ko) 스트레인드 채널을 갖는 모스 트랜지스터의 제조 방법 및그에 의해 제조된 모스 트랜지스터
WO2011052108A1 (ja) 半導体装置及びその製造方法
US20230411524A1 (en) Semiconductor structure and forming method thereof
CN113113311A (zh) 半导体装置的形成方法
TWI521709B (zh) 半導體結構及積體電路之製造方法
KR20080032373A (ko) 금속 실리사이드 게이트전극을 갖는 모스 트랜지스터 및그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 13