KR20020054108A - 금속-산화막 게이트를 사용하는 실리콘-게르마늄변조도핑된 전계효과트랜지스터 장치 및 그의 제작방법 - Google Patents

금속-산화막 게이트를 사용하는 실리콘-게르마늄변조도핑된 전계효과트랜지스터 장치 및 그의 제작방법 Download PDF

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Abstract

본 발명은 금속산화막 게이트를 사용하는 SiGe MODFET의 제작방법으로서, 특히 금속산화막 게이트를 갖는 SiGe MODFET에서 운반자의 이동도를 높여 고속동작 특성을 개선시키고, 단채널에 기인하는 비선형동작 특성을 개선시키는 SiGe MODFET 장치 및 그의 제작방법에 관한 것이다.
상기한 과제를 해결하기 위하여 본 발명은 실리콘 기판상에 저온공정으로 저온 Si 완충층 및 SiGe 완충층을 성장시켜 상기 실리콘 기판으로부터 에피층에 인가되는 격자부정합에 의한 결함을 인위적으로 형성시키는 것을 특징으로 하는 SiGe MODFET 소자가 제공된다.

Description

금속-산화막 게이트를 사용하는 실리콘-게르마늄 변조도핑된 전계효과트랜지스터 장치 및 그의 제작방법{Apparatus and Fabrication Method of SiGe MODFET with a Metal-Oxide Gate}
본 발명은 금속산화막 게이트를 사용하는 SiGe MODFET의 제작방법으로서, 특히 금속산화막 게이트를 갖는 SiGe MODFET에서 운반자의 이동도를 높여 고속동작특성을 개선시키고, 단채널에 기인하는 비선형동작 특성을 개선시키는 SiGe MODFET 장치 및 그의 제작방법에 관한 것이다.
근래의 CMOS기술은 최소 선폭이 130nm, 기억용량이 1G-byte까지 개발되고 있다. 이러한 기술개발 노력은 지속적으로 진행되어 2012년 경에는 35 nm의 최소선폭과 1010cm-2의 집적도를 구현할 것이다. 동시에 CMOS의 기능을 향상시켜 system-on-chip을 구현하고자 하는 노력이 다각도로 진행되고 있어, SiGe HBT(Heterostructure bipolar transistor)가 부가된 BiCMOS의 실용화를 추진하고 있다. 한편으로 광전자소자를 실리콘 집적회로와 부착하여 실리콘 광전집적회로를 구현하여 구내 및 구외간 칩(Intra-and-Inter-chip) 통신을 이루고자 기술개발에 박차를 가하고 있다. 그러나 고전물리와 통계에 의한 제어가 매우 곤란한 스케일에 도달됨에 따라 종래의 기술로는 재현성과 균일성을 제어할 수 없을 것으로 판단되었다. 이렇게 국내외 적으로 한계에 도달했다는 인식이 일치하고 있으며, 이를 극복하기 위한 차세대 반도체기술의 향방에 관심이 쏠리고 있다.
도 1은 종래의 SiGe MODFET의 소자구조를 도시한 단면도이다.
도 1을 참조하면, 실리콘의 기판(110)에 실리콘의 완충박막(120)을 성장시키고, 다음에 실리콘의 완충박막(120) 위에 SiGe의 채널층(130)과 실리콘 캡(cap, 140)층을 성장시키고, 마지막으로 실리콘 절연체(또는 산화) 막(150)을 증착한 후에 게이트(160)와 소스-드레인(171, 172)을 차례로 제작한다. 이러한 구조의MODFET는 제작이 간단하지만, 게이트-드레인 전압이 크게 인가되면 역전현상에 의한 채널이 실리콘 캡층(140)에도 형성되는 문제점이 있다. 또한, 실리콘 산화막(150)을 형성하고 남는 실리콘 캡층(140)의 두께 조절이 어렵고, 산화막(150)을 통한 불순물의 확산을 제어하기 어려워 게이트의 동작특성이 불균일하고 산화막(150)과 SiGe 채널층(130) 사이의 계면에 불순물이나 Ge가 고농도로 농축되어 누설전류가 흐르게 하거나 신뢰성을 저하시킨다. 뿐만 아니라 고온공정에 의하여 이종접합을 이완시키게 되면서 SiGe 채널층(130)과 실리콘 캡층(140) 사이에 결함이 계면에 발생되어 저온에서 게이트의 산화막(150)을 형성해야 하는 공정상의 어려움이 있다.
종래기술의 또 다른 예를 보면, 단결정 실리콘 기판 상에 SEG(Selective Epitaxial Growth)와 SOI(Silicon-on-Insulator)기술을 적용하여 베이스와 콜렉터를 자기정렬시키고, SiGe/Si/SiO2의 이종접합 구조를 Ge의 이온주입으로 제작하고, Si를 산화시켜 SiGe/Si/SiO2를 형성하는 방법이 있다. 이 경우 간단한 방법으로 고농도의 운반자를 갖는 MODFET를 제작할 수 있는 장점은 있지만, SOI와 에피층의 사이에 발생되는 결함과 고농도의 이온주입에 의한 결함문제를 제거해야 하고, SiGe와 산화막 형성에 따른 고온열처리의 한계로 인하여 유용한 소자를 실현하지 못하였다.
따라서 상기한 문제점을 해결하기 위하여 안출된 본 발명에 따른 금속산화막 게이트를 사용하는 SiGe MODFET의 제작방법은 격자부정합에 의한 결함생성이나 산화막 형성시 발생되는 Ge의 석출에 의한 누설전류의 흐름을 방지하여 소자의 특성을 크게 개선시키고, 특히 에피 성장 등이 있어 저온 제작공정을 채택하여 고온공정에서 나타나는 확산문제를 제거하는데 그 목적이 있다. 이 반도체 장치는 원자층 제어의 에피성장 기술과 고품질 게이트 절연막의 형성을 기반으로 구현되는 구조로 고속동작 특성과 전기적 특성이 우수하다. 기존의 CMOS제작기술과 접합하여 사용하기에 쉬운 공정기술로 제작하므로 신뢰성이 높은 특징을 제공한다.
도 1은 종래의 SiGe MODFET의 소자구조를 도시한 단면도,
도 2a는 본 발명의 일 실시예에 따라 에피 성장된 SiGe-MODFET의 단면도,
도 2b는 본 발명의 일 실시예에 따라 제작된 게이트 폴리층과 절연체막의 성장과정을 도시한 설명도,
도 3은 응력이완에 의한 완충층 성장과정을 도시한 설명도,
도 4a는 본 발명의 일 실시예에 따라 게이트를 형성한 구조를 도시한 단면도,
도 4b는 본 발명의 일 실시예에 따라 제작된 게이트 측벽 산화막 형성 후에 LDD 이온주입한 구조를 도시한 단면도,
도 4c는 본 발명의 일 실시예에 따라 소스-드레인의 오믹접합을 위하여 SiGe/Si 또는 Si의 다결정 층을 자기정렬로 성장시킨 단면도,
도 4d은 본 발명의 일 실시예에 따라 소스, 게이트 및 드레인이 완성된 SiGe-MODFET 구성도이다.
※도면의 주요부분에 대한 부호설명※
200 : 실리콘 기판 211 : 실리콘 완충층
212 : 저온 실리콘 완충층 213 : SiGe 완충층
221 : SiGe 에피층 222 : SiGe 분리층
230 : 이차원 운반자 층 240 : SiGe 전도층
250 : SiGe:C 스페이스 층 260 : 실리콘 캡층
270 : 산화막 280 : 게이트용 폴리박막
290 : 보호용 절연막 400 : SiGe 게이트
410 : 절연막 411, 412 : 측벽 절연막
441, 442 : 소스 드레인 이온 주입층
451 : 오름 소스 층 452 : 오름 드레인 층
461 : 소스 실리사이드 462 : 게이트 실리사이드
463 : 드레인 실리사이드 470 : 소자격리 이온주입층
상기한 목적을 달성하기 위한 본 발명에 따른 금속산화막 게이트를 사용하는 SiGe MODFET의 제작방법은, 실리콘 기판에 실리콘의 완충박막을 성장시키고 상기 완충박막 위에 SiGe 채널층 및 실리콘 캡층을 갖는 SiGe MODFET 소자에 있어서, 상기 실리콘 기판상에 저온공정으로 저온 Si 완충층 및 SiGe 완충층을 성장시켜 상기 실리콘 기판으로부터 에피층에 인가되는 격자부정합에 의한 결함을 인위적으로 형성시키는 것을 특징으로 하는 SiGe MODFET 소자가 제공된다.
또한, 실리콘 기판에 실리콘의 완충박막을 성장시키고 상기 완충박막 위에 SiGe 채널층 및 실리콘 캡층을 갖도록 SiGe MODFET 소자를 제조하는 방법에 있어서, 상기 실리콘 기판상에 저온공정으로 저온 Si 완충층 및 SiGe 완충층을 성장시켜 상기 실리콘 기판으로부터 에피층에 인가되는 격자부정합에 의한 결함을 인위적으로 형성시키는 것을 특징으로 하는 SiGe MODFET 소자 제조방법이 제공된다.
격자상수의 차이에 의한 응력이 인가되지 않은 상태에서 Si, Ge 또는 SiC의 에너지 갭은 각각 1.12, 0.7 및 2.3 eV 이고, 격자상수는 5.43, 5.64 및 4.37Å 이다. 실리콘반도체에서 전자의 이동도는 불순물농도가 1016cm-3이하인 경우 1500 cm2/Vs 정도이지만, 도핑농도가 10 내지 100배 증가하면 전자의 이동도가 상기 이동도의 수 백분의 1정도로 감소한다. 그러나 SiGe는 이동도가 1018cm-3에서 2000 cm2/Vs로 높고, pseudomorphic인 경우 밴드 갭의 변형으로 운반자의 충돌 단면적이 감소하여 이동도는 3000-4000 cm2/Vs 정도로 증가하는 장점이 있다. 한편, 3C-SiC는 이동도가 4000cm2/Vs로 높고 매우 안정적이지만, 실리콘과의 격자상수차이로 인하여 결함이 발생되지 않는 임계두께 이하로 사용되어야 한다.
이하, 첨부한 도면을 참조하면서 본 발명에 따른 금속산화막 게이트를 사용하는 SiGe MODFET의 제작방법을 보다 상세히 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따라 에피 성장된 SiGe-MODFET의 단면도, 도 2b는 본 발명의 일 실시예에 따라 SiGe-MODFET용 에피에 산화막 형성을 도시한 단면도, 도 3a는 응력이완에 의한 완충층 성장과정을 도시한 설명도이다.
상기 도면을 참조하면, SiGe MODFET의 제작방법은 먼저, 실리콘 기판(200)을 H2SO4/H2O2와 H2O/HF, RCA법 등을 이용하여 세척하는 것으로부터 시작된다. 실리콘과 SiGe 에피층(221)을 성장시키기 위해서는 상압화학증착법(Atmospheric Pressure Chemical Vapor Deposition), 저압화학증착법(Low Pressure Chemical Vapor Deposition) 또는 극저압화학증착법(Ultra High Vacuum Chemical Vapor Deposition)을 완전한 수소 환원분위기에서 사용한다. SiGe 에피층(221)의 성장을 위하여 성장챔버에 장입하는 동안에 웨이퍼의 표면에 형성되는 수 원자층의 자연 산화막은 900??1000oC 온도에서 수소분위기로 2분 이상 열처리하여 제거한 후에 성장을 위한 온도와 가스분위기를 맞춘다. 상기 성장장치는 할로겐램프나 RF 인덕션 히터와 같이 급속열처리 기능을 갖추어 복잡한 구조의 SiGe 에피층(221)을 연속해서 성장할 수 있도록 한다.
실리콘 기판(200)의 영향을 최소로 하고 절연 효과를 높여 고품질의 에피성장을 위해서는, 실리콘 완충층(211)을 우선적으로 2㎛ 이상의 두께로 성장시킨다. 이때 실리콘의 가스 소스로 실레인(SiH4), 다이실레인(Si2H6) 또는 다이클로로실레인(SiCl2H2) 가스를 이용한다. 실리콘 완충층(211)은 900oC 이상의 고온인 T1(도 3a)에서 1000 nm/min 이상의 성장률로 성장시켜 103ohm·cm 이상의 비저항을 갖도록 한 다음, T2(도 3a)의 저온으로 변경하여 저온 실리콘 완충층(212)을 성장시켜 SiGe 완충층(213)의 성장으로 옮겨가도록 한다. 이 Si1-xGex완충층(213)에서 Ge의 몰분율(x)은 SiGe 전도층(240)으로 결함이 전파되지 않도록 적절히 최적화된 값을 사용하는데, 보통 0.3 내지 0.5까지 조절하여 사용한다.
Si1-xGex완충층(213)의 성장에 있어서 Ge의 몰분률이 0.5일 경우, 격자상수의 불일치가 2% 이상이 되어 SiGe의 완충층(213)을 성장시키는 도중에 응력 이완이 심하게 일어나거나 또는 추후에 진행되는 공정의 열충격에 의해 결정성이 와해되게 된다. 즉, 단일스텝으로 SiGe 완충층(213)을 성장시키면 SiGe층이 임계두께보다 두꺼워지는 한계에서 결함이 에피의 표면으로 대량 전달되어 표면의 결정이 매우 불균일한 상태로 천이하여 소자가 위치하는 상층부위까지 결함이 전파하게 된다.
따라서 도 3에서 보이듯이 T2 온도에서 Si1-xGex완충층(213)의 성장에는 점차로 Ge의 몰분율이 높아지는 기울기를 갖는 구조로 하여 격자상수 불일치에 의한 응력을 완벽하게 이완시킬 수 있도록 다단계 연속성장법을 사용한다. 상기 다단계 연속성장법은 발생된 전위(dislocation)나 결함들이 Si1-xGex완충층(213)의 내부에서만 전파되어 존재할 수 있도록 움직임을 제한하여 표면으로 전파되지 않도록 하고, 따라서 품질이 우수한 SiGe 에피층(221)을 SiGe 전도층(240)으로 성장될 수 있도록 한다. 즉, 결정을 성장시키면서 Ge의 몰분율을 0에서 X1으로 증가시키다가 임계 두께에 도달하기 직전에 Ge의 몰분율을 X1에서 X2로 감소시킨 다음, 연속해서 X2상태에서 5~30nm의 SiGe 에피층(221)을 지속적으로 성장시킨 후에 T3 온도로 급속 열처리하여 축적된 응력이 표면의 아래 위치한 저온 실리콘 완충층(212)과 SiGe완충층(213)의 사이에 집중되도록 계면전위(threading dislocation)를 발생시키고, 이때 발생된 전위의 전파가 하부인 실리콘 기판 방향으로 전달되도록 한다. 동시에 상부의 SiGe 에피층에 성장되는 박막에 전달되는 압축 응력을 완화시켜 결함이 저온에서 성장된 실리콘 완충층(212)과 SiGe완충층(213)의 내부에 존재하도록 조절한다. 마지막으로 온도를 T4로 내려서 성장되는 에피의 계면은 최종적으로 2 내지 4원자층에 해당되는 평탄도를 지니는 분포를 보이게 된다.
SiGe 전도층(240)과 SiGe:C 스페이스층(250) 사이의 계면이 날카롭게 정의되어 운반자의 스캐터링을 최소로 함으로서 전도특성이 우수하고 고주파동작이 가능하며 동시에 운반자 농도의 불균일 분포를 줄여 저주파에서의 잡음을 최소화할 수 있다. 특히 SiGe 에피층(221)과 SiGe 전도층(240) 사이에 5-12nm 간격을 두고 p-type이나 n-type을 위한 불순물을 이차원 운반자층(230)에 도핑한다. 도핑 가스로는 B2H6또는 PH3가스를 수소 운반가스에 희석하여 사용하고, 면운반자 농도는 (0.6~3)x1013cm-2, 전자의 이동도는 2600 cm2/Vs 이상이 되도록 조절한다. 이차원 운반자층(230)이 성장되는 위치는 생성된 운반자의 대부분이 게이트 전압변화에 따라 SiGe 전도층(240)으로 쉽게 이동될 수 있도록 채널층에서 3~10nm의 간격을 두어 형성시킨다. 그리고 전도층(240)과 SiGe 분리층(222) 사이의 에너지 갭의 불연속성을 40 ~100 meV 정도 되도록 조절하는데 따른 Ge의 몰분율은 XGe= 0.1 내지 0.2 이 된다. 이차원 운반자층(230)을 성장시키기 위해서 기판의 온도를 SiGe 에피층(221)의 성장온도보다 100oC 가량 낮추고 동시에 실레인과 저메인가스의 공급을 중단하여 도판트 가스가 순수한 수소와 함께 수백torr의 분압을 유지하도록 조절하여 SiGe에피층(221)의 표면에 흡착되는 불순물의 농도를 조절한다. 이차원 운반자층(230)이 성장되면 본래의 SiGe 에피층(221)을 성장시키는 동일한 공정조건에서 SiGe 분리층(222)을 성장시킨 다음, Si1-xGex전도층(240)을 400-650oC 에서 성장시킨다. 이때 GeH4의 분압을 1~200 mTorr의 범주에서 조절하여 XGe를 0.5내지 0.7의 값으로 변화시키며 성장시킨다. 또한 SiGe 전도층(240)의 성장시 챔버로부터 SiGe 전도층(240)의 에피 내부로 들어갈 수 있는 탄소나 산소의 양을 최소로 유지하기 위하여 수소의 분압을 반응가스의 100배 이상으로 증가시켜 성장시킨다.
Si1-xGex전도층(240) 성장이 완료되면 다시 실리콘 기판(200)의 온도를 650oC 이상으로 증가시키면서 CH4가스의 유량을 조절하여 SiGe:C 층(250)을 1-5nm의 두께로 성장시킨다. 이때 Ge의 몰분율은 0.2 이하로 조절하고 탄소의 몰분율은 0.3 이상으로 하는 동시에 두께를 조절하여 격자상수의 불일치에 의하여 가해지는 인장응력이 이완되면서 SiGe 전도층(240)과 SiGe:C 층(250) 사이에 결함을 발생시키는 현상을 방지하도록 한다. 이때 저온에서 성장이 가능하도록 메탄가스의 분해를 위하여 플라즈마 소스를 사용한다. 플라즈마 소스란 라디오주파수를 사용하는 라디오파 유도코일을 부착한 것으로 챔버내부에 40-200 mTorr의 압력을 유지하도록 1-6sccm의 메탄가스를 수소 운반가스와 함께 공급한다. 그리고 실리콘 기판(200)에는50-300V의 전압을 가하여 플라즈마에서 발생된 수소와 탄소의 이온들이 가속되어 표면반응이 잘 일어나도록 하여 Si-C 및 Ge-C의 결합이 저온에서 형성되도록 유도한다.
SiGe:C 스페이스 층(250)을 성장시킨 후에는 GeH4및 CH4가 충분히 제거될 수 있도록 20 LPM 이상의 수소가스를 5분 이상 주입하여 분위기를 변환시켜 준다. 그리고 연속해서 기판의 온도를 560oC 이하로 감소시킨 상태에서 순수한 실레인 가스를 수소가스에 희석시켜 1 mtorr 이하의 분압으로 실리콘 캡층(260)을 성장시킨다. 이때 성장률을 5nm/min 이하로 조절하여 실리콘 캡층(260)의 두께를 2-5nm로 정확히 제어한다.
다음에, 실리콘 캡층(260)의 성장이 완료된 실리콘 기판(200)은 산소분위기가 사용되는 챔버로 이송한다. 상기 쳄버의 산소분위기에서 급열처리에 의하여 산화막(270)을 형성하고 게이트용 폴리박막(280)과 보호용 절연막(290)을 증착한다. 이를 보다 상세히 설명하면 다음과 같다. 저온의 급열처리를 통하여 산화되어 형성된 산화막(270)의 표면을 수소분위기에서 600-700oC의 온도로 처리하여 계면을 수소의 결합으로 패시베이션 (passivation)한 다음 게이트용 폴리박막(280)을 450oC 이하에서 성장시킨다. 상기 비정질 SiGe층(280)의 두께가 50nm 이상이 되면 기판(200)의 온도를 560oC 이상으로 높여 결정화가 이루어지도록 하는 동시에 연속해서 다결정의 SiGe로 성장모드를 변환한다. 게이트 폴리박막(280)의 증착이 완료되면 질화막과 같은 절연막(290)을 증착한다. 이 때의 실리콘 단결정의 산화막(270) 형성에 저온 급열처리를 사용하여 SiGe/Si의 이종접합에서 확산이나 Ge의 분리(Segregation)를 방지하는 조건으로 사용한다. 다시 말해서, 웨이퍼의 표면에서 게이트 절연막(290)을 형성하는 과정에 있어서, 저온으로 상기 공정을 수행하면 Si, SiGe:C 또는 SiGe/Si의 박막에 산소의 확산에 의한 주입을 최소한으로 하게 되어 계면에 Ge 또는 Ge 산화물이 발생되는 반응을 미세하게 감소시키게 된다. 따라서 Si-C 및 Ge-C의 강력한 원자 결합력에 의하여 산화반응을 저지하게 되어 가장 외부에 성장된 실리콘 캡층(260)이 산화되는 두께가 완벽하게 통제된다. 여기서 탄소의 함량은 임계두께와 결정성에 문제가 없도록 1000 ppm 이상에서 적절하게 사용한다. 이러한 일련의 공정기술은 채널층을 이동하는 전자나 정공과 같은 운반자의 이동도가 저하하지 않고 에피 성장시에 얻어진 상태와 동일하게 유지하여 고속동작 특성의 소자를 제작할 수 있도록 한다.
상기와 같은 공정을 통하여 제작된 SiGe MODFET 구조는 격자불일치에 의한 결함이 SiGe 전도층(240)에 생성되는 문제를 막을 수 있고, SiGe:C 스페이스층(250)의 고온안정성에 의하여 불순물의 확산을 방지하고, SiGe:C 스페이스층(250)의 에너지 갭을 조절하여 역전현상에 의한 성능저하를 방지하고, 누설전류를 작게 할 수 있을 뿐만 아니라 절연막(290)의 형성시에 계면에서 확산계수 및 산소의 농도를 급격히 감소시키게 되어 엔드 포인트(end-point)를 쉽게 제어하고 균일한 두께로 절연막(290)이 형성되도록 한다. 이렇게 제어된 절연막(290) 형성기술은 Ge의 편리현상을 방지하고 불순물이 주입되는 것을 저지하여, 고품질의 게이트 동작특성를 얻을 수 있도록 한다. 또한 격자부정합에 의한 응력의 발생을 방지하여 SiGe 전도층(240)과 SiGe 전도층(240)의 상하층 박막들과의 계면에 전위(dislocation)와 같은 결정결함이 형성되지 않도록 한다. 따라서 SiGe 전도층(240)에 운반자를 주입시켜 소스-드레인 간에 전도층을 형성할 때의 에너지 밴드 구조를 볼 때, SiGe 전도층(240)에 운반자를 집속시켜 전도특성을 개선시킨다.
도4a는 게이트를 정의하고 이중 측벽을 형성하기 위한 절연막(410)을 형성한 단면도, 도4b는 본 발명의 일 실시예에 따라 이중측벽(411, 412)을 형성한 단면도, 도 4c는 본 발명의 일 실시예에 따라 소스-드레인의 오믹접합을 위하여 오름 소스 층(451) 및 오름 드레인 층(452)을 자기정렬로 성장시킨 단면도, 도 4d는 본 발명의 일 실시예에 따라 소스 실리사이드(461), 게이트 실리사이드(462) 및 드레인 실리사이드(463)가 완성된 SiGe-MODFET 구성도이다.
먼저 도 4a 및 4b를 참조하면, 광감광막을 도포하고 사진전사를 행하여 SiGe 게이트(400)를 정의한 다음 절연막(290)을 식각하고, 이어서 SF6와 산소의 혼합가스를 이용하는 플라즈마로 건식 식각하여 SiGe 게이트(400)를 만든다. 상기 SiGe 게이트(400)를 마스크로 이용하여 이온 주입하여 LDD(Lightly Doped Drain) 이온주입으로 소스-드레인 이온 주입층(441, 442)을 자기정렬시키고, 절연막(410)을 200nm의 두께로 증착하고 광사진전사하여 게이트(400)와 소스-드레인 이온 주입층(441, 442)의 소자 부위를 노출한 다음, 건식 식각하여 측벽 절연막(411, 412)을 형성시킨다.
도 4c를 참조하면, 도 4c는 게이트 측벽 절연막(411,412)을 형성한 다음에 상기 게이트 외부를 보호하기 위해 사용한 감광막을 제거하고 세정 및 표면 식각을 통하여 표면처리를 한 다음, 소스-드레인(431, 432)의 오믹접합을 위하여 오름 소스 층(451) 및 오름 드레인 층(452)을 650oC의 저온에서 자기정렬로 성장시킨 단면을 보여주고 있다. 이때 자기정렬된 오름 소스 층(451) 및 오름 드레인 층(452)은 실리사이드가 충분히 도포 되는 두께인 30~60nm로 하여, 오름 소스 층(451) 및 오름 드레인 층(452)에 Ti 실리사이드가 p-형과 n-형의 소스-드레인(431, 432)에 관련되지 않고 접촉저항이 낮은 오믹접합을 형성하도록 사용한다.
도 4d를 참조하면, 도 4d는 상기 게이트 폴리 위의 보호 절연막(290)을 인산용액 속에서 습식식각으로 제거하고 스퍼터를 이용하여 Ti/TiN 금속박막을 증착하고 열처리하여 티타늄-실리사이드로 오믹접합하여 자기정렬된 소스 실리사이드(461), 게이트 실리사이드(462) 및 드레인 실리사이드(463)를 완성한 것을 보여주고 있다. Ti/TiN을 스퍼터로 증착시에 역바이어스로 웨이퍼의 표면을 아르곤 플라즈마 처리하고 300-500oC의 저온에서 Ti와 TiN을 20~40nm, 30~60nm의 두께로 증착한다. 상기 Ti 실리사이드의 열처리는 일단계에서 600~710oC의 온도로 1분 내로 행하여 C49의 상이 형성되도록 하며, NH4OH의 수용액에서 식각하여 실리사이드가 형성되지 않은 금속 Ti를 제거하고 이단계의 열처리를 780~900oC 에서 행하여C52의 상으로 변환시켜 비저항이 일단계열처리가 끝난 후의 값보다 약 1/5이 되도록 조절한다. 그리고 주변 소자와 전기적 격리를 위한 소자격리 이온주입층(470)은 고에너지 및 고농도의 이온주입 또는 트렌치 격리법을 이용한 건식식각 및 산화막 증착을 통하여 이룬다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명에 따른 금속산화막 게이트를 사용하는 SiGe MODFET의 제작방법은 SiGe:C, SiGe/Si의 이종접합구조를 이용하여 MOS의 게이트를 갖는 MODFET를 제작하여 전력소모와 지연시간의 곱의 값을 약1/4 이하로 감소시킬 수 있고, 이종접합 CMOS의 선형특성을 개선시킬 수 있다. 또한 MODFET와 HBT를 접합하여 SiGe Bi-CMOS구조를 손쉽게 제작할 수 있기 때문에, Si 반도체의 극미세 소자화를 이루는 동시에 2V 이하의 저전압구동, 정확한 임계전압의 조절, 저소비전력과 같은 장점을 제공한다. 따라서 수십 G-byte ULSI 및 수십 G-Hz의 동작특성으로 RFIC, MMIC, DRAM, Processor, OEIC, System-on-Chip을 구현하여 실리콘 반도체의 융합기술로 활용될 수 있다.

Claims (11)

  1. 실리콘 기판에 실리콘의 완충박막을 성장시키고 상기 완충박막 위에 SiGe 채널층 및 실리콘 캡층을 갖는 SiGe MODFET 소자에 있어서,
    상기 실리콘 기판상에 저온공정으로 저온 Si 완충층 및 SiGe 완충층을 성장시켜 상기 실리콘 기판으로부터 에피층에 인가되는 격자부정합에 의한 결함을 인위적으로 형성시키는 것을 특징으로 하는 SiGe MODFET 소자
  2. 제 1 항에 있어서,
    상기 격자부정합에 의한 결함이 상기 실리콘 기판의 방향으로 집속되도록 하는 것을 특징으로 하는 SiGe MODFET 소자
  3. 제 1 항에 있어서,
    운반자(carrier)가 이동되는 이차원 운반자층을 SiGe 전도층 아래에 형성하여 증대모드로 동작되는 것을 특징으로 하는 SiGe MODFET 소자
  4. 제 1 항에 있어서,
    SiGe:C 스페이스층 상부에 원자층 수준으로 형성된 실리콘 캡층을 산화시켜 게이트 절연(또는 산화)막으로 작용하도록 하는 것을 특징으로 하는 SiGe MODFET 소자
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 게이트 산화막의 두께를 정확히 제어하고, SiGe 전도층으로부터 소스-드레인 사이의 간격을 줄여 항복전압을 높이고 비선형 동작특성 및 누설전류가 상기 실리콘 기판으로 흐르는 것을 방지하는 것을 특징으로 하는 SiGe MODFET 소자
  6. 제 1 항에 있어서,
    상기 저온 Si 완충층에서 SiGe 완충층을 성장은 Ge의 몰분율을 점차로 높여 격자상수 불일치에 의한 응력을 이완시킬 수 있도록 다단계 연속성장법을 사용하는 것을 특징으로 하는 SiGe MODFET 소자
  7. 제 4 항에 있어서,
    상기 SiGe:C 스페이스층은 저온에서 성장이 가능하도록 메탄가스의 분해를 위하여 플라즈마 소스를 사용하는 것을 특징으로 하는 SiGe MODFET 소자
  8. 제 4 항 또는 7 항에 있어서,
    상기 실리콘 기판에는 50-300V의 전압을 가하여 상기 플라즈마에서 발생한 수소와 탄소의 이온들이 가속되어 표면반응이 잘 일어나도록 하여 Si-C 및 Ge-C의 결합이 저온에서 형성되도록 하는 것을 특징으로 하는 SiGe MODFET 소자
  9. 제 1 항에 있어서,
    오름 소스-드레인 및 자기정렬 실리사이드 형성에 따라 접합저항을 감소시키고 정전용량의 기생성분을 줄여 동작속도를 개선시킨 것을 특징으로 하는 SiGe MODFET 소자
  10. 실리콘 기판에 실리콘의 완충박막을 성장시키고 상기 완충박막 위에 SiGe 채널층 및 실리콘 캡층을 갖도록 SiGe MODFET 소자를 제조하는 방법에 있어서,
    상기 실리콘 기판상에 저온공정으로 저온 Si 완충층 및 SiGe 완충층을 성장시켜 상기 실리콘 기판으로부터 에피층에 인가되는 격자부정합에 의한 결함을 인위적으로 형성시키는 것을 특징으로 하는 SiGe MODFET 소자 제조방법
  11. 제 10 항에 있어서,
    실레인, 다이실레인 또는 다이클로로실레인 등의 소스 가스를 사용하여 실리콘 완충층을 2㎛ 이상 성장시키는 제 1단계;
    상기 실리콘 완충층을 900℃ 이상의 고온에서 비저항이 103ohm·cm 이상되도록 성장시킨 다음 저온으로 상기 저온 실리콘 완충층을 성장시키는 제 2단계;
    상기 저온 실리콘 완충층을 Ge의 몰분율이 0.3 내지 0.5의 범위에서 최적 갓을 갖도록 Si1-xGex완충층을 성장시키는 제 3단계;
    Si1-xGex전도층 성장을 완료한 후 상기 실리콘 기판의 온도를 650℃ 이상으로 증가시키고 메탄가스의 유량을 조절하여 SiGe:C 스페이스층을 1-5nm 두께로 성장시키는 제 4단계; 및
    SiGe:C 스페이스층을 성장시킨 다음 상기 실리콘 기판의 온도를 560℃ 이하로 내려서 실리콘 캡층을 성장시키는 제 5단계를 포함하여 구성되는 것을 특징으로 하는 SiGe MODFET 소자 제조방법
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