KR20040014716A - 활성 영역 하부에 산화층을 가지는 반도체 소자를제조하는 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 87
- 230000003647 oxidation Effects 0.000 claims abstract description 85
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 35
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 27
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 34
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 23
- 238000000926 separation method Methods 0.000 claims description 14
- -1 oxygen ions Chemical class 0.000 claims description 9
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 description 40
- 238000005468 ion implantation Methods 0.000 description 23
- 230000007547 defect Effects 0.000 description 21
- 230000000694 effects Effects 0.000 description 16
- 238000005530 etching Methods 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000007667 floating Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
Abstract
활성 영역 하부에 산화층을 가지는 반도체 소자를 제조하는 방법을 제공한다. 본 발명의 일 관점에 의한 방법은, 반도체 기판 상에 실리콘 게르마늄층의 완충층을 성장시키는 단계와, 완충층 상에 실리콘층의 활성층을 형성하는 단계와, 활성층에 선택적 산화에 의한 소자 분리층을 형성하는 단계, 및 소자 분리층 아래에서 활성층에 대해 완충층을 선택적으로 측면 방향으로 산화시켜 활성층의 하부에 완충층의 산화층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 실리콘 게르마늄(Si-Ge)층을 이용하여 트랜지스터(transistor) 등과 같은 소자의 형성을 위한 활성 영역 하부에 산화층을 가지는 반도체 소자를 제조하는 방법에 관한 것이다.
근래의 CMOS기술은 최소 선폭이 130 nm이하로 접근하고 있으며, 기억용량이 1기가(giga)까지 개발되고 있다. 이러한 기술개발 노력은 지속적으로 진행되어 2012년도에 35 nm의 최소 선폭과 1010cm-2의 집적도를 구현할 것으로 예측된다. 그럼에도 불구하고, 실리콘 반도체에서 집적화의 부가가치가 한계에 도달하여, 무어의 법칙에 따라 100nm급 이하가 되는 2010년 부근을 기점으로 해서도 계속적인 발전을 이룰 것인가에 대한 우려가 높다.
CMOS의 기능을 향상시켜 다양한 전자 기기에 응용할 시스템 온 칩(system-on-chip)을 구현하고자 하는 노력이 다각도로 진행되고 있다. 예를 들어, SiGe HBT(Heterojunction Bipolar Transistor)가 부가된 BiCMOS의 실용화가 시도되고 있다. 최근에는 rf 기능 소자나 광기능 소자가 집적화되어 시스템 온 칩(system-on-chip)을 이루게 되어 시스템의 가격과 성능을 높이게 되는데 대한 기대가 높다. 따라서, 광전자 소자를 실리콘 집적 회로와 부착하여 실리콘 광전 집적 회로를 구현하여 칩 간 또는 칩 내에서의 통신(Intra- and Inter-chip communication)을 이루고자 시도되고 있다. 이와 관련하여 당면할 문제점들로 저 전력동작에 의한 전력 관리, 반도체 소자 제작비의 절감 등이 제시되고 있다.
한편, 2003년경부터 최소 선폭이 100nm 이하인 소자구조가 개발되기 시작할 것으로 예상되므로, 이에 따른 공정 기술의 개발과 더불어 양자 효과, 불확실한 전류 흐름과 같은 물리적 신영역과 과다한 전력 소모, 설계의 복잡성, 터널링(tunneling)과 같은 기술적 어려움을 극복하려는 연구가 시도되고 있다. 즉, 나노-스케일(nano-scale)의 게이트(gate)를 갖는 소자가 당면할 여러 종류의 기술적 문제점을 해결하기 위한 연구개발이 주로 시도되고 있다. 이러한 기술의 진보를 이룰 기대가 되는 주요 후보로서 SOI 소자를 들 수 있고, 이종 접합 소자에 의한 새로운 양자 물리가 적용되는 소자 구조(architecture)의 변화를 들 수 있다.
그러나, 고전 물리와 통계에 의한 제어가 매우 곤란한 스케일에 도달됨에 따라, 종래의 기술로는 재현성과 균일성을 제어하기 어려워지고 있다. 따라서, 이를 극복하기 위한 차세대 반도체 기술의 향방에 관심이 쏠리고 있다. 이러한 차세대 반도체 소자로 주목되고 있는 반도체 소자 형태 중의 하나로 HEMT로 알려지기도 한 MODFET(MOdulation Doped Field Effect Transistor)를 예로 들 수 있다. 이러한 MODFET 소자에 SiGe층을 채용하는 시도가 이루어지고 있다.
차세대 반도체 소자로 가능성이 높아지고 있는 MODFET는 대체로 운반자의 이동도를 높여 고속 동작 특성을 개선시키고, 누설 전류가 작으며, 단채널(short channel)에 기인하는 비선형동작 특성을 개선시킨다. 격자 상수의 차이에 의한 응력이 인가되지 않은 상태에서 Si, Ge, SiC의 에너지 갭(energy gap)은 각각 1.1, 0.7, 2.3 eV 이고, 격자상수는 5.43, 5.64, 4.37Å이다. 실리콘 반도체에서 전자의 이동도는 불순물농도가 1016cm-3이하인 경우 1500 cm2/Vs에 달하지만 도핑 농도가10 내지 100배로 증가하면 전자의 이동도가 수백 정도로 심하게 감소한다. 이에 반해 SiGe는 자체로 이동도가 1018cm-3에서 2000 cm2/Vs로 높고, 부정규형(pseudomorphic)인 경우 밴드 갭(band gap)의 변형으로 운반자의 충돌 단면적이 감소하여 이동도는 3000-4000 cm2/Vs 대로 증가하는 장점을 지니게 된다. 3C-SiC는 자체의 이동도가 4000cm2/Vs로 높고 매우 안정하지만 실리콘과의 격자 상수 차이로 인하여 결함이 발생되지 않는 임계두께 이하로 사용되어야 한다. 따라서 SiGeC의 사족원소로 구성되는 반도체 에피층(epitaxial layer)을 이종 접합 구조(hetero structure junction structure)로 성장하여 차세대의 MODFET과 HBT와 같은 소자를 개발하고자 많은 연구가 진행되고 있다.
예를 들어, 종래의 SiGe MODFET소자는 실리콘의 기판에 박막의 실리콘의 완충층을 성장하고, 그 위에 SiGe의 양자 우물 구조와 실리콘 활성층(또는 채널층) 등을 성장한 후에 게이트와 소스-드레인(source-drain)을 차례로 제작한다.
도 1은 종래의 SiGe MODFET 소자의 구조의 제1예를 설명하기 위해서 개략적으로 도시한 도면이다.
도 1을 참조하면, 실리콘 기판(10)에 박막의 실리콘의 하부 완충층(20)을 성장하고, 그 위에 SiGe의 완충층(30)과 활성층(또는 채널층:40)을 성장하고 저온 산화층(50)을 증착한 후에 게이트 산화층(60)과 게이트(70)를 형성한다. 이후에, 소스-드레인 영역(80)을 이온 주입으로 형성한다. 그리고, 스페이서(spacer:75)를 측벽 산화층으로 형성하고, 소스-드레인 접합층(85), 게이트 접합층(77)을 형성하여소자를 제작한다.
이러한 구조의 MODFET는 제작이 간단한 대신에, 게이트-드레인 전압이 크게 인가되면 역전 현상에 의한 채널이 실리콘 기판(10) 등으로 연장되는 문제점을 가질 수 있다. 그리고 실리콘의 산화층(50)을 형성하고 남는 실리콘의 활성층(40) 부분의 두께 조절이 어렵고, 나노-스케일 소자에서 우수한 성능이 얻어지기 어렵다.
도 2는 종래의 SiGe MODFET 소자의 구조의 제2예를 설명하기 위해서 개략적으로 도시한 도면이다.
도 2는 SiGe-MODFET를 제작하는데 있어서 실리콘 기판(10)을 사용하여 SiGe의 완충층(30)을 성장하고, 활성층(40)을 차례로 성장하고, 두꺼운 열산화층의 소자 격리층(55)을 성장하고, 게이트 산화층(60) 및 게이트(70)를 형성하는 반도체 소자의 구조를 보여준다. 여기에서 SiGe층에의 탄소(C)의 함량은 임계 두께와 결정성이 문제가 없도록 맞추어 사용할 수 있다. 이 구조에서는 열산화에 의한 두꺼운 산화막을 형성할 때 석출된 Ge이 채널에 직접 노출되고, 하부 완충층(20)에 발생된 다량의 전위(dislocation)와 면 결함 등이 소자 동작의 성능을 저하시킬 수 있다. 특히, 고주파/고속 동작의 경우 기판(10)으로 누설전류의 경로로 작용하여 저주파 및 고주파 잡음을 발생시키는 원인이 된다.
이와 같이 종래의 MODFET들은 제작이 간단한 대신에 역전(inversion) 현상에 의한 채널이 실리콘의 하부 완충층 또는 실리콘 기판에도 형성되는 문제점을 가지게 된다. 그리고 실리콘 산화층을 형성하고 남는 활성층의 실리콘 박막의 두께 조절이 어렵다. 그리고 산화층을 통한 불순물의 확산을 제어하기 어려워 게이트의 동작 특성이 불균일하고 산화층과 SiGe층 사이의 계면에 불순물이나 Ge이 고농도로 농축되어 누설전류가 흐르게 하거나 신뢰성을 저하시키는 원하지 않는 현상이 발생될 수 있다. 더욱이, 열산화를 위한 고온 공정에 의해서 이종 접합을 이완시키게 되면서 결함을 계면에 발생시키게 되므로, 저온에서 게이트의 산화층을 형성해야 한다.
이러한 문제를 극복하기 위한 시도로 완전히 디플리션(fully depletion)된 SOI구조의 MODFET를 제작하는 방안이 제시되고 있다. 그런데, SOI 구조의 MODFET와 같은 반도체 소자를 제조하는 데는 매우 고가의 특별한 SOI 공정으로 제작된 실리콘 기판을 사용해야 하는 비경제적인 문제점이 발생한다. 또한, SOI 실리콘 기판의 균일성과 성능에 따라 반도체 소자의 수율이 크게 저하되는 한계가 있다. 더욱이, 종래의 공정 기술에 의한 실리콘-게르마늄 SOI 구조의 소자 제작은 고속 동작 특성 요구를 쉽게 만족시키지 못하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자 격리 효과를 높일 수 있고 플로팅 바디 효과(floating effect)를 개선할 수 있으며 디플리션된 채널을 구현할 수 있으며 상대적으로 공정 과정이 간단한 반도체 소자 제조 방법을 제공하는 데 있다.
도 1 및 도 2는 종래의 SiGe MODFET 소자들의 구조를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 3은 본 발명의 제1실시예에 의한 반도체 소자를 설명하기 위해서 개략적으로 도시한 도면이다.
도 4 내지 도 9는 본 발명의 제1실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 10 및 도 11은 본 발명의 제2실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 12 내지 도 15는 본 발명의 제3실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 16 내지 도 19는 본 발명의 제4실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 20 내지 도 23은 본 발명의 제5실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 활성 영역 하부에 산화층을 가지는 반도체 소자를 제조하는 방법을 제공한다. 상기 방법은 반도체 기판 상에 실리콘 게르마늄층의 완충층을 성장시키는 단계와, 상기 완충층 상에 실리콘층의 활성층을 형성하는 단계와, 상기 활성층에 선택적 산화에 의한 소자 분리층을 형성하는 단계, 및 상기 소자 분리층 아래에서 상기 활성층에 대해 상기 완충층을 선택적으로 측면 방향으로 산화시켜 상기 활성층의 하부에 완충층의 산화층을 형성하는 단계를 포함하여 이루어진다.
상기 반도체 소자 제조 방법은 상기 완충층과 상기 활성층 사이에 저농도의 분리층을 성장시키는 단계와 상기 소자 분리층 사이에 제2소자 분리층을 형성하는 단계, 및 상기 제2소자 분리층과 상기 소자 분리층 사이의 상기 활성층에 불순물을 이온 주입하여 상기 저농도 분리층에 도달하는 깊은 불순물층을 형성하여 상기 저농도 분리층을 통해 상기 활성층 아래에 연결되는 하부 전극을 형성하는 단계를 더 포함할 수 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 관점에 따른 반도체 소자 제조 방법은, 반도체 기판 상에 실리콘 게르마늄층의 완충층을 성장시키는 단계와, 상기 완충층 상에 실리콘층의 활성층을 형성하는 단계와, 상기 활성층을 패터닝하여 상기 활성층의 측면 및 상기 완충층의 표면 일부를 노출하는 단계와, 상기 활성층에 대해 상기 완충층을 선택적으로 측면 방향으로 산화시켜 상기 활성층의 하부에 완충층의 산화층을 형성하는 단계를 포함하여 이루어진다.
여기서, 상기 반도체 소자 제조 방법은, 상기 완충층과 상기 활성층 사이에 상기 고농도의 하부 게이트층을 성장시키는 단계, 및 상기 하부 게이트 상에 하부 게이트 산화층용 실리콘 게르마늄층의 제2완충층을 성장시키는 단계를 더 포함하고, 상기 하부 게이트층은 상기 활성층의 패터닝에서 자기 정렬로 하부 게이트로 패터닝되고, 제2완충층은 상기 완충층의 측면 방향으로의 선택적인 산화에서 함께 측면 방향으로 산화될 수 있다.
여기서, 상기 완충층의 산화층을 형성하는 단계는 습식 열 산화로 수행될 수 있다.
상기 완충층은 중간 부위에서의 게르마늄의 몰 농도가 최대인 두께 방향으로의 게르마늄 몰 농도 구배를 가지며 성장될 수 있다. 이때, 상기 완충층은 대략 0.1 내지 0.8 정도의 게르마늄의 몰 농도를 가지도록 에피(epi) 성장될 수 있다.
상기 완충층을 성장시키는 단계는 상기 반도체 기판 상에 하부 완충층을 게르마늄 몰 농도를 증가시키며 성장하는 단계와, 상기 하부 완충층 상에 상기 하부 완충층에 비해 높은 게르마늄 몰 농도로 중간 완충층을 성장시키는 단계와, 상기 중간 완충층 상에 상기 중간 완충층에 비해 낮은 게르마늄 몰 농도로 감소시키며 상부 완충층을 성장시키는 단계를 포함하여 수행될 수 있다. 이때, 상기 중간 완충층은 대략 0.3 내지 0.8 정도의 게르마늄의 몰 농도를 가지도록 에피 성장되고, 하부 완층층은 두께 방향에 따라 대략 0 내지 0.3의 게르마늄 몰 농도를 가지도록 에피 성장되고, 상부 완충층은 대략 0.8 내지 0의 게르마늄 몰 농도를 가지도록 에피 성장될 수 있다.
상기 반도체 소자 제조 방법은 상기 완충층의 측면 방향으로의 선택적인 산화를 촉진하기 위해 상기 완충층 내에 불순물을 주입하는 이온 주입 과정을 더 포함하여 이루어질 수 있다. 이때, 상기 이온 주입되는 불순물로 산소 이온, 인 이온, 비소 이온 또는 보론 이온을 사용할 수 있다.
상기 완충층의 산화층은 상기 활성층의 아래를 완전히 감싸거나 또는 상기 활성층의 아래에 일부의 상기 완충층을 잔류시키도록 형성될 수 있다.
본 발명에 따르면, 보다 간단한 공정 과정으로 소자 격리 효과를 높일 수 있고 플로팅 바디 효과(floating effect)를 개선할 수 있으며 디플리션된 채널을 구현할 수 있는 반도체 소자를 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 다른 층이 개재되어질 수 있는 것으로 바람직하게 해석된다.
본 발명의 실시예에서는 기판 상에 실리콘-게르마늄층의 완충층을 도입하고, 실리콘-게르마늄층 상에 채널 등을 위한 활성층을 도입한 후, 실리콘-게르마늄층의 완충층을 선택적으로 산화시켜 완충층 산화층을 형성하는 바를 제시한다. 이때, 완충층 산화층의 형성은 실리콘-게르마늄층의 상대적으로 빠른 측면 방향으로산화(lateral oxidation)를 이용하여 수행된다.
이로부터, 소자 제작의 일괄 공정중에 비교적 쉬운 방법으로 소자 격리의 효과를 높일 수 있으며, 산화 속도가 상대적으로 빠른 실리콘-게르마늄 완충층의 측면 산화를 통하여 소자의 전기적 절연 효과를 제고시킬 수 있다. 그리고, 기본적으로 동일한 방식으로 하되, 잔류 완충층을 채널의 아래에 잔류시켜 소자의 격리에 의한 플로팅 바디 효과(floating body effect)를 방지하는 특징을 지니는 디플리션(depletion)된 채널을 지닌 소자 구조도 구현할 수 있다. 이러한 구조의 장점은 고품질의 게이트 동작 특성을 얻을 수 있도록 한다. 따라서, 본 발명의 측면 산화를 이용하는 소자의 제조공정 기술은 나노 스케일의 MOS 게이트를 갖는 SiGe/Si 이종 접합 구조를 이용하여 초고속으로 동작하되 소비전력이 매우 적은 고집적회로의 제작에 매우 유용하다.
제1실시예
도 3은 본 발명의 제1실시예에 의한 반도체 소자를 설명하기 위해서 개략적으로 도시한 도면이다.
도 3을 참조하면, 본 발명의 실시예는 종래의 소자 구조가 지닌 문제점을 해결하는 방안을 제공하는 기술로서, 실리콘의 반도체 기판(100)에 실리콘-게르마늄의 이종 접합 구조를 채용하는 바를 제시한다. 구체적으로, 반도체 기판(100) 상에 실리콘-게르마늄층의 완충층(300)을 도입하고, 이러한 완충층(300) 상에는 트랜지스터의 소스/드레인 영역(800) 및 채널 형성이 형성되는 활성층(400)이 도입된다. 이러한 활성층(400)에 소자 분리층(500)이 도입되고, 게이트 산화층(600)을 수반하는 게이트(700)가 도입되고, 게이트(700) 측면에는 게이트 스페이서(750)가 도입된다. 게이트(700)에는 게이트 접촉층(770)이 도입되고, 소스/드레인 영역(800)에는 소스/드레인 접촉층(850)이 도입되어 트랜지스터 소자가 형성된다.
본 발명의 실시예에서는 활성층(400) 등을 도입한 후, 완충층(300)을 선택적으로 산화시켜 활성층(400) 아래를 감싸는 형태의 완충층 산화층(370)을 도입하여 소자 격리의 효과를 높인다. 이러한 완충층 산화층(370)의 도입은 산화 속도가 실리콘에 비해 상대적으로 빠른 실리콘-게르마늄층의 산화 특성을 이용하여 실리콘-게르마늄층의 완충층(300)의 측면 방향으로의 산화를 선택적으로 구현함으로써 이루어진다.
이때, 이러한 완충층 산화층(370)은 측면 방향으로의 선택적 산화 정도를 필요에 따라 조절함으로써, 완충층 산화층(370)이 완전히 활성층(400) 아래, 즉, 채널이 형성될 부분과 정션(junction)을 위한 소스/드레인 영역(800) 아래를 완전히 감싸도록 할 수 있거나, 완충층 산화층(370)이 완충층(300)의 일부가 잔류하도록 허용하여 완충층(300)의 잔류하는 부분이 채널의 아래에 도입될 수 있다.
완충층 산화층(370)이 활성층(400) 아래를 완전히 감싸 활성층(400)과 하부의 실리콘의 반도체 기판(100)을 격리시킴으로써, SOI 소자 형태와 같이 완전히 디플리션된 채널(fully depleted channel)이 구현되도록 허용할 수 있다. 또한, 완충층(300)의 잔류하는 부분을 완충층 산화층(370)이 허용함으로써, 소자의 격리에 의한 플로팅 바디 효과(floating body effect)를 완화하여 부분적으로 디플리션된 채널(partially depleted channel)을 구현할 수 있다.
이러한 구조의 장점은 이렇게 제어된 완충층 산화층(370)에 의해서 고품질의 게이트 동작 특성을 얻을 수 있도록 할 수 있다. 더욱이, 용이하게 SOI 구조 형태를 소자형성 공정에서 구현하며 얇은 채널이 형성되도록 할 수 있다. 따라서, 이와 같은 소자 구조는 기존의 SOI 기판을 이용하는 소자 구조의 제작에 비하여 간단하고, 저 비용이고, 정확하게 채널과 산화층(370)의 영역을 구분할 수 있는 장점을 제공한다.
도 4 내지 도 9는 본 발명의 제1실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다. 도 4 내지 도 8은 본 발명의 제1실시예에 의한 SOI 구조 형태를 이용하여 MOS 구조의 반도체 소자를 제작하는 공정 과정을 단계별로 설명하고 있으며, 도 9는 이러한 반도체 소자 제조 과정에서 선택적으로 부가될 수 있는 공정 단계를 설명하고 있다.
도 4를 참조하면, 반도체 기판(100) 상에 완충층(300) 및 활성층(400)을 순차적으로 형성한다. 구체적으로, 소자를 제작하기 위해서 우선 실리콘의 반도체 기판(100)을 H2SO4/H2O2와 H2O/HF 세척, RCA법 등과 같이 알려진 세정 방법을 이용하여 세척한다. 이후에, 완충층(300)과 활성층(400)을 에피 성장(epitaxial growth)으로 형성한다. 이때, 완충층(300)은 SiGe층으로 형성되고, 활성층(400)은 바람직하게 실리콘층으로 형성된다.
이와 같은 SiGe과 실리콘의 에피층들을 성장하기 위해서는 상압 화학 증착 (Atmospheric Pressure Chemical Vapor Deposition)을 위한 장비나 저압 화학 증착(Low Pressure Chemical Vapor Deposition)을 위한 장비 또는 극저압 화학 증착 (Ultra High Vacuum Chemical Vapor Deposition)을 위한 장비를 이용하고, 수소의 환원 분위기에서 이러한 장비를 이용하는 것이 바람직하다.
이러한 에피층들의 성장을 위하여 성장 챔버에 장입하는 사이에 반도체 기판(100), 즉, 웨이퍼(wafer)의 표면에 형성되는 수 원자층 두께의 자연 산화층(native oxide)은 900oC 내지 1000oC 온도에서 수소 분위기로 대략 2분 이상 열처리하여 제거할 수 있다. 이후에, 성장 챔버는 에피 성장을 위한 온도와 가스 분위기로 맞춰진다. 상술한 에피 성장 장비는 할로겐 램프(halogen lamp)나 RF 인덕션 히터(RF induction heater)와 같이 급속 열처리(RTP:Rapid Thermal Process)의 기능을 갖추어 복잡한 구조로 에피층들을 연속해서 성장할 수 있도록 구비된 것일 수 있다.
실리콘 기판(100)으로부터의 영향을 최소로 하고 절연 격리의 효과를 높이기 위하고, 고품질의 에피 성장을 위하여 하부 완충층(310)을 우선적으로 성장한다. 이때 실리콘의 가스 소스로 실레인(SiH4) 이나 다이실레인(Si2H6) 또는 다이클로로실레인(SiCl2H2) 가스를 이용할 수 있다. 하부 완충층(310)이 실리콘층으로 형성될 수 있으나, 막질 내에서 두께 방향으로 게르마늄의 농도가 증가하도록 SiGe층으로 에피 성장시킬 수 있다. 따라서, 하부 완충층(310)은 종방향으로 게르마늄의 농도 구배가 몰분률로 0 에서 0.3까지 변화하도록 에피 성장시키는 것이 바람직하다. 즉, 실리콘 기판(100)과의 계면에서 게르마늄의 몰농도가 0이고 상측 표면 인근에는 대략 게르마늄의 몰농도가 0.3인 농도 구배를 가지는 SiGe층으로 하부 완충층(310)을에피 성장시킨다. 이러한 하부 완충층(310)의 에피 성장은 실리콘 소스와 게르마늄 소스의 비를 조절함으로 가능하다.
하부 완충층(310)을 에피 성장하는 과정에 연속하여 하부 완충층(310) 상에 보다 높은 Ge 몰농도를 갖는 SiGe층으로 중간 완충층(330)을 성장시킨다. 따라서, 중간 완충층(330)은 Si1-xGex층으로 성장되며, 이때, Ge의 몰분율(x)은 결함이 다른 활성층 또는 다른 SiGe 전도층으로 전파되지 않도록 적절히 최적화된 값으로 0.3 내지 0.8까지 조절하여 사용한다. 바람직하게는 대략 0.3 내지 0.5 정도의 게르마늄 몰 농도를 가지도록 형성된다. 예를 들어, 중간 완충층(330)의 중간 부분에서의 Ge 몰농도가 최대치인 대략 0.5 정도이고 그 아래 위로 갈수록 Ge의 몰농도가 감소되는 게르마늄의 농도 구배를 중간 완충층(330)이 가지거나, 또는, 중간 완충층(330)이 대략 0.5의 균일한 게르마늄 몰 농도를 가지도록 성장될 수 있다. Si1-xGex층의 중간 완충층(330)의 성장에 있어서 Ge의 몰분율이 0.5일 경우 격자 상수의 불일치가 2% 이상이 될 수 있다.
이와 같이, 중간 완충층(330)의 SiGe층의 Ge 몰 농도를 높게 하면, 이러한 SiGe층을 성장하는 도중에 응력 이완(stress relaxation)이 심하게 일어나거나 또는 추후에 진행되는 공정의 열충격에 의해 결정성이 와해될 수 있다. 심한 경우, SiGe층이 임계 두께보다 두꺼워지는 한계에서 결함이 에피의 표면으로 대량 전달되어 표면의 결정이 매우 심하게 손상되어 소자가 위치하는 상층 부위의 활성층(400)에까지 결함이 전파될 수 있다.
이와 같이 원하지 않는 문제점들의 발생을 방지하기 위해서, 중간 완충층(330) 상에 상부 완충층(350)을 성장시킨다. 상부 완충층(350)은 점차 Ge의 몰농도가 감소하도록 SiGe층으로 성장시킨다. 이와 같은 상부 완충층(350) 상에 활성층(400)을 성장시킨다. 활성층(400)은 실리콘층으로 성장시키는 것이 바람직하다.
이제까지 설명에서 하부 완충층(310), 중간 완충층(330), 상부 완충층(350) 및 활성층(400)을 구분하여 설명하였으나, 이는 이러한 층을 에피 성장시키는 것을 보다 효과적으로 설명하기 위해서이며, 실질적으로 하부 완충층(310), 중간 완충층(330), 상부 완충층(350) 및 활성층(400)은 연속적으로 에피 성장될 수 있다. 이때, 하부 완충층(310), 중간 완충층(330), 상부 완충층(350)을 포함하는 완충층(300)은 그 종단 방향으로 게르마늄 농도가 중간 부위에서 최대가 되고 이러한 중간 부위 아래 및 위로 갈수록 게르마늄 농도가 감소되는 게르마늄 농도 구배를 가지는 SiGe층으로 이해되는 것이 보다 바람직하다.
한편, 중간 완충층(330)은 상기한 바와 같은 Ge의 몰농도 범위 내에서 실질적으로 Ge의 몰분율이 변동(fluctuate)하는 초격자(superlattice) 구조로 바람직하게 형성될 수 있다. 이에 따라, 후속의 열산화 등의 과정에 인가되는 응력이 부정합(misfit) 전위의 형성과 전파와 해소의 과정을 거쳐서 해결될 수 있다. 즉 교번(alternating)하는 몰분율은 소자의 평면 방향으로 전위가 이동하는 확률을 높이고 뜨레딩(threading) 전위의 방향도 평면으로 전환되도록 유도하게 된다. 이러한 현상에 대해서는 GaAs, GaN과 같은 화합물 반도체의 이종 접합구조 소자를 제작하는데 격자상수의 차이가 큰 경우에 자주 이용되어 왔다. 초격자가 Si1-xGex/Si1-yGey의 형태에서는 서로의 계면에서 Ge의 확산과 응력의 이완이 열산화와 함께 발생하여 결함의 생성과 소멸을 효과적으로 통제하여 채널이 형성될 활성층(400)으로 결함이 전파되지 않도록 제어할 수 있다.
도 5를 참조하면, 활성층(400)에 소자 분리층(500)을 형성한다. 구체적으로, 활성층(400) 표면에 패드(pad) 산화층(610)을 대략 40nm 정도 성장하고, 실리콘 질화물층으로 증착하여 열산화에 필요한 마스크(110)를 형성시킨다. 이어서, 노출된 활성층(400) 부분을 건식으로 산화시킨다. 이 때 건식 열산화의 온도는 완충층에 결함이 발생되지 않는 한계에서 제어될 수 있다. 활성층(400)의 두께는 대략 10 - 30 nm으로 매우 얇기 때문에 열산화에 소요되는 온도와 시간은 마스크(110)에 의해서 선택적으로 가려져 건식 산화로부터 보호되고 있는 활성층(400)의 실리콘층 부분을 보호하는 한계로 조절된다. 이와 같은 건식 열산화 과정에 의해서 소자 분리층(500)이 형성된다. 소자 분리층(500)에 의해서 격리된 활성층(400) 부분에는 트랜지스터를 위한 채널 또는 정션 등이 형성되게 된다.
도 6을 참조하면, 앞에서 설명된 소자 분리층(500)을 형성하는 건식 열산화 공정 이후에, 완충층 산화층(370)을 형성한다. 이때, 건식 열산화에서 습식 열산화로 전환하여 실리콘-게르마늄의 완충층(300)이 선택적으로 측면 방향으로 산화되도록 한다. 습식 열산화에 의해서 소자 분리층(500)을 이루는 산화물로부터 산화가 시작된다. 이때, 완충층(300)을 이루는 실리콘-게르마늄층은 실리콘층에 비하여 3~ 10배의 빠른 속도로 산화되게 된다. 이에 따라, 산화는 소자 분리층(500)을 이루는 산화물로부터 완충층(300)을 따라 측면 방향으로 선택적으로 진행된다. 실리콘-게르마늄층의 산화 속도는 게르마늄의 몰농도에 비례하게 되므로, 실질적으로, 완충층(300)의 중간 완충층(330)을 따르는 측면 방향으로의 산화가 가장 빠른 속도로 전파되게 된다.
이와 같은 실리콘-게르마늄의 선택적인 측면 산화를 통해서, 도 6에 도시된 바와 같이 활성층(400)의 아래에 완충층 산화층(370)이 도입된다. 이때, 산화 시간 등을 제어함으로써, 양쪽의 소자 분리층(500) 아래에서부터 시작된 측면 방향으로의 완충층(300)의 선택적 산화는 도 6에 도시된 바와 같이 중간 부분을 잔류시키며 종료될 수 있다. 이에 따라, 완충층 산화층(370)은 활성층(400)의 중간 아래에 완충층(300)의 잔류되는 부분을 잔류시킨 채 활성층(400)의 아래를 부분적으로 감싼 상태로 형성될 수 있다. 이러한 완충층 산화층(370)은 결국 활성층(400)을 부분적으로 디플리션시키게 된다.
실리콘-게르마늄층의 산화 속도는 게르마늄의 몰농도에 비례하게 되므로, 실질적으로, 게르마늄의 몰농도가 가장 높은 완충층(300)의 중간 부분, 예컨대, 중간 완충층(330) 부분에서 측면 방향으로의 산화가 가장 멀리 진행되게 된다. 따라서, 중간 완충층(330)의 잔류 부분이 가장 좁고, 상부 완충층(350) 및 하부 완충층(310)의 잔류 부분은 상기한 중간 완충충(330)의 잔류 부분에 비해 넓은 영역으로 잔류된다.
이때 측면 방향으로 산화가 급격히 진행되어 발생될 수 있는 부피 팽창으로인하여, 활성층(400) 방향으로 결함이 발생될 수 있다. 그리고 완충층(300)의 계면측으로 Ge가 편석되면서 Ge의 농도가 증가되는 문제점이 발생할 수 있다. 따라서 부피 팽창에 의한 응력의 이완을 위해 적절히 제어되는 산화 반응의 제어가 필요로 된다. 그럼에도 불구하고, 산화 과정에서 발생될 수 있는 응력의 대부분은 일정한 Ge의 몰분율의 기울기를 지닌 상부 완충층(350)과 하부 완충층(310)에 의해서 열산화 공정 중에 응력 이완 과정에 의해 해소된다.
도 7을 참조하면, 산화 과정에서 사용된 마스크(110) 및 패드 산화층(610)을 제거한 후, 노출된 활성층(400) 표면에 게이트 산화층(600)을 성장시키고, 게이트(700)를 형성한다. 이후에, 소스-드레인 영역을 위한 LDD(Lightly Doped Drain) 이온 주입으로 제1불순물층(801)을 활성층(400)에 형성한다. 이후에, 게이트(700) 측벽에 스페이서(750)를 형성한다. 이때, 게이트(700)의 폭은 10 ~ 100nm 급으로 매우 작은 나노 스케일(nano-scale)로 형성된다.
한편, 본 발명의 실시예에서의 습식의 열산화 공정에 의해서 SiGe 완충층(300)의 중앙 부위, 예컨대, 중간 완충층(330)에서 빠르게 측면 산화가 진행되었으므로, 활성층(400)에서 채널이 형성될 게이트(700) 아래 부분의 아래 중앙 부위 일부분에는 활성층(300)의 일부가 존재하며 완충층 산화층(370)을 도입되어 있다. 따라서, 이러한 잔류하는 완충층(300) 부분으로 하부의 반도체 기판(100)과 바디 콘택(body contact)의 효과가 구현된다. 또한, 실리콘/실리콘-게르마늄의 이종 접합이 채널 아래에 남아 있게 되므로, 잔류 응력이 채널에 흐를 운반자의 이동도를 높게 유지하는 효과를 구현할 수 있다. 즉, 이종 접합과 SOI의 두 장점을 지닌 부분적으로 디플리션된(partially depleted) 특성의 소자 제작이 가능하다. 이에 따라, 전체적인 제조 공정의 온도를 보다 낮출 수 있어, 필요시 게이트 산화층(600)은 금속-반도체 박막을 사용하여 유효 산화층의 두께를 1nm 이하로 제작할 수 있다.
도 8을 참조하면, 소스/드레인 영역(800)을 형성한다. 스페이서(755)를 마스크로 이온 주입하여 제2불순물층을 형성함으로써 소스/드레인 영역(800)을 형성한다. 오믹 접촉을 위한 소스/드레인 접촉층(850)과 게이트 접촉층(770)을 형성한다. 이때, 이온 주입의 에너지를 채널 두께에 적합한 농도분포가 되도록 조절하고, 소스/드레인 영역의 정션을 위한 이온 주입에 의한 전체 불순물층이 하부의 완충층 산화층(370)의 계면에서 발생되는 결함이나 계면 준위(interface state)를 잠식하도록 한다. 예컨대, 이온 주입 에너지는 상부 완충층(310)의 일부까지 1018cm-3고농도로 도핑이 되도록 한다.
한편, 완충층 산화층(370)이 활성층(400)의 실리콘층 등과 선택적으로 측면 산화되는 것을 촉진하기 위해서 완충층(300)을 산화하기 이전에 완충층(300)에 이온 주입 과정을 수행할 수 있다.
도 9를 참조하면, 완충층(300)에 내에 측면 산화 촉진을 위한 이온 주입층(390)을 도입한다. 이러한 이온 주입층(390)을 위한 이온 주입 과정은 필요에 따라 선택적으로 이루어질 수 있다. 즉, 후속에 진행될 완충층(300)의 측면 방향으로의 선택적인 산화 과정에서, 측면 방향으로 산화되는 반응 속도를 보다 증가시키기 위해서 필요한 경우 산소(또는 오존)나 보론(B), 비소(As) 또는 인(P) 등의이온을 주입하여 바람직하게 중간 완충층(330) 내에 이온 주입층(390)을 형성시킨다. 이때, 바람직하게는 산화의 소스(source)로도 사용될 수 있는 산소 이온을 주입하는 것이 바람직하다.
이러한 이온 주입층(390)을 위한 이온 주입 과정에 이용될 마스크(113)를 패드 산화층(610) 상에 형성한 후, 이런 마스크(113)에 의해 노출된 부분에 이온 주입한다. 이때, 이온 주입층(390)이 완충층(300) 내에, 바람직하게는 게르마늄의 농도가 가장 높은 부위, 즉, 중간 완충층(330) 내에 도입되도록 이온 주입 공정을 수행한다.
이온 주입층(390)에 형성된 미소 결함과 불순물은 열산화의 활성화 에너지를 줄여서 측면 방향으로의 산화 반응 속도를 높임은 물론이고, 필요에 따라 n-형 또는 p-형으로 형성될 완충층 산화층의 위와 아래를 패시베이션(passivation)하는 효과를 부가적으로 얻을 수 있다. 그러나 이온 주입된 분순물 원자들이 열산화를 진행하는 동안에 활성층(400)으로 너무 많이 확산하는 문제를 방지하기 위해서는 열산화의 온도와 시간을 제한해야 한다.
그럼에도 불구하고, 하부 완충층(310) 및 상부 완충층(350)의 SiGe층에 탄소(C)를 미량 도핑(doping)함으로써 이러한 원하지 않는 불순물 원자의 확산을 보다 방지할 수 있다. 예를 들어, 하부 완충층(310) 및 상부 완충층(350)의 SiGe층에 탄소(C)를 0. 1 내지 0.5 원자%(atomic percent) 이하로 도핑한, 바람직하게는 탄소(C)를 0.01 원자% 이하로 도핑함으로써, 상기한 원하지 않는 불순물 원자의 활성층(400)으로의 확산을 방지할 수 있다. C를 0.01% 이하로 도핑한 SiGe:C층을 이용하면 SiGe층에서 B, P, As의 확산 계수는 감소하여 불순물의 확산을 2배 이하로 감소시킬 수 있다.
제2실시예
완충층(300)을 측면 산화시켜 형성되는 완충층 산화층(370')이 활성층(400) 아래를 완전히 감싸도록 도입될 수 있다. 이에 따라, 채널이 형성될 부분이 완전히 디플리션된 형태의 소자를 구현할 수 있다. 즉, SOI 형태의 소자를 구현할 수 있다.
제2실시예에서 제1실시예에서의 설명에서와 동일한 참조 부호는 균등한 부재를 의미한다.
도 10 및 도 11은 본 발명의 제2실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 10 및 도 11을 참조하면, 완충층 산화층(370')의 형성을 상대적으로 오랜 시간 행하여 채널 아래의 완충층(도 6의 300)을 완전히 산화시킨 형태이다. 이 때 완충층(300)의 열산화는 충분히 되도록 제어하는 것이 매우 중요하다. 특히 게이트(700)의 바로 아래 부위의 채널에는 결함이 전파되지 않도록 열산화의 온도 조건과 시간을 적절히 제어해야 한다. 측면 산화가 진행되는 가장자리 측면과 가장 나중에 산화되는 가운데 부분의 사이에는 부피팽창의 차이에 따르는 응력이 심각하게 발생할 수 있다. 따라서, 측면 산화되는 길이는 가능한 작게 제어되어야 한다. 이러한 측면에서 활성층을 메사(mesa) 형태로 제조할 수도 있다. 그럼에도 불구하고, 이러한 메사 형태는 평면 상에서 공정이 행해지지 않아 다소 난해한 점이 있음에 반하여, 본 발명의 제2실시예는 평면 상에서 집적 회로의 공정이 완료되는 장점이 있다.
도 11을 참조하면, 도 11은 완충층(도 6의 300)이 완전히 산화되어 완충층 산화층(370')이 형성된 경우에 완벽하게 절연된 활성층(400)에 게이트(700), 소스/드레인 영역(800)을 각각 연속해서 제작한 소자의 구조를 나타낸다. 이때, 소스/드레인 영역(800)을 위한 이온 주입에 의한 고농도 주입층은 열산화 과정에서 발생된 결함이 소자의 동작에 해로운 형태로 나타나지 않도록 제어할 수 있다. 이 구조는 완충층 산화층(370')에 의한 분리가 확실하게 완전히 이루어지므로 완전하게 디플리션된 동작을 하는 형태의 소자를 제작하는데 유용하다.
제3실시예
본 발명의 제3실시예는 저농도 분리층을 활성층과 완충층 사이에 도입하는 바를 제시한다. 이와 같은 저농도 분리층은 이중 게이트(double gate)를 가지는 MOSFET 구조의 소자로 적용될 수 있으며, 에미터(emitter), 베이스(base), 콜렉터(collector)로 형성되는 이종 접합 쌍극자 소자로도 적용될 수 있다. 이러한 구조의 소자는 복잡한 제조 공정에 의한 어려움이 있으나, 특별히 동작 속도를 높이고자 하는 경우에 적용하면 유용하다.
제3실시예에서 제1실시예 또는 제2실시예에서와 동일한 참조 부호는 균등한 부재를 의미한다.
도 12 내지 도 15는 본 발명의 제3실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 12를 참조하면, 반도체 기판(100) 상에 시드층(seed layer:200)을 성장한다. 시드층(200)은 실리콘층일 수 있다. 이어서, 하부 완충층(310), 중간 완충층(330), 상부 완충층(350)을 성장하고, 저농도의 분리층(250)을 성장하고, 활성층(400)을 성장하고 패드 산화층(610)을 패시베이션한다. 이때, 완충층(300)은 제1실시예 등에서 기술한 바와 같이 게르마늄 농도 구배를 갖는 실리콘-게르마늄층으로 형성하고, 저농도의 분리층(250) 또는 활성층(400)은 바람직하게 실리콘층일 수 있다. 이때, 저농도의 분리층(250)은 활성층(400)에 형성될 소스/드레인 영역과는 반대 도전형일 수 있다.
다음에, 원하는 부분에 본 발명의 실시예에서 제시한 측면 산화를 촉진(acceleration)하기 위한 불순물을 이온 주입한 이온 주입층(391)을 도입한다. 이때, 이온 주입층(391)이 위치할 부위는 소자에서 산화를 특히 가속하고자 하는 부위에 선택적으로 도입될 수 있다. 본 제3실시예에서는 하부 완충층(310)과 중간 완충층(350)에 걸쳐지게 이온 주입층(391)이 도입될 수 있다.
실질적으로 이온 주입층(391)은 소자의 게이트와 실질적인 활성층의 폭이 작을 경우에는 반드시 이용할 필요는 없다. 이러한 이온 주입층(391)은 앞서 설명한 바와 같이 N-웰(well) 또는 P-웰과 같이 원하는 소자에 따라 B 또는 P, As를 이온 주입하여 완충층으로부터 형성될 산화층 주변이 디플리션되어 누설 전류가 발생되지 않도록 방지하는 역할도 할 수 있다.
도 13을 참조하면, 활성층(400)을 실리콘 질화물의 마스크를 적용하여 부분적으로 열산화층을 형성하여 제1소자 분리층(510)을 형성한다. 실리콘의활성층(400)의 건식 열산화와 실리콘-게르마늄의 완충층(300)의 습식 열산화를 통하여 완충층 산화층(371)을 형성함으로써, 소자를 제작할 부분을 기판(100)으로부터 완전히 격리하였다. 이때, 실질적으로는 완충층(300)의 아래에 있던 실리콘으로 이루어지는 영역도 산화될 수 있다. 이러한 상태에서 소자의 구동 영역이 완전하게 기판(100)으로부터 격리(isolation)되게 된다.
도 14를 참조하면, 추가로 소자 분리 공정, 예컨대, 열산화 공정으로 제2소자 분리층(550)을 성장하고, 제2소자 분리층(550)과 제1소자 분리층(510) 사이의 활성층(400)에 저농도 분리층(250)에 도달하는 깊은 불순물층(910)을 고농도 이온 주입으로 형성한다. 고농도의 깊은 불순물층(910)은 하부 전극(910)으로 이용된다. 이후에, 활성 영역(400)에 게이트 산화층(600)을 수반하여 게이트(700)를 형성하고, 게이트 스페이서(750), 소스/드레인 영역(800)을 형성한다.
도 15를 참조하면, 게이트 접촉층(770), 소스/드레인 접촉층(850) 및 하부 전극 접촉층(950)을 형성하기 위해서, 소스/드레인 영역(800), 게이트(700), 하부전극(910)의 접촉창에 선택적으로 박막을 성장을 하고, 금속-실리사이드를 형성한다. 이 과정 중에 고농도로 도핑된 하부 전극(910)의 층에서는 상부로 확산하는 현상이 있으므로 실질적인 접합 계면은 원래의 위치에서 위로 올라가서 형성된다.
이와 같이 상술한 본 발명의 제3실시예에 의해 형성되는 구조는 이중 게이트를 갖는 MOSFET 구조의 소자가 될 수 있으며, 또한 에미터-베이스-콜렉터로 형성되는 이종 접합 쌍극자 소자에도 적용될 수 있다. 이종 접합 쌍극자 소자의 경우에는, 도 15의 게이트(700)가 에미터가 해당되고 소스/드레인 영역(800)이 베이스에해당되고 하부 전극(910)이 컬렉터에 해당될 수 있다.
제4실시예
본 발명의 제4실시예는 완충층의 일부를 메사 형태로 노출시켜 측면 방향으로의 산화를 보다 용이하게 하고, 부피 팽창 등에 따른 응력 이완이 보다 용이하게 가능하도록 한다. 제4실시예에서 제1실시예 등과 동일한 참조 부호는 균등한 부재를 의미한다.
도 16 내지 도 19는 본 발명의 제4실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 16을 참조하면, 실리콘의 반도체 기판(100)에 도 4를 참조하여 설명한 바와 같이 하부 완충층(310), 중간 완충층(330), 상부 완충층(350)의 완충층(300) 구조를 성장시키고, 활성층(400)을 성장하여 소자 제작을 위한 이종 접합 구조를 형성한다. 그 위에 게이트 산화층(600)을 형성하고, 게이트(700)와 게이트(700)의 측벽을 덮는 제1스페이서(751)를 형성한다.
그 위에 캡 절연층(790)을 증착하고 사진 작업과 식각을 통하여 소스-드레인 영역(800)의 일부분 상의 캡 절연층(790)의 일부를 제거한다. 이 때 게이트(700)의 길이는 10 ~ 100nm급으로 매우 작고 캡 절연층(790)의 식각되어 제거되는 부위도 게이트(700)의 길이에 적절한 형태로 설계되어야 한다. 채널 등이 형성될 활성층(400)의 두께 5 ~ 20nm와 완충층(300)의 두께도 100nm 이하인 최소로 제어하여 후속의 열산화에 따른 응력의 영향을 최소로 감소시킬 수 있다. 이때, 게이트(700) 하부의 채널에 발생될 수 있는 누설 전류를 줄이는 방안으로 H 형태의활성 영역을 소자의 설계에 적용하면 게이트(700) 가장자리로 흐를 수 있는 결함에 다른 누설 전류를 방지할 수 있다.
도 17을 참조하면, 캡 절연층(790)을 마스크로 이용하여 실리콘의 활성층(400)과 상부 완충층(350)을 차례로 식각하여 패터닝한다. 이에 따라, 활성층(400), 실질적으로는 소스/드레인 영역(800)의 측면, 완충층(300) 중의 상부 완충층(350)의 측면이 노출되게 활성층(400)과 완충층(300)이 패터닝된다. 그리고, 중간 완충층(330)의 표면은 이러한 패터닝에 의해서 노출되게 된다.
여기에서 식각 공정을 수행하는 동안에 식각에 의한 측벽과 식각된 바닥에 발생된 결함과 비정질은 후속의 열처리와 습식 식각으로 제거될 수 있다. 따라서, 후속으로 수행될 열산화에서 결함 전파를 방지할 수 있다. 따라서, 실리콘의 활성층(400)의 건식 식각의 공정 조건도 고에너지의 플라즈마(plasma)에 존재하는 이온들에 의해 발생되는 결함층이 깊게 존재하지 않도록 ICP의 저에너지 플라즈마 식각법을 사용하는 것이 바람직하다.
그리고, Ge의 몰분율이 증가하는 하부 완충층(310)과 Ge의 몰분율이 0.3 내지 0.5 정도로 바람직하게 균일하게 유지될 수 있는 중간 완충층(330), 그리고, 다시 감소하는 상부 완충층(350)으로 이루어지는 완충층(300)의 중간의 적정한 위치에서 식각이 재현성 있게 종료되도록 제어되는 것이 바람직하다. 실질적으로, 중간 완충층(330)의 표면이 노출되게 식각이 종료되는 것이 바람직하다. 잔류하는 완충층(300)의 두께에 따라 측면 방향으로 확산하여 들어가는 산화 속도가 달리 제어될 수 있으며, 또한, 산화가 진행되는 동안에 구석으로 집중되는 부피 팽창에 따른 응력이 제어될 수 있다.
도 18을 참조하면, 노출된 완충층(300)의 표면, 실질적으로 중간 완충층(330)의 표면을 열산화하여 산화층이 완충층(300)을 통하여 채널이 형성될 활성층(400)의 아래로 관통되도록 함으로써, 채널을 포함하는 소자가 실리콘의 기판(100)으로부터 전기적으로 격리되도록 한다. 즉, 완충층 산화층(373)이 활성층(400) 아래를 완전히 감싸도록 형성된다. 이러한 열산화 공정은 도 6을 참조하여 설명한 바와 같은 측면 방향으로의 선택적인 산화에 따를 수 있다.
여기에서 열산화는 측면 방향으로 진행되는 산화 속도가 적절히 제어되어 중앙에서 만나고 위와 아래 방향으로 산화과정이 더욱 진행되도록 제어한다. 또 한편으로는 측면 열산화의 정도를 완충층(300)의 중간에서 종료하여 채널의 하부가 기판(100)과 완충층(300)을 통하여 연결되도록 함으로써 바디 플로팅 효과를 조절할 수 있는 소자 구조를 제작할 수 있다.
그러나 측면을 식각하여 측면으로 열산화되는 속도를 높이고 부피의 팽창에 따른 응력에 의한 결함의 발생을 최소로 할 수 있는 구조상의 장점을 최대로 살리는 것은 채널의 하부를 완전히 산화시켜 소자의 활성층(400) 모두가 완벽하게 격리되는 형태로 할 수 있는 것이 바람직하다. 즉, 건식 식각을 통하여 측면이 노출된 활성층(400)이 측면 열산화로 생성되는 완충층 산화층(373)에 의해 상하가 분리되어 위로 부양되는 형태가 된다. 이러한 산화에 의해서 활성층(400)의 노출된 측면 또한 어느 정도 산화되게 된다.
도 19를 참조하면, 캡 절연층(790)을 이방성 식각하여 제1스페이서(751) 상에 제2스페이서(795)를 형성한다. 선택적 성장을 이용하여 상기 이방성 식각에 의해서 노출되는 소스/드레인 영역(800)의 표면에 오믹 접촉을 위한 소스/드레인 접촉층(850)을 성장시킨다. 여기에서, 선택 성장은 소스/드레인 영역(800) 상에서만 선택적으로 성장시킬 수 있고, n-형 또는 p-형의 동일한 도전형일 경우이면 게이트(700)에까지 동시에 선택적 성장이 되도록 조절할 수 있다. 즉, 도 19에 제시되지는 않았으나, 게이트(700)의 표면에도 게이트 접촉층(도시되지 않음)이 함께 선택적으로 형성될 수 있다. 한편, 이렇게 게이트(700)가 상부로 돌출된 구조는 또한 T-형의 금속 게이트를 올리는데 유용하여 RFIC(Radio Frequency Integrated Circuit)나 MMIC(Monolithic Microwave IC)와 같은 응용에 사용할 소자를 제작할 수 있다.
제5실시예
본 발명의 제5실시예는 완충층의 일부를 메사 형태로 노출시키고 채널 하부에 고농도 이온 주입된 하부 게이트층을 도입한다. 제5실시예에서 제1실시예 및 제4실시예 등과 동일한 참조 부호는 균등한 부재를 의미한다.
도 20 내지 도 23은 본 발명의 제5실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 20을 참조하면, 제1완충층(380)을 도 4를 참조하여 설명한 바와 같이 SiGe층으로 실리콘의 반도체 기판(100)의 상부에 성장하고, 이어서 하부 게이트층(730)을 바람직하게 고농도로 도핑된 실리콘층으로 성장하고, 하부 게이트 산화층용 이종 접합층의 제2완충층(650)을 성장하고, 그 상에 바람직하게 실리콘층의 활성층(400)을 성장하여 소자제작을 위한 이종 접합 구조를 형성한다. 이때, 제2완충층(650)은 바람직하게 SiGe층으로 성장된다. 제2완충층(650)은 Ge 몰농도가 제1완충층(380)과 대등하게 높게, 예를 들어, 0.1 내지 0.5 정도의 Ge 몰농도로 형성되는 것이 바람직하다.
그리고, 활성층(400) 상에 게이트 산화층(600)을 형성하고, 게이트(700)와 게이트(700)의 측벽을 덮는 제1스페이서(751)를 형성한다. 그 위에 도 16을 참조하여 설명한 바와 같이 캡 절연층(790)을 증착하고 사진 작업과 식각을 통하여 소스-드레인 영역(800) 상의 캡 절연층(790)을 일부 제거한다.
여기에서 하부 게이트층(730)은 SOI 형태에서의 플로팅 바디 문제를 제거하고, 나노 스케일의 게이트(700)에서 높은 값이 얻어지기 쉬운 오프(Off) 전류를 최소화시키는 역할을 한다. 게이트(700)와 소스/드레인 영역(800)의 가장 자리가 다락(short)될 가능성을 배제하기 위하여 H 형태로 활성 영역을 설정하고, 도시되지는 않았으나 상부와 하부의 게이트(700, 730)가 가장 자리에서 연결되도록 설계한다. 드레인 전류의 흐름은 일차로 상부 게이트(700)에 의하여 제어되며 하부의 게이트(730)는 박막의 절연 특성이 떨어지는 계면 산화층을 통한 전류의 누설이 심하게 발생될 수 있으므로 플로팅 바디 효과를 최소화하는 것이 주요 역할이 된다.
도 21을 참조하면, 캡 절연층(790)을 마스크로 이용하여 도 17을 참조하여 설명한 바와 같이, 실리콘의 활성층(400)과 제2완충층(650)과 고농도 도핑층인 하부 게이트층(730)을 차례로 식각한다. 이에 따라, 하부의 제1완충층(380)의 표면이 노출된다. 그리고, 상기한 식각에 의해서 하부 게이트층(730)이 자기 정렬 식각되어 활성층(400)의 채널이 형성될 부위 아래에 하부 게이트(730)로 패터닝되게 된다.
여기에서 식각 공정을 수행하는 동안에 노출되는 식각된 측면과 식각된 바닥에 발생된 결함과 비정질은 후속되는 열처리와 습식 식각으로 제거될 수 있어, 후속으로 수행되는 열산화에서 결함 전파를 방지할 수 있다.
제1완충층(380)은 실질적으로 Ge의 몰분율이 변동(fluctuate)하는 초격자 구조로 형성되며, 이에 따라, 열산화의 과정에 인가되는 응력이 부정합(misfit) 전위의 형성과 전파와 해소의 과정을 거쳐서 해결될 수 있다. 즉, 교번(alternating) 하는 몰분율은 소자의 평면 방향으로 전위가 이동하는 확률을 높이고 뜨레딩(threading) 전위의 방향도 평면으로 전환되도록 유도하게 된다.
도 22를 참조하면, 제1완충층(380)의 표면을 도 18을 참조하여 설명한 바와 같이, 열산화하여 산화층이 제1완충층(380)을 따라 하부 게이트층(730)의 하부를 관통되도록 함으로써, 채널을 포함하는 소자가 실리콘의 기판(100)으로부터 전기적으로 격리되도록 한다. 이때, 제2완충층(650) 또한 상기한 바와 같이 SiGe층으로 형성되고 Ge 몰농도가 제1완충층(380)과 대등하게 높게, 예를 들어, 0.3 내지 0.6 정도의 Ge 몰농도로 형성되므로, 제2완충층(650)은 열산화, 즉, 습식 열산화에 의해서 측면 방향으로 산화가 진행되어 하부 게이트 산화층(651)으로 형성된다.
열산화는 측면 방향으로 진행되는 산화 속도가 제1완충층(380)의 중앙에서 만나고 위와 아래 방향으로 산화 과정이 더욱 진행되도록 제어될 수 있다. 특히, 하부 게이트(730)의 불순물 농도는 저항의 변화는 물론이고 채널측으로도 확산되어임계 전압의 변화를 유발할 수 있으므로, 하부 게이트(730)의 도핑 농도와 Ge의 몰분율의 제어를 위하여 제1완충층(380) 및 제2완충층(650)은 여러 개의 층으로 구성되도록 설계될 수 있다.
도 23은 캡 절연층(790)을 도 19를 참조하여 설명한 바와 같이 식각하여 제2스페이서(795)를 형성하고, 선택적 성장을 이용하여 상기 식각에 의해서 노출되는 소스/드레인 영역(800)에 오믹 접촉 형성을 위한 소스/드레인 접촉층(850)을 성장한다. 여기에서 선택 성장은 소스/드레인 영역(800)에 접촉하는 부위로 제한시킬 수 있고, 동일한 n-형 또는 p-형일 경우이면 게이트(700)에까지 동시에 접촉층이 선택적 성장이 되도록 할 수 있다.
이에까지 설명한 바와 같이 SiGe:C/Si 또는 SiGe/Si의 이종 접합 구조를 이용하여 SOI가 적용되는 나노 스케일 MODFET를 제작함으로써, 통상의 Si MOSFET에 비해 전력 소모와 지연 시간의 곱인 값을 감소시킬 수 있고, 이종 접합의 전류 제한 기능으로 인하여 CMOS의 선형특성을 개선시킬 수 있다. Si 반도체의 극미세 소자화를 이루는 동시에 2V 이하의 저 전압구동, 정확한 임계 전압의 조절, 저 소비전력과 같은 장점을 제공한다. 따라서, 수 십 기가비트의 ULSI와 수 십 기가 Hz의 동작 특성으로 라디오파 집적 회로, 밀리미터파 집적 회로뿐만 아니고 기억 소자와 마이크로 프로세서, 광전집적회로, 시스템 온 칩(System-on-Chip) 등을 구현하는데 활용될 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, SiGe층의 Si층에 대해 상대적으로 빠른 속도로 산화될 수 있는 특성을 이용하여 채널이 형성될 활성층의 하부에 SiGe층을 완충층으로 도입하여 측면 방향으로 선택적으로 산화시킴으로써, SOI 형태의 소자를 보다 용이하게 제조할 수 있다. SiGe층을 완충층의 측면 방향으로 선택적인 산화에 의해서 형성된 완충층 산화층은 채널을 기판으로부터 완전히 디플리션시키거나 부분적으로 디플리션시키도록 격리할 수 있다. 따라서, 소자의 고속 동작 특성을 향상시킬 수 있다.
Claims (12)
- 반도체 기판 상에 실리콘 게르마늄층의 완충층을 성장시키는 단계;상기 완충층 상에 실리콘층의 활성층을 형성하는 단계;상기 활성층에 선택적 산화에 의한 소자 분리층을 형성하는 단계; 및상기 소자 분리층 아래에서 상기 활성층에 대해 상기 완충층을 선택적으로 측면 방향으로 산화시켜 상기 활성층의 하부에 완충층의 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 기판 상에 실리콘 게르마늄층의 완충층을 성장시키는 단계;상기 완충층 상에 실리콘층의 활성층을 형성하는 단계;상기 활성층을 패터닝하여 상기 활성층의 측면 및 상기 완충층의 표면 일부를 노출하는 단계;상기 활성층에 대해 상기 완충층을 선택적으로 측면 방향으로 산화시켜 상기 활성층의 하부에 완충층의 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1 또는 2항에 있어서,상기 완충층의 산화층을 형성하는 단계는 습식 열 산화로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1 또는 2항에 있어서, 상기 완충층은중간 부위에서의 게르마늄의 몰 농도가 최대인 두께 방향으로의 게르마늄 몰 농도 구배를 가지며 성장되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서, 상기 완충층은대략 0.1 내지 0.8 정도의 게르마늄의 몰 농도를 가지도록 에피 성장되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1 또는 2항에 있어서, 상기 완충층을 성장시키는 단계는상기 반도체 기판 상에 하부 완충층을 게르마늄 몰 농도를 증가시키며 성장하는 단계;상기 하부 완충층 상에 상기 하부 완충층에 비해 높은 게르마늄 몰 농도로 중간 완충층을 성장시키는 단계; 및상기 중간 완충층 상에 상기 중간 완충층에 비해 낮은 게르마늄 몰 농도로 감소시키며 상부 완충층을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서,상기 중간 완충층은 대략 0.3 내지 0.8 정도의 게르마늄의 몰 농도를 가지도록 에피 성장되고,상기 하부 완층층은 두께 방향에 따라 대략 0 내지 0.3의 게르마늄 몰 농도를 가지도록 에피 성장되고,상기 상부 완충층은 대략 0.8 내지 0의 게르마늄 몰 농도를 가지도록 에피 성장되는 것을 특징으로 반도체 소자 제조 방법.
- 제1 또는 2항에 있어서,상기 완충층의 측면 방향으로의 선택적인 산화를 촉진하기 위해 상기 완충층 내에 불순물을 주입하는 이온 주입 과정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제8항에 있어서,상기 이온 주입되는 불순물로 산소 이온, 인 이온, 비소 이온 또는 보론 이온을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1 또는 2항에 있어서,상기 완충층의 산화층은 상기 활성층의 아래를 완전히 감싸거나 또는 상기 활성층의 아래에 일부의 상기 완충층을 잔류시키도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 완충층과 상기 활성층 사이에 저농도의 분리층을 성장시키는 단계;상기 소자 분리층 사이에 제2소자 분리층을 형성하는 단계; 및상기 제2소자 분리층과 상기 소자 분리층 사이의 상기 활성층에 불순물을 이온 주입하여 상기 저농도 분리층에 도달하는 깊은 불순물층을 형성하여 상기 저농도 분리층을 통해 상기 활성층 아래에 연결되는 하부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제2항에 있어서,상기 완충층과 상기 활성층 사이에 상기 고농도의 하부 게이트층을 성장시키는 단계; 및상기 하부 게이트 상에 하부 게이트 산화층용 실리콘 게르마늄층의 제2완충층을 성장시키는 단계를 더 포함하고,상기 하부 게이트층은 상기 활성층의 패터닝에서 자기 정렬로 하부 게이트로 패터닝되고,제2완충층은 상기 완충층의 측면 방향으로의 선택적인 산화에서 함께 측면 방향으로 산화되는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020047348A KR20040014716A (ko) | 2002-08-10 | 2002-08-10 | 활성 영역 하부에 산화층을 가지는 반도체 소자를제조하는 방법 |
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| KR1020020047348A KR20040014716A (ko) | 2002-08-10 | 2002-08-10 | 활성 영역 하부에 산화층을 가지는 반도체 소자를제조하는 방법 |
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Country Status (1)
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|---|---|
| KR (1) | KR20040014716A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9390982B2 (en) | 2013-09-13 | 2016-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS devices with reduced leakage and methods of forming the same |
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2002
- 2002-08-10 KR KR1020020047348A patent/KR20040014716A/ko not_active Application Discontinuation
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