KR20050013163A - 재결합 영역을 갖는 ｓｏｉ 전계 효과 트랜지스터 요소 및그 제조 방법 - Google Patents
재결합 영역을 갖는 ｓｏｉ 전계 효과 트랜지스터 요소 및그 제조 방법Info
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Abstract
SOI 트랜지스터 요소 및 그 제조 방법이 개시되는바, 여기에서는 액티브 트랜지스터 영역 내에 약간의 격자 미스매치를 갖는 영역을 포함시킴으로써, 높은 농도의 고정된 점 결함들이 생성된다. 일 특정 실시예에서, 액티브 영역에 실리콘 게르마늄층(320)이 제공되는바, 이는 트랜지스터 요소를 열 처리할 때 실리콘 게르마늄층의 변형의 완화로 인해 높은 농도의 점 결함들을 갖는다. 이러한 점 결함들로 인해, 재결합 속도가 크게 증가함으로써, 액티브 영역에 저장된 전하 캐리어들의 수를 감소시킨다.
Description
현대의 집적 회로들에서는, 전계 효과 트랜지스터들과 같은 개별적인 회로 요소들의 수 및 이에 따른 밀도가 끊임없이 증가하고 있으며, 결과적으로 이러한 집적 회로들의 성능이 개선되고 있다. 집적 회로들의 패키지 밀도 및 신호 성능의 증가는, 단일 회로 요소가 차지하는 칩 면적을 최소화하고 지연된 채널 형성으로 인한 신호 전달 지연을 감소시키기 위해, 전계 효과 트랜지스터들의 게이트 길이 및 이에 따른 채널 길이와 같은 임계 피쳐 사이즈(feature size)의 감소를 요구한다. 하지만, 현재의 임계 피쳐 사이즈들은 0.1㎛ 및 그 미만에 접근하고 있으며, 트랜지스터 요소들의 사이즈들을 감소시킴으로써 얻어지는 회로 성능에 있어서의 추가적인 개선은 벌크 실리콘 기판들에 형성되는 트랜지스터들의 기생 캐패시턴스에 의해 부분적으로 오프셋된다.
디바이스 및 회로 성능에 대해 끊임없이 증가하는 요구들을 충족시키기 위해, 회로 설계자들은 새로운 디바이스 아키텍쳐들을 제시했다. 예를 들어 CMOS 디바이스와 같은 회로의 성능을 개선하기 위한 한 기술은 소위 SOI 기판에 회로를 제조하는 것인바, 여기에서는 절연층이 벌크 기판, 예를 들어 실리콘 기판 또는 유리 기판에 형성되고, 이러한 절연층은 종종 실리콘 이산화물(이는 매몰 산화물층이라고도 한다)로 이루어진다. 이후, 전계 효과 트랜지스터 디바이스의 액티브 영역이 얕은 트렌치 절연부에 의해 정의되어 있는 절연층 위에 실리콘층이 형성된다. 이렇게 제조되는 트랜지스터는 트랜지스터 영역을 둘러싸는 영역들로부터 전기적으로 완전히 절연된다. 벌크 반도체 기판에 제조되는 통상적인 디바이스와 대조적으로, SOI 디바이스의 액티브 영역의 정확한 공간 제한은, 래치업 및 기판으로 드리프트(drift)되는 누설 전류와 같은, 통상적인 디바이스들로부터 알려져있는 기생 효과들을 상당히 억제한다. 또한, SOI 디바이스들은 벌크 반도체 기판에 제조되는 디바이스들과 비교하여 기생 캐패시턴스가 보다 낮음으로써, 개선된 높은 주파수 성능을 나타내는 것을 특징으로 한다. 또한, 액티브 영역의 체적이 상당히 감소함으로 인해, 방사에 의해 야기되는 전하 캐리어 발생 또한 두드러지게 감소함으로써, SOI 디바이스들을 방사 집중 환경에서의 응용들에 매우 적절하게 한다.
한편, 통상적으로 제조되는 디바이스들을 능가하는 SOI 디바이스들의 장점들은 소위 플로팅 바디 이펙트(floating body effect)에 의해 부분적으로 오프셋될 수 있는바, 여기에서는 예를 들어 N-채널 MOS 트랜지스터의 정공들과 같은 소수 전하 캐리어들이 채널 영역의 아래에 축적됨으로써, 문턱 전압, 단일 트랜지스터 래치업 등과 같은 트랜지스터의 특성에 악영향을 미치게 된다.
각각 벌크 트랜지스터 및 SOI 트랜지스터의 개략적인 측면도를 도시하는 도 1, 2를 참조하여, 전형적인 종래의 벌크 MOS 트랜지스터 및 전형적인 종래의 SOI MOS 트랜지스터가 갖는 문제들을 대해 보다 상세히 설명한다.
도 1에서, N-채널 트랜지스터(100)는 실리콘 기판(101)에 형성된다. 이 트랜지스터(100)는 얕은 트렌치 절연부들(108)에 의해 정의되는 액티브 영역(102)을 포함한다. 이 액티브 영역(102)은 소스 영역(103) 및 드레인 영역(104)을 포함한다. 게이트 전극(106)은 액티브 영역(102) 위에 형성되며, 게이트 절연층(107)에 의해 액티브 영역으로부터 전기적으로 절연된다. 게이트 전극(106)에 인접하게, 유전 물질의 스페이서들(108)이 형성된다. 소스 영역 및 드레인 영역(103 및 104)과 게이트 전극(106)의 상부 부분들은 증가된 전기 전도성을 나타내는 실리사이드화된 영역들(109)을 포함한다.
동작에 있어서, N형 도핑된 드레인 영역(104) 및 P형 도핑된 액티브 영역(102)에 의해 형성되는 드레인 다이오드는 보통 역 방향으로 바이어스되는바, 바이어스 전압이 충분히 높아져 위크 애버랜치 브레이크다운(weak avalanche-breakdown)을 일으킬 수 있다. 이러한 동작 모드에서는, 도 1에서 각각 마이너스(-) 및 플러스(+) 부호로 나타낸 전자-정공 쌍들이 생성된다. N-채널 증가형 트랜지스터(100)의 본 예에서, 전자들은 소스 영역(103) 및 드레인 영역(104)에 인가되는 전압에 의해 영향을 받는 드레인 전류에 의해 드리프트되어 없어질 수 있다. 한편, 정공들은 액티브 영역(102) 및 기판(101) 내로 드리프트된다. 액티브 영역(102) 및기판(101)은 대응하는 컨택들(미도시)에 의해 접지 전위에 전기적으로 연결되기 때문에, 과잉 전하들, 즉 액티브 영역(102) 및 기판(101) 내로 드리프트되는 정공들은 전하 캐리어의 축적을 피하기 위해 배출(drain off)됨으로써, 트랜지스터의 문턱 전압 및 드레인-소스 브레이크다운 전압의 장기 안정성을 유지한다.
전형적인 SOI 트랜지스터의 단면을 개략적으로 도시하는 도 2에서, 도 1에 도시된 것들과 유사하거나 같은 부분들은 시작 숫자가 "1"이 아니라 "2"인 것을 제외하고는 동일한 참조 부호들을 가지며, 이러한 부분들에 대한 설명을 생략한다. 도 2에서, 트랜지스터(200)는 실리콘으로 이루어질 수 있는 액티브층(201A)에 형성되는바, 여기에서는 도 1의 벌크 디바이스(100)와 대조적으로, 매몰된 실리콘 이산화물층(210)이 액티브층(201A) 및 액티브 영역(202)을 벌크 기판(201)으로부터 전기적으로 절연시킨다.
동작에 있어서, 트랜지스터(100)와 유사하게, 트랜지스터(200)에서도 전자-정공 쌍들이 생성되는바, 여기에서는 매몰된 산화물층(210)에 의해 기판(201)으로부터 액티브 영역(202)이 유전 절연됨으로 인하여, 과잉 정공들이 효율적으로 배출되지 못하게 됨으로써, 예를 들어 드레인 영역(204)과 소스 영역(203)을 연결하는 채널 아래에 축적되는데, 이는 게이트 전극(206)에 적절한 전압이 인가될 때에 형성된다. 축적된 과잉 전하는 특징적인 결함(kink)을 야기시키고 디바이스의 턴오프 스위치 시간을 증가시킴으로써, SOI 디바이스들의 장점들을 일부 오프셋시킨다.
이러한 단점을 극복하기 위하여, 액티브층(201A)과 액티브 영역(202)을 기준 전압에 연결하는 통상적인 컨택들(미도시)이 형성되어, 정공들을 제거한다. 하지만, 이러한 부가적인 컨택들은 추가적인 칩 면적, 보다 복잡한 디바이스 및 회로 레이아웃을 요구함으로써, 임계 치수들을 감소시킴으로써 달성되는 칩 면적 감소 및 신호 처리 성능에 있어서의 개선을 상당히 오프셋시킨다.
이러한 이유로, 1995년 10월 Yoshimi 등에 의해 "Bandgap engineering technology for suppressing the substrate-floating-effect in 0.15㎛ SOI-MOSFETS" Proceedings, 1995 IEEE International SOI Conference에서, 소스 영역과 드레인 영역에 실리콘 게르마늄층을 형성함으로써 소스 방향에서의 정공 흐름을 높이기 위해 밴드갭 공학에 의해 부가적인 바디 컨택들없이 플로팅 바디 이펙트를 보상하는 것이 제안되었다. 게르마늄 이온들은 N-채널 SOI MOSFETS의 게이트 산화 이후 소스 영역 및 드레인 영역 내에 주입되었다. 실리콘 게르마늄층이 소스 영역 및 드레인 영역 내에 형성됨으로써, 결과적으로 pn 접합 부근에서 0.1eV의 밴드갭 에너지차를 야기시킨다. 약 1V의 드레인 브레이크다운 전압의 개선은 이러한 구성에 의해 얻어졌다. 하지만, 고농도로 도핑된 소스 영역 및 드레인 영역 내에 실리콘 게르미늄층을 제공하게 되면, 이러한 영역들의 저항을 상당히 증가시킴으로써, 트랜지스터 디바이스의 성능을 손상시킨다. 이러한 문제는 트랜지스터의 치수들이 더욱 스케일 다운됨에 따라 악화되어, 소스 영역 및 드레인 영역에서 극히 얕은 접합들을 요구한다.
상기 문제들을 고려하여, 트랜지스터의 특성을 실질적으로 손상시키지 않으면서 불리한 플로팅 바디 이펙트를 없애거나 적어도 감소시키는 개선된 SOI 트랜지스터 요소들 및 그 제조 방법이 필요하다.
본 발명은 집적 회로 제조 분야에 관한 것으로서, 특히 SOI(silicon-on-insulator) 디바이스들과 같이, 절연 기판에 형성되는 전계 효과 트랜지스터들 및 이러한 디바이스들의 제조 방법에 관한 것이다.
본 발명은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 이해될 수 있는바, 도면들에서 동일한 참조 부호들은 동일한 요소들을 나타낸다.
도 1은 벌크 반도체 기판에 형성된 통상적인 트랜지스터 요소의 예를 개략적으로 도시한다.
도 2는 단순함을 위해 바디 컨택들은 나타내지 않은 통상적인 SOI 트랜지스터 요소를 개략적으로 도시한다.
도 3은 본 발명의 예시적인 일 실시예에 따른 SOI 트랜지스터 요소의 개략적인 단면도이다.
도 4a 내지 4c는 도 3의 트랜지스터 요소를 형성하기 위한 전형적인 공정 순서를 개략적으로 도시한다.
도 4d는 본 발명의 예시적인 일 실시예에 따른, 다수의 서브층들을 포함하는 단결정 변형층(monocrystalline strain layer)을 도시한다.
본 발명은 많은 변형들 및 대안적인 형태들을 가질 수 있지만, 도면들에는 특정한 실시예들이 도시되어 있으며, 본원에서는 이에 대해 상세히 설명한다. 그러나, 이러한 특정한 실시예들은 본 발명을 개시된 형태들로 한정하지 않으며, 본 발명은 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위 내에 있는 모든 변형들, 등가들 및 대안들을 포함한다.
일반적으로, 본 발명은 디바이스의 나머지 액티브 영역의 결정 품질을 손상시키지 않으면서 SOI 디바이스의 액티브 영역 내에 국부화된 재결합 센터들의 증가된 밀도를 갖는 재결합 영역을 제공하고자 하는 본 발명자의 개념에 기초한다.
본 발명의 예시적인 일 실시예에 따르면, 전계 효과 트랜지스터가 제공되는바, 이 전계 효과 트랜지스터는 그 위에 절연층 및 반도체층이 형성되어 있는 기판에 형성된다. 반도체층에 형성된 액티브 영역은 채널 영역에 의해 분리되는 소스 영역 및 드레인 영역을 포함하며, 상기 채널 영역 위에는 게이트 절연층이 형성되는바, 이는 채널 영역으로부터 게이트 전극을 전기적으로 절연시킨다. 재결합 영역은 액티브 영역에 형성되는바, 이 재결합 영역의 재결합 센터들의 밀도는 반도체층의 재결합 센터들의 밀도 보다 높다.
본 발명의 다른 예시적인 실시예에 따르면, 절연 기판 위에 트랜지스터 요소를 형성하는 방법은 그 위에 절연층이 형성되어 있는 기판을 제공하는 단계 및 이 절연층 위에 제 1, 2 단결정 반도체층을 형성하는 단계를 포함하는바, 상기 제 1, 2 단결정층들은 서로 다른 격자 상수를 가짐으로써, 제 1 단결정 반도체층의 변형(strain)을 야기시킨다. 다음으로, 제 1, 2 반도체층들 내에 그리고 이들 위에 트랜지스터 요소가 형성되는바, 이 트랜지스터 요소를 형성하는 동안 수행되는 1개 또는 그 이상의 열 처리들은 제 1 반도체층의 변형을 감소시키고, 제 1 반도체층의 점 결함들의 제 1 밀도를 제 2 반도체층의 점 결함들의 제 2 밀도 보다 높게 한다.
이하, 본 발명의 예시적인 실시예들에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 모두 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 특정한 목표들을 달성하기 위해서는, 구현 마다 특정한 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이다.
이제 첨부 도면들을 참조하여 본 발명에 대해 설명한다. 도면들에서는 반도체 디바이스의 다양한 구조들 및 주입 영역들이 매우 정확하고 뚜렷한 구성들 및 프로파일들을 갖는 것으로서 도시되어 있지만, 당업자라면 실제로 이러한 영역들 및 구조들이 도면들에 나타낸 것처럼 정확하지 않을 수 있다는 것을 알 수 있을 것이다. 또한, 도면들에 도시된 다양한 피쳐들 및 주입 영역들의 상대적인 사이즈들은 제조되는 디바이스들 상의 이러한 피쳐들 또는 영역들의 사이즈와 비교하여 과장되거나 축소될 수 있다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예들을 묘사하고 설명하기 위해 포함된 것이다. 본원에서 이용되는 단어들 및 구들은 관련 분야의 당업자가 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해 및 해석되어야 한다. 본원에서 어떠한 용어 또는 구를 일관되게 이용한다고 해서, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 의해 이해되는 일상적이고 통상적인 의미와 다른 어떠한 특별한 정의를 의도하는 것은 아니다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자에 의해 이해되는 것 이외의 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 용어 또는 구에 대한 특별한 정의를 직접적이고 명백하게 제공하는 한정 방식으로 명세서에서 명확히 설명될 것이다.
일반적으로, 하기의 상세한 설명은, 트랜지스터의 액티브 영역이 형성되는 반도체 영역이 그 위에 형성되어 있는 절연층을 포함하는 기판에 형성되는 실리콘 기반 트랜지스터 요소들에 대해 설명한다. 이러한 타입의 트랜지스터 요소는 SOI 트랜지스터 요소라 불리지만, 이 용어는 이용되는 반도체 물질의 타입에 상관없이, 절연 기판에 형성되는 트랜지스터 요소들의 일반적인 개념을 포함하는 것으로 의도된다. 이를 테면, 본 발명의 기본 개념은 게르마늄 기반 트랜지스터 요소들, 갈륨 아세나이드 기반 트랜지스터 요소들, 또는 다른 어떠한 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ 반도체들에도 적용될 수 있다.
또한, 하기의 설명은 n-채널 트랜지스터 요소들에 관련된 것으로서, 여기에서는 정공들, 즉 소수 전하 캐리어들이 정공들과 비교하여 상당히 더 낮은 이동도를 가짐에 따라, p-채널 요소의 전자들처럼 효율적으로 소스 단자로부터 배출될 수 없기 때문에, 전하 캐리어 축적의 문제가 특히 표명된다. 하지만, 첨부된 특허 청구의 범위에서 명백히 제한되지 않는한, 본 발명은 본원에서 설명되는 예시적인 n-채널 요소들에 한정되는 것으로서 고려되서는 안된다.
본 발명은, 소위 재결합 센터들, 즉 전하 캐리어들을 포획할 확률이 높아 대응하는 반대 전하 캐리어와의 재결합에 이용할 수 있는 격자 사이트(lattice site)(이는 트랜지스터 요소의 액티브 영역의 정의가 명확한 부분 내에 국부화된다)들을 제공하는 것이 축적되는 전하 캐리어들의 수를 상당히 감소시킬 수 있다는 본 발명자의 연구 결과에 기초한다. 또한, 액티브 트랜지스터 영역의 품질을 희생시키지 않기 위해, 재결합 센터들은 제조 및 동작하는 동안 반도체 디바이스에 의해 경험할 수도 있는 높은 온도들 동안 정의가 명확한 가능한 많은 부분들로 제한되어야 한다. 이는 반도체 액티브 영역에 실질적으로 격자 매치 영역(lattice-matched region)을 형성함으로써 달성되는바, 여기에서는 약간의 격자 미스매치라도 이러한 층의 변형을 야기시키는데, 이러한 변형은 도펀트 활성화 또는 게이트 산화 공정과 같은 이후의 열 처리들 동안 완화 또는 감소될 수 있다. 디바이스를 열 처리할 때 이러한 층의 변형을 감소시키게 되면, 국부화되거나 "고정(stationary)"되며 재결합 센터들의 역할을 하는 다수의 점 결함(point defect)들의 발생을 야기시킨다. 또한, 재결합층의 밴드갭은, 예를 들어 나머지 액티브 영역과 비교하여 감소된 밴드갭 에너지를 제공함으로써(이는 정공 이동도를 높게 할 수 있다), 전하 캐리어들의 재결합 확률의 증가 효과를 촉진시키도록 조정될 수 있다. 예를 들어, 보다 낮은 밴드갭 에너지를 갖는 실리콘 게르마늄층이 증가된 정공 이동도를 야기시키는 것으로 나타났다.
도 3을 참조하여, 본 발명의 예시적인 일 실시예에 대해 설명한다. 도 3에서, 트랜지스터 요소(300)는 기판(301)을 포함하는바, 이는 예를 들어 실리콘 기판 또는 다른 어떠한 적절한 기판이 될 수 있고, 그 위에는 절연층(310)이 형성되어 있다. 이 절연층(310)은 실리콘 이산화물층, 실리콘 질화물층, 또는 다른 어떠한 적절한 절연층이 될 수 있다. 이 절연층(310) 위에는 액티브 영역(302)이 형성되는바, 이 액티브 영역(302)은 제 1 단결정 반도체층(321) 및 제 2 단결정 반도체층(320)을 포함한다. 일 실시예에서, 제 1 반도체층(321)은 실리콘층이고, 제 2 반도체층(320)은 SixGe1-x의 조성을 갖는 실리콘 게르마늄층이며, 여기서 0.2 > x > 0.8이다. 트랜지스터 요소(300)를 형성하는 동안 수행되는 1번 이상의 열 처리들로 인해 실질적으로 변형되지 않는 층인 제 2 반도체층(320)에 포함된 게르마늄의 양에 의존하여, 점 결함들의 수가 약 1012/cm3보다 높아지게 되며, 이에 따라 제 1 반도체층(321) 내의 점 결함들의 밀도 보다 상당히 더 높아지게 된다. 트랜지스터 요소의 타입에 의존하여, 즉 완전히 공핍된 트랜지스터 요소인지, 아니면 부분적으로 공핍된 트랜지스터 요소인지에 의존하여, 제 1 반도체층(321)의 두께는 약 수십 나노미터에서 몇백 나노미터까지 달라질 수 있으며, 제 2 반도체층(320)의 두께는 약 5-50 나노미터 범위에 있다.
트랜지스터 요소(300)는 또한 얕은 트렌치 절연부들(305)에 인접하는 소스 영역(303) 및 드레인 영역(304)을 포함한다. 게이트 절연층(307)은 아래의 액티브 영역(302)으로부터 게이트 전극(306)을 전기적으로 그리고 물리적으로 절연시킨다. 게이트 전극(306)에 인접하게 측벽 스페이서들(308)이 제공되고, 소스 영역(303), 드레인 영역(304) 및 게이트 전극(306)의 상부에는 실리사이드된 부분들(309)이 형성된다.
도 3에 도시된 실시예에서, 고 농도로 도핑된 소스 영역(303) 및 드레인 영역(304)은 제 2 반도체층(320) 내로 연장되며, 제 2 반도체층(320)에 대해 높은 전기 전도성을 제공한다. 제 2 반도체층(320)으로서 실리콘 게르마늄층을 갖는 다른 실시예들에서는, 제 2 반도체층(320)의 감소된 밴드갭 에너지로 인해 정공들의 이동도가 더욱 증가될 수 있다. 이는 소스 단자를 통한 제 2 반도체층(320) 내의 어떠한 정공들의 제거를 촉진시킬 수 있다.
동작에 있어서, 역 방향으로 바이어스된 드레인 다이오드, 즉 n형 도핑된 드레인 영역(304) 및 액티브 영역(302)의 p형 도핑된 채널 영역은 전자-정공 쌍의 발생을 증가시키는 전압에 의해 동작할 수 있는바, 여기서 전자들은 드레인 단자를 통해 배출되고, 정공들은 감소된 이동도로 인해 액티브 영역(302) 내로 드리프트된다. 예를 들어 도 2에 나타낸 통상적인 디바이스와 대조적으로, 제 2 반도체층(320) 내의 고정된 재결합 센터들의 증가된 밀도는 재결합 확률을 상당히 증가시킬 것이며, 이에 따라 액티브 영역(302) 내에 축적될 수 있는 정공들의 수를 상당히 감소시키는바, 여기서 외부 전압원을 통해 소스 영역(303)에 의해 전달되는 전자들이 재결합 프로세스를 "피딩(feeding)"한다. 또한, 정공 이동도가 증가함에 따라, 소스 영역(303)에 대한 정공 전류가 증가함으로써, 재결합되지 않은 정공들을 제거한다. 제 2 반도체층(320) 내의 점 결함들의 국부화된 특성으로 인하여, 제 1 반도체층(321)의 결정 특성은 실질적으로 영향을 받지 않으며, 이에 따라 전하 캐리어 스캐터링 사이트들의 역할을 하는 재결합 센터들의 확산으로 인한 어떠한 디바이스 열화을 실질적으로 피할 수 있다. 따라서, 트랜지스터 요소(300)의 플로팅 바디의 영향은, 완전히 제거되지 않는 다고 할지라도, 상당히 감소될 것이다.
도 4a 내지 4c를 참조하여, 도 3에 나타낸 반도체 디바이스를 형성하기 위한 전형적인 공정 흐름에 대해 설명한다. 도 4a에서, 실리콘 기판과 같은 도너 반도체 기판(410) 위에는 제 2 반도체층(320)이 형성되어 있다. 제 2 반도체층(320)은 도너 기판(410)의 상부에 에피택셜 성장되는바, 제 2 반도체층(320)의 조성은 설계 요건에 따라 선택된다. 단결정 기판에 실질적으로 격자 매치되는 단결정층들을 에피택셜 성장시키는 것은 당업계에 널리 알려져있기 때문에, 본원에서는 이에 대해 상세히 설명하지 않는다. 제 2 반도체층(320)과 아래의 도너 기판(410) 간의 약간의 격자 미스매치로 인하여, 제 2 반도체층(320)에는 특정량의 변형이 생성되는바, 이는 특히 제 2 반도체층(320)의 조성 및 두께에 의존한다.
도 4b에 도시된 바와 같이, 도너 기판(410)에 부가적으로, 그 위에 절연층(310)이 형성되어 있는 기판(301)이 제공된다. 일 실시예에서, 기판(301)은 실리콘 기판이고, 절연층(310)은 실리콘 이산화물층으로서, 이는 기판(301)을 산화시키거나 또는 기판(301)에 실리콘 이산화물층을 증착함으로써 형성될 수 있다. 이러한 공정들은 본 분야에 잘 알려져있기 때문에, 이들에 대한 상세한 설명은 생략한다. 이후, 기판(301) 및 도너 기판(410)이 접촉되는바, 이때 제 2 반도체층(320)이 절연층(310)의 상부에 있다. 기판(301) 및 도너 기판(410)은 통상적인 결합 기술에 의해 결합되며, 이후 도너 기판(410)이 알려진 식각 공정에 의해 박화(thinning)되어 제 1 반도체층(321)을 얻는다.
다음으로, 통상적인 공정 흐름에 따라 트랜지스터 요소(300)가 형성되는바, 이에 대한 설명은 생략한다. 하지만, 통상적인 공정 흐름에서는, 다수의 열 처리들, 예를 들어 소스 영역(303)과 드레인 영역(304) 내에 주입된 도펀트들을 활성화하기 위한 어닐 사이클 또는 게이트 절연층(307)을 형성하기 위한 산화 공정이 포함된다. 이러한 열 처리들 동안, 제 2 반도체층(320)의 변형이 감소됨으로써, 이제 2 반도체층(320)에 한정되는 다수의 점 결함들을 발생시킨다.
도 4c는 도너 기판(410) 상의 제 2 반도체층(320)에 의해 트랜지스터 요소(300)를 제조하는 다른 방법을 개략적으로 나타내는바, 여기에서 또한 이전에 설명한 바와 같이, 제 2 반도체층(320)이 도너 기판(410)에 에피택셜 성장된다. 이후, 수소 이온들을 이용한 이온 주입(411)을 수행하여, 도너 기판(410) 내의 소정의 깊이에 주입 영역(412)을 생성함으로써, 제 1 반도체층(321)을 실질적으로 정의한다. 이후, 도 4b에서 설명한 바와 같이 기판(301)과 도너 기판(410)을 결합한 다음, 도너 기판(410)을 가르는바, 이때 주입 영역(412)이 도너 기판(410)을 용이하게 분리할 수 있게 한다. 마지막으로, 나머지 표면을 연마하여 표면 품질을 높이는바, 이때 제 1 반도체층(321)의 결정 품질은, 다른 경우에서는 도너 기판(410)을 박화하는 데에 이용되는 어떠한 식각 절차들의 필요성을 없앰으로 인해 실질적으로 영향을 받지 않는다. 따라서, 제 1 반도체층(321)은 우수한 단결정 구조를 나타내는바, 여기에서는 또한, 도너 기판(410)의 나머지 부분은 산화될 다른 기판(301) 또는 추가적인 도너 기판(410)으로서 역할을 하도록 추가 공정을 하는 데에 이용될 수 있다.
도 4d는 본 발명의 다른 예시적인 실시예를 개략적으로 도시한다. 본 예에서, 도너 기판(410) 상에 형성된 제 2 반도체층(320)은 다수의 서브층들(320a...320d)을 포함한다. 이 서브층들(320a...320d)은 조성, 층 두께 및 물질 타입중 적어도 하나에 의해 서로 다르다. 이를 테면, 일 실시예에서, 서브층(320d)은 인접하는 서브층(320c)과 비교하여 많은 양의 게르마늄 원자들을 포함하여 높은 변형을 야기시키며, 이에 따라 추가 공정 동안 제 2 반도체층(320)을 열 처리할 때 많은 수의 점 결함들을 야기시킨다. 나머지 서브층들(320c-320a)에서, 게르마늄의 양은 점차적으로 감소되어 점 결함들의 밀도가 감소하게 되지만, 정공 이동도의 적당한 증가는 유지된다. 따라서, 서브층(320d)은 높은 재결합 확률을 나타내지만, 스캐터링 확률이 증가함으로 인해 서브층(320d) 내의 전도성을 악화시키고, 나머지 서브층들(320a-320c)은 소스 단자(303)에 정공 전류를 촉진시킬 수 있다. 주목할 사항으로서, 상기 실시예는 단지 예시적인 것으로서, 본 발명의 범위 내에서 많은 변경들이 이루어질 수 있다. 이를 테면, 서브층들(320a...320d)중 1개 또는 그 이상은 실리콘층들이 될 수 있는바, 이들은 실리콘 게르마늄층들과 교차하는 방식으로 제공될 수 있다.
일 실시예에서, 트랜지스터 요소(300)는 부분 공핍형이 될 수 있고, 이는 채널 영역에 1개 이상의 실리콘 게르마늄 서브층들을 위치시킴으로써 이러한 서브층에 충분한 전자 공급을 제공하여 재결합 메커니즘을 "피딩"하는 데에 유익하다. 제 2 반도체층 또는 서브층들중의 하나의 위치 제어는 실리콘 게르마늄층(서브층(320d)) 상에 실리콘층(서브층들(320a...320c)이 단일 실리콘층으로서 고려될 수 있다)을 액피택셜 성장시킴으로써 달성될 수 있는바, 여기서 제 1 반도체층(321)(도 4c)의 두께와 함께 실리콘층(320a...320c)의 두께가 최종적으로 얻어지는 액티브 영역(302)에서 서브층(320d)의 깊이 방향에서의 위치를 결정한다. 다른 실시예들에서, 제 2 반도체층(320)의 조성을 연속적으로 다르게 하여, 깊이에 따라 연속적으로 달라지는 점 결함들의 조성을 얻을 수 있다.
상기 개시된 특정한 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 개시의 이득을 갖는 당업자들에게 명백한 다르지만 등가의 방법들로 변형 및 실행될 수 있다. 예를 들어, 상기 설명한 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 하기의 청구항들에 정의되는 것 외에는, 본원에 개시된 구성 또는 설계의 세부 사항들에 대한 어떠한 한정도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예들은 변경 또는 수정될 수 있으며, 이러한 모든 변경들은 본 발명의 범위 및 정신 내에 있는 것으로 간주된다. 따라서, 본원이 보호를 받고자 하는 바는 하기의 청구항들에서 설명된다.
Claims (16)
- 기판 위에 형성된 전계 효과 트랜지스터에 있어서,그 위에 절연층(310)이 형성되어 있는 기판(301)과;상기 절연층(310) 위에 형성된 결정 액티브 영역(302)과, 여기서 상기 결정 액티브 영역(302)은 제 1 농도의 국부화된 재결합 센터들을 갖는 제 1 영역(321) 및 제 2 농도의 재결합 센터들을 갖는 제 2 영역(320)을 갖고, 상기 제 2 농도는 상기 제 1 농도 보다 높으며;드레인 영역(304) 및 소스 영역(303)과; 그리고게이트 절연층(307)에 의해 상기 액티브 영역(302)으로부터 전기적으로 절연되는 게이트 전극(306)을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 국부화된 재결합 센터들은 실질적으로 상기 제 2 영역(320)의 점 결함들을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 2 항에 있어서,상기 점 결함들은 실질적으로 변형되지 않은 반도체층에 포함되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 영역(320)의 밴드갭 에너지는 상기 제 1 영역(321)의 밴드갭 에너지 보다 낮은 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 영역(320)은 상기 절연층(310)과 접촉하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 영역(320)은 상기 소스 영역(303)과 접촉하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 영역(320)은 상기 드레인 영역(304)과 접촉하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 영역(320)은 적어도 2개의 다른 물질들로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 7 항에 있어서,상기 제 2 영역(320)은 게르마늄으로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 9 항에 있어서,상기 제 2 영역(320)은 SixGe1-x형태의 화합물로 이루어지고, 상기 x는 0.2 > x > 0.8의 범위를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 2 항에 있어서,상기 점 결함들의 농도는 1012/cm3보다 높은 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 3 항에 있어서,상기 제 2 영역(320)은 복수의 서브층들로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 영역(320)의 점 결함들의 농도는 트랜지스터 요소의 깊이 방향을 따라 연속적으로 달라지는 것을 특징으로 하는 전계 효과 트랜지스터.
- 기판(301)에 트랜지스터 요소를 형성하는 방법에 있어서,그 위에 절연층(310)이 형성되어 있는 기판(301)을 제공하는 단계와;제 1, 2 단결정 반도체층들(321, 320)을 형성하는 단계와, 여기서 상기 제 1, 2 단결정 반도체층들은 서로 다른 격자 상수를 가짐으로써 상기 제 2 반도체층(320)의 변형을 야기시키며; 그리고상기 제 1, 2 단결정 반도체층들(321, 320) 내에 그리고 이들 위에 트랜지스터 요소를 형성하는 단계를 포함하고, 상기 트랜지스터 요소를 형성하는 동안의 1개 또는 그 이상의 열처리들이 상기 변형을 감소시키고, 상기 제 2 반도체층(320)의 점 결함들의 밀도를 상기 제 1 반도체층(321)의 점 결함들의 밀도 보다 높게 하는 것을 특징으로 하는 트랜지스터 요소를 형성하는 방법.
- 제 14 항에 있어서,상기 제 1, 2 반도체층들(321, 320)을 형성하는 단계는:결정 도너 기판 위에 상기 제 2 반도체층(320)을 에피택셜 성장시키는 단계와; 그리고상기 절연층(310) 위에 상기 제 2 반도체층(320)이 있는 상태로, 상기 기판(301)과 상기 결정 도너 기판을 서로 결합하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 요소를 형성하는 방법.
- 제 14 항에 있어서,상기 제 2 반도체층(320)은 SixGe1-x의 조성을 갖는 실리콘 게르마늄층으로 이루어지고, 상기 x는 0.2 > x > 0.8의 범위를 갖는 것을 특징으로 하는 트랜지스터 요소를 형성하는 방법.
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