JPH0567787A - Soi電界効果トランジスタ - Google Patents

Soi電界効果トランジスタ

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JPH0567787A
JPH0567787A JP1401392A JP1401392A JPH0567787A JP H0567787 A JPH0567787 A JP H0567787A JP 1401392 A JP1401392 A JP 1401392A JP 1401392 A JP1401392 A JP 1401392A JP H0567787 A JPH0567787 A JP H0567787A
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drain
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transistor
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JP1401392A
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Inventor
Theodore W Houston
Gordon P Pollack
ピー.ポラツク ゴードン
ダブリユ.ヒユーストン セオドアー
Original Assignee
Texas Instr Inc <Ti>
テキサス インスツルメンツ インコーポレイテツド
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Publication date
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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    • H01L29/66772Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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Abstract

(57)【要約】 【目的】 ボディコンタクトとボディの離れた領域との
間の抵抗を減じたSOIMOSトランジスタを得る。 【構成】 絶縁体上のシリコン(SOI)のMOSトラ
ンジスタ(200)が開示されており、それはドレイン
(24)およびソース(23)の延長されたドレインお
よびソース部分(26)の一方または両方の下側にボデ
ィと同じ伝導形の打ち込み領域(32)を含んでおり、
BTSコンタクトまたは一般的なボディコンタクトを備
えるか、または備えていない。ポケット打ち込み領域の
みを備えることで、バックゲートしきい値電圧が増大し
てバックゲート電流の流れる可能性を減じている。ポケ
ット打ち込み領域とボディコンタクトとを備えること
で、浮遊ボディ効果が最小化されている。BTSコンタ
クトがソース中にポケット打ち込みの広がりと同程度に
広がって位置していることのためにデバイスのチャネル
に対する影響は無視できる。例えば、シリサイド化によ
ってソースとボディとの間にオーミックな接続が実現さ
れる。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は集積回路とその製造方法
に関するものであり、更に詳細にはSOIMOSトラン
ジスタとその製造方法に関するものである。

【0002】

【従来の技術】集積回路の分野で絶縁体上のシリコン
(SOI)の重要性が増大してきている。SOI技術は
絶縁層を覆う半導体材料の層中にトランジスタを作製す
ることを取り扱う。SOI構造の一般的な実施例は二酸
化シリコンの層を覆う単結晶シリコン層である。ここに
開示される本発明は単一の層構造の他に複数の積層化さ
れた層構造を含むすべての構造のSOIに適用可能であ
る。SOI技術を用いれば、バルク半導体中に作製され
た集積回路中に存在する寄生要素を削減することができ
るため、優れた特性と高い実装密度を有する集積回路が
得られる。例えば、バルク中に作製されたMOSトラン
ジスタに関してはソース/ドレイン領域と下層の基板と
の間の接合に寄生容量が存在し、またソース/ドレイン
領域と基板領域との間の接合の破壊の可能性も存在す
る。寄生要素の別の例はバルク中のCMOS技術に存在
する。そこでは隣接するウエル中のnチャンネルトラン
ジスタとpチャンネルトランジスタによって構成される
寄生バイポーラトランジスタがラッチアップの問題を引
き起こす。SOI構造は寄生要素を大幅に軽減し、構造
の接合破壊裕度を大幅に増大させるので、SOI技術は
優れた特性を持つ高密度の集積回路に特に適している。

【0003】本発明は、すべての形の絶縁体上のシリコ
ン(SOI)、例えばSOSのようなヘテロエピタキシ
ー、ビーム再成長、横方向固相エピタキシー、そして単
結晶分離(例えば、SIMOXやFIPOS)を含む全
てのSOI上に作製されたトランジスタに適用される。

【0004】しかし、SOI構造において下層の絶縁体
膜はトランジスタ特性に関して問題を提供する。バルク
トランジスタにおいて、MOSトランジスタのボディノ
ード(body node)への電気的接続は基板を経
由して容易に取ることができる。ボディの、相対的に固
定されたバイアスはドレイン−ソース間の電圧に相対的
な安定なしきい値電圧を供給する。しかし、従来のSO
Iトランジスタでは、ボディノードは下層の絶縁体膜に
よって基板から絶縁されているため、ボディノード(す
なわち、ゲート電極下のボディ領域の内の空乏化されて
いない体積)は電気的に浮遊状態に置かれている。十分
なドレイン−ソースバイアス下ではインパクトイオン化
によってドレイン近傍に電子−正孔対が発生し、これは
少数キャリアがドレインへ移動する間にボディノードへ
向かって移動する多数キャリアによってボディノードと
トランジスタのソースとの間に電位差をもたらす。この
電位差は等価的なしきい値電圧を下げ、ドレイン電流を
増大させ、よく知られた“キンク”効果を示す。この
“キンク”効果はトランジスタのI/V特性において、
曲線中に実際、キンクとなって現れる。

【0005】更に、SOIトランジスタの構造は、基板
をゲートとし、トランジスタ下の絶縁体膜をゲート誘電
体とする寄生“バックチャネル”トランジスタを提供す
る。このバックチャネルは、絶縁体膜との界面近傍のボ
ディノードに沿ってドレイン−ソース漏れ電流経路を提
供する。更に、この誘電体で分離されたボディノード
は、ボディノードとソースおよびドレインとの間の容量
性結合を許可し、またボディノードとソースおよびドレ
インとの間のダイオード結合を許可し、これによってボ
ディノードをバイアスすることになり、従ってしきい値
電圧に影響を与える。これらの因子の各々がトランジス
タ動作特性の不安定性の増大につながるとともに、設計
値に対するトランジスタの望ましくないズレに寄与す
る。

【0006】従って本発明の1つの目的は、ボディコン
タクトとボディの離れた領域との間の抵抗を減じた、絶
縁体を覆う半導体領域中に形成された絶縁ゲート電界効
果トランジスタを得ることである。

【0007】本発明の更に1つの目的は、望ましいフロ
ントチャネル特性を保持しつつ、より高いバックチャネ
ルVtを有する、絶縁体を覆う半導体領域中に形成され
た絶縁ゲート電界効果トランジスタを得ることである。

【0008】

【実施例】SOIトランジスタ100の浮遊ボディノー
ドはトランジスタの特性と特性の安定性においていくつ
かの問題を提供する。第1の問題は基板20をゲート電
極とし、絶縁膜21をゲート誘電体とする寄生“バック
チャネル”トランジスタの問題である。このバックチャ
ネルは、トランジスタの位置における基板20の局部電
位に依存して、絶縁体膜21との界面近傍のボディノー
ド22に沿ったドレイン−ソースの漏れ電流経路を提供
する。更に、ボディノード22の電圧がトランジスタの
しきい値電圧に影響を与えることが知られている。バル
クデバイスではMOSトランジスタボディノードは基板
によってバイアスされているが、図1のトランジスタ1
00の誘電的に分離されたボディノード22は、ボディ
ノード22とゲート電極27との間の容量性結合と、ボ
ディノード22とソース領域23およびドレイン領域2
4との間のダイオード結合を許容し、それによってボデ
ィノード22を望ましくない電位にバイアスする。更
に、ドレイン近傍のキャリアが電子−正孔対を生成する
のに十分高い電位にある場合にはインパクトイオン化が
発生する。多数キャリアがドレインへ移動している間に
ソースへ向かって移動する少数キャリアによってこれら
の電子−正孔対はボディノード22とソース領域23と
の間に電位差を生じ、等価的なしきい値電圧を低下さ
せ、またドレイン電流を増大させる(すなわち、よく知
られた“キンク”効果)。

【0009】ソースとボディとの間にコンタクトを形成
するための1つの方法は、ボディノード22に隣接する
ソースおよびドレインの伝導形と逆の伝導形にコンタク
ト領域25を高濃度にドープすることである。領域25
の表面へのコンタクトは、従ってボディノードへのコン
タクトを形成することになる。もしもコンタクト領域が
図2aに示されたようにゲート電極のソース側にあれ
ば、その場合はボディノードは以下に述べるように表面
をシリサイド化することによってソースノードへつなぐ
ことができる。これをソースへつながれたボディ(BT
S)コンタクトと呼ぶ。もしシリサイド化によってソー
ス領域へ接続されないのなら、このコンタクト領域25
は一般的なボディコンタクトとして使用される。残りの
図面を通して、図1の従来のトランジスタ100で使用
されたのと同様の符号が同様の要素を指し示すために用
いられる。コンタクト領域は既知の方法、例えば打ち込
みや拡散によって、ゲート27の側壁に沿って側壁フィ
ラメント(filament)を設けた後に、自己整合
法によってトランジスタのソース側の低濃度にドープさ
れたドレイン領域26の下へ広がるように形成すること
ができる。ソース領域23とボディノードコンタクト領
域25は、次にこの構造の表面28においてシリサイド
化することによって互いに接続され、それによってソー
ス領域がボディノードへつながれる。ボディ電圧は、ボ
ディコンタクトの打ち込み領域がトランジスタの内部に
含まれる地点では制御されているが、ボディの他の部分
との間には抵抗がある。

【0010】ボディコンタクトの別の方法はトランジス
タのタンク形成であり、その場合にはタンクがソースお
よびドレインのウエルを取り囲み、ボディに対してコン
タクトを形成する。

【0011】本発明は付加的な面積を必要とせず、実際
にチャネル幅両端間の抵抗を減ずる。以下の説明はSO
I型のトランジスタについてである。当業者には、この
方法が広範囲のSOI、例えばSOSのようなヘテロエ
ピタキシー、ビームまたはレーザ再結晶化、エピタキシ
ャル横方向オーバグロース(overgrowth)、
横方向固相エピタキシー、多結晶シリコン、張り付け及
びエッチバック、そして単結晶シリコン分離(例えば、
SIMOXおよびFIPOS)を含むSOIにも適用で
きることを理解されるであろう。本発明はまた他の半導
体材料、例えば絶縁体上のGeにも適用できる。図3a
および図3bに示されたように、SOIトランジスタ2
00はボディの伝導形と同じ伝導形に高ドーズに打ち込
まれた領域を、デバイスのボディ22中のソースおよび
ドレイン延長部26の下に有する。図3bに示されたよ
うにデバイスの全幅に亘るこのポケット打ち込み領域3
2はボディコンタクトからデバイスの幅を横切る抵抗を
低減する。図3bにはポケット打ち込み領域32の存在
を示すために、ドレインおよびソースの延長部26は示
されていない。

【0012】本発明の1つの実施例はドレイン延長部2
6を低濃度にドープし、同時に故意にLDD(低濃度に
ドープされたドレイン)を拡張してバックゲートチャネ
ルを等価的に長くすることである。チャネルが長くなる
だけバックゲートチャネルが導通することは少なくな
る。バックチャネルVtを高く保って漏れ電流を、特に
放射線による漏れ電流を最小にすることも望ましいが、
フロントゲートのしきい値電圧を低く保って最大の電流
駆動能力を達成することも望ましい。ドレイン延長部の
下のボディの高濃度ドーピング領域をポケット状に形成
することによって、バックゲートしきい値電圧を増大さ
せながらフロントゲートしきい値電圧を低く保つことが
できる。フロントチャネル特性に対するポケット打ち込
み領域の影響を減らすために、ポケット打ち込み領域は
図15に示されたように、ソースおよび/あるいはドレ
インの延長部に相対的にくぼませることができる。図1
6は図15に示されたように構築されたトランジスタの
平面図である。LDD26とポケット打ち込み領域32
の方向を示すために図16には側壁酸化物フィラメント
は示されていない。

【0013】もしソースへつながれたボディコンタクト
(BTS)35がLDD26と、一方の側ではポケット
打ち込み領域32との間に、また他方の側ではソース2
3との間に配置され、またポケット打ち込み領域と同じ
伝導形であれば、表面上のシリサイド28を通してのボ
ディとソースとの間のコンタクトは浮遊ボディ効果を減
らすことができる。トランジスタ300が図4aに示さ
れている。コンタクト領域はボディノードと同じ伝導形
であるので、トランジスタのボディノード22とソース
23との間に非整流性のオーミックなコンタクトが形成
される。ポケット打ち込み領域の拡張によって可能とな
るソース領域中の深いBTSの配置は、コンタクトがチ
ャネルに影響を及ぼさないようにすることの手助けとな
る。この構造は、もし表面がシリサイド化されなければ
一般的なボディコンタクト(すなわち、ソースへつなが
れていないもの)のために使用できる。この構造で、チ
ャネルから表面コンタクトをより完全に取り除く目的の
ために、通常LDDのために用いられるものよりもソー
ス延長部を長く形成することができる。

【0014】第3の実施例は、ソース側だけポケットへ
のポケット打ち込みの少なくとも一部分をマスクするこ
とであって、そのために漏れのあるソース−ボディ接合
を生成する程度にまで追加の高濃度ドーピングを施すこ
とができる。この漏れのある接合は、等価的に浮遊ボデ
ィ効果を低減することによって、ソースを介してのボデ
ィ電圧の制御を等価的に保証する。

【0015】図14に示されたように、エッジからのコ
ンタクトは別の実施例であり、ボディ電圧を制御する方
法である。ゲート電極のそれぞれの側上に位置するn/
p+領域はトランジスタの最上部に向かうLDD領域2
6と、トランジスタのベースへ向かう、LDD直下のポ
ケット打ち込み領域32である。ボディはトランジスタ
のエッジで細長くなっており、コンタクトがボディに対
して形成される。これはボディをソースへつなぐか、ま
たは外部電圧へつなぐのに使用される。

【0016】ここで図5ないし図13を参照すると本発
明の好適実施例に従って構築されるトランジスタ300
が図示されている。図5は基本的な絶縁体上のシリコン
の原ウエハであって、シリコン基板20と、絶縁酸化物
層21によって分離された、第1の伝導形のPにドープ
されたシリコン層50を示している。図6はシリコン層
50をパターニングし、エッチングしてメサ構造60を
形成した結果を示している。図7は、図8に示されたよ
うにゲート27を堆積し、パターニングし、エッチング
する前にゲート酸化物70を取り付けた状態を示してい
る。図9は低濃度に燐をドープするソースおよびドレイ
ン26aの打ち込みを示しており、これらは第2の伝導
形のN+にドープされた、低濃度ドープのソースおよび
ドレイン延長部26、LDDになる。次に、第1の伝導
形のP+形の深いホウ素の“ハロー(halo)”打ち
込みによって図10に示されたようにソースおよびドレ
イン領域中に高濃度のP+領域が形成される。このドー
パントはポケット打ち込み領域の伝導形を定める。ソー
スおよびドレイン領域になるはずの表面領域は後の段階
で第2の伝導形のドーパントを補償ドープされることを
指摘しておく。図11と図12は引き続く工程であっ
て、深いソースおよびドレイン打ち込みから低濃度ドー
プのソースおよびドレイン領域26とポケット打ち込み
領域32をマスクするために使用されるスペーサを形成
するために行われる共形の(conformal)側壁
酸化物の堆積とエッチングを示している。図13で打ち
込みとアニールによるドーピングは完了し、ソース領域
23およびドレイン領域24中へ第2の伝導形のN+形
の領域が形成され、これらは等価的にLDD26とポケ
ット打ち込み領域32を定義する。コンタクトを形成す
るために通常の金属化処理が施される。一例として特定
の元素P+およびホウ素が用いられたことを断ってお
く。他の元素または元素の組み合わせも使用可能であ
る。例えば、P+は砒素で置き換えられるし、あるいは
砒素と燐の組み合わせでもよい。また、相補形の構造も
また採用できる。

【0017】以上の説明に関して更に以下の項を開示す
る。 (1) 絶縁膜上を覆う半導体層中に作製された電界効果ト
ランジスタであって、第1の伝導形で第1と第2の側面
を有するボディノード部分、前記半導体層中に形成され
たドレイン領域とソース領域であって、前記ドレインお
よびソース領域が第2の伝導形であり、前記ドレインお
よびソース領域が前記ボディノード部分に隣接して形成
されており、また前記ソースおよびドレインのうちの少
なくとも一方が前記ボディノード部分へ向かって延びる
部分を含んでいるようなソース領域とドレイン領域、前
記ボディノード部分から延びて前記ドレインとソースの
少なくとも一方の延長部の下側に位置する前記第1の伝
導形のポケット打ち込み領域であって、前記ボディノー
ド部分よりも高濃度にドープされたポケット打ち込み領
域、前記ボディノード部分を覆うゲート電極、を含むト
ランジスタ。

【0018】(2) 第1項記載のトランジスタであって、
ポケット打ち込み領域がドレイン領域とソース領域の両
方の延長部の下側に位置するトランジスタ。

【0019】(3) 第1項記載のトランジスタであって、
前記ドレインおよびソース領域の延長部がドレインおよ
びソースと同じ伝導形の低濃度にドープされた領域(L
DD)であるトランジスタ。

【0020】(4) 第1項記載のトランジスタであって、
前記ソース側面が、ソースとボディとの間に漏れのある
接合を生成するのに十分なドーズのボディと同じ伝導形
の打ち込み行うことによって形成されるポケットである
トランジスタ。

【0021】(5) 第1項記載のトランジスタであって、
前記ソース側面がポケット打ち込み領域であって、ソー
ス領域中に第1の伝導形のBTSコンタクトがあって、
それがボディのポケット打ち込み領域と、片側ではソー
ス延長部に、もう一方ではソース領域に隣接し、メサ構
造の半導体層表面へ向かって延びてそれによってメサ構
造の表面上のシリサイド化がソースとボディノードとの
間の接続を実現できるようになったトランジスタ。

【0022】(6) 第1項記載のトランジスタであって、
前記ソース側面がポケット打ち込み領域であって、ソー
ス領域中に第1の伝導形のBTSコンタクトがあって、
それがボディのポケット打ち込み領域と、片側ではソー
ス延長部に、もう一方ではソース領域に隣接し、メサ構
造の半導体層の表面へ向かって延びてそれによってボデ
ィに何らかの電圧が供給されるようになったトランジス
タ。

【0023】(7) 絶縁膜を覆う半導体層中に集積回路を
作製する方法であって、原材料のSOIウエハからメサ
構造をパターニングし、エッチングすること、前記メサ
構造を覆うゲート酸化物層を堆積させること、ゲート電
極を堆積させ、パターニングし、エッチングすること。
前記ソースおよびドレイン領域を第1の伝導形に低濃度
にドーピングすること、第2の伝導形のドーパントでも
ってソースおよびドレイン領域の高濃度ドーピングを実
施すること、共形の側壁酸化物の堆積とエッチング、第
1の伝導形のドーパントでもって高濃度にソースおよび
ドレイン領域をドープすること、金属化コンタクトを堆
積させること、の工程を含む方法。

【0024】(8) 第7項記載の方法であって、前記ドー
ピング工程が、前記第1の伝導形のドーパントイオンお
よび前記第2の伝導形のドーパントイオンを打ち込むこ
と、打ち込まれたイオンをアニールして、拡散させるこ
と、を含んでいる方法。

【0025】(9) 絶縁膜を覆う半導体層中に作製された
電界効果トランジスタであって、第1と第2の側面を有
する第1の伝導形のボディノード部分、前記半導体層中
に形成されたドレイン領域とソース領域であって、前記
ドレインおよびソース領域が第2の伝導形であり、前記
ドレインおよびソース領域が前記ボディノード部分に隣
接して形成されており、また前記ソースおよびドレイン
のうちの少なくとも一方が前記ボディノード部分へ向か
って延びる部分を含んでいるようなソース領域とドレイ
ン領域、前記ボディノード部分から延びて前記ドレイン
とソースの少なくとも一方の延長部に相対的にくぼんで
位置する前記第1の伝導形のポケット打ち込み領域であ
って、前記ボディノード部分よりも高濃度にドープされ
たポケット打ち込み領域、前記ボディノード部分を覆う
ゲート電極、を含むトランジスタ。

【0026】(10)絶縁体上のシリコン(SOI)のMO
Sトランジスタ200が開示されており、それはドレイ
ン24およびソース23の延長されたドレインおよびソ
ース部分26の一方または両方の下側にボディと同じ伝
導形の打ち込み領域32を含んでおり、BTSコンタク
トまたは一般的なボディコンタクトを備えるか、または
備えていない。ポケット打ち込み領域のみを備えること
で、バックゲートしきい値電圧が増大してバックゲート
電流の流れる可能性を減じている。ポケット打ち込み領
域とボディコンタクトとを備えることで、浮遊ボディ効
果が最小化されている。BTSコンタクトがソース中に
ポケット打ち込みの広がりと同程度に広がって位置して
いることのためにデバイスのチャネルに対する影響は無
視できる。例えば、シリサイド化によってソースとボデ
ィとの間にオーミックな接続が実現される。

【図面の簡単な説明】

【図1】従来のSOI MOSトランジスタの断面図。

【図2】ソースからボディへのコンタクトを取った従来
技術のSOI MOSトランジスタの断面図と平面図。

【図3】本発明に従うSOI MOSトランジスタの断
面図と平面図。

【図4】本発明のBTSコンタクトを備えたSOI M
OSトランジスタの別の実施例の断面図と平面図。

【図5】本発明を実施するべき原材料となる絶縁体上の
シリコンを示す図。

【図6】本発明に従って構築されるSOIトランジスタ
であって、シリコンのパターニングとエッチングの後の
メサ構造が形成された段階を示す図。

【図7】本発明に従って構築されるSOIトランジスタ
であって、メサ構造上へゲート酸化物の堆積が行われた
段階を示す図。

【図8】本発明に従って構築されるSOIトランジスタ
であって、ゲート電極が形成された段階を示す図。

【図9】本発明に従って構築されるSOIトランジスタ
であって、低濃度にドープされるソースおよびドレイン
延長部の打ち込み段階を示す図。

【図10】本発明に従って構築されるSOIトランジス
タであって、ソースおよびドレイン延長部の直下に位置
する“ポケット”の打ち込み段階を示す図。

【図11】本発明に従って構築されるSOIトランジス
タであって、側壁酸化物フィラメント層の堆積後の段階
を示す図。

【図12】本発明に従って構築されるSOIトランジス
タであって、側壁酸化物フィラメント層のエッチング後
の段階を示す図。

【図13】本発明に従って構築されるSOIトランジス
タであって、ソースおよびドレインの打ち込み後の段階
を示す図。

【図14】エッジからコンタクトを取ったSOIトラン
ジスタ実施例の平面図。

【図15】くぼみポケット打ち込み領域を備えた本発明
に従うSOI MOSトランジスタの別の実施例の断面
図。

【図16】くぼみポケット打ち込み領域を備えた本発明
に従うSOI MOSトランジスタの別の実施例の平面
図。

【符号の説明】

20 基板 21 絶縁体膜 22 ボディノード 23 ソース領域 24 ドレイン領域 25 コンタクト領域 26 低濃度ドープされたドレイン領域(LDD) 27 ゲート電極 28 表面シリサイド領域 32 ポケット打ち込み領域 35 ソースへつながれたボディコンタクト(BTS) 50 シリコン層 60 メサ構造 70 ゲート酸化物 100 トランジスタ 200 トランジスタ 300 トランジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 絶縁膜上を覆う半導体層中に作製された
    電界効果トランジスタであって、 第1の伝導形で第1と第2の側面を有するボディノード
    部分、 前記半導体層中に形成されたドレイン領域とソース領域
    であって、前記ドレインおよびソース領域が第2の伝導
    形であり、前記ドレインおよびソース領域が前記ボディ
    ノード部分に隣接して形成されており、また前記ソース
    およびドレインのうちの少なくとも一方が前記ボディノ
    ード部分へ向かって延びる部分を含んでいるようなソー
    ス領域とドレイン領域、 前記ボディノード部分から延びて前記ドレインとソース
    の少なくとも一方の延長部の下側に位置する前記第1の
    伝導形のポケット打ち込み領域であって、前記ボディノ
    ード部分よりも高濃度にドープされたポケット打ち込み
    領域、 前記ボディノード部分を覆うゲート電極、 を含むトランジスタ。
  2. 【請求項2】 絶縁膜を覆う半導体層中に集積回路を作
    製する方法であって、原材料のSOIウエハからメサ構
    造をパターニングし、エッチングすること、 前記メサ構造を覆うゲート酸化物層を堆積させること、 ゲート電極を堆積させ、パターニングし、エッチングす
    ること。前記ソースおよびドレイン領域を第1の伝導形
    に低濃度にドーピングすること、 第2の伝導形のドーパントでもってソースおよびドレイ
    ン領域の高濃度ドーピングを実施すること、 共形の側壁酸化物の堆積とエッチング、 第1の伝導形のドーパントでもって高濃度にソースおよ
    びドレイン領域をドープすること、 金属化コンタクトを堆積させること、 の工程を含む方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231962A (ja) * 2001-02-07 2002-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7642140B2 (en) 2000-01-07 2010-01-05 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and method of forming same

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2566175B2 (ja) * 1990-04-27 1996-12-25 セイコー電子工業株式会社 半導体装置及びその製造方法
USH1435H (en) * 1991-10-21 1995-05-02 Cherne Richard D SOI CMOS device having body extension for providing sidewall channel stop and bodytie
US5407837A (en) * 1992-08-31 1995-04-18 Texas Instruments Incorporated Method of making a thin film transistor
US5315144A (en) * 1992-09-18 1994-05-24 Harris Corporation Reduction of bipolar gain and improvement in snap-back sustaining voltage in SOI field effect transistor
US5354700A (en) * 1993-07-26 1994-10-11 United Microelectronics Corporation Method of manufacturing super channel TFT structure
US5360752A (en) * 1993-10-28 1994-11-01 Loral Federal Systems Company Method to radiation harden the buried oxide in silicon-on-insulator structures
US5401982A (en) * 1994-03-03 1995-03-28 Xerox Corporation Reducing leakage current in a thin-film transistor with charge carrier densities that vary in two dimensions
US5482871A (en) * 1994-04-15 1996-01-09 Texas Instruments Incorporated Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
KR0164079B1 (ko) * 1995-06-30 1998-12-01 김주용 반도체 소자 및 그 제조방법
US5719081A (en) * 1995-11-03 1998-02-17 Motorola, Inc. Fabrication method for a semiconductor device on a semiconductor on insulator substrate using a two stage threshold adjust implant
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
US5567631A (en) * 1995-11-13 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology
US5681761A (en) * 1995-12-28 1997-10-28 Philips Electronics North America Corporation Microwave power SOI-MOSFET with high conductivity metal gate
US5670389A (en) * 1996-01-11 1997-09-23 Motorola, Inc. Semiconductor-on-insulator device having a laterally-graded channel region and method of making
US5936278A (en) * 1996-03-13 1999-08-10 Texas Instruments Incorporated Semiconductor on silicon (SOI) transistor with a halo implant
JP3222380B2 (ja) * 1996-04-25 2001-10-29 シャープ株式会社 電界効果トランジスタ、および、cmosトランジスタ
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
US6346439B1 (en) 1996-07-09 2002-02-12 Micron Technology, Inc. Semiconductor transistor devices and methods for forming semiconductor transistor devices
US6541793B2 (en) 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
US6310363B1 (en) * 1998-05-15 2001-10-30 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors with N and P impurities in the source and drain regions
US6337500B1 (en) * 1997-06-19 2002-01-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
KR100248507B1 (ko) * 1997-09-04 2000-03-15 윤종용 소이 트랜지스터 및 그의 제조 방법
US5891763A (en) * 1997-10-22 1999-04-06 Wanlass; Frank M. Damascene pattering of SOI MOS transistors
US5811855A (en) * 1997-12-29 1998-09-22 United Technologies Corporation SOI combination body tie
US6046601A (en) * 1998-06-30 2000-04-04 United Semiconductor Circuit Corp. Method for measuring the kink effect of a semiconductor device
US5959335A (en) * 1998-09-23 1999-09-28 International Business Machines Corporation Device design for enhanced avalanche SOI CMOS
US6774001B2 (en) * 1998-10-13 2004-08-10 Stmicroelectronics, Inc. Self-aligned gate and method
US5994759A (en) 1998-11-06 1999-11-30 National Semiconductor Corporation Semiconductor-on-insulator structure with reduced parasitic capacitance
TW437091B (en) 1998-12-24 2001-05-28 Hyundai Electronics Ind SOI semiconductor device and manufacturing method thereof
US6452233B1 (en) * 1999-03-23 2002-09-17 Citizen Watch Co., Ltd. SOI device having a leakage stopping layer
TW410382B (en) * 1999-06-11 2000-11-01 United Microelectronics Corp Method of manufacturing forming metal oxide semiconductor transistor with raised source/drain
US6716728B2 (en) 1999-08-03 2004-04-06 Bae Systems Information And Electronic Systems Integration, Inc. Radiation hardened silicon-on-insulator (SOI) transistor having a body contact
US6399989B1 (en) 1999-08-03 2002-06-04 Bae Systems Information And Electronic Systems Integration Inc. Radiation hardened silicon-on-insulator (SOI) transistor having a body contact
US6046062A (en) * 1999-08-12 2000-04-04 Taiwan Semiconductor Manufacturing Company Method to monitor the kink effect
US6686629B1 (en) * 1999-08-18 2004-02-03 International Business Machines Corporation SOI MOSFETS exhibiting reduced floating-body effects
US6376880B1 (en) 1999-09-27 2002-04-23 Advanced Micro Devices, Inc. High-speed lateral bipolar device in SOI process
GB2358080B (en) * 2000-01-07 2004-06-02 Seiko Epson Corp Method of manufacturing a thin-film transistor
US6368903B1 (en) * 2000-03-17 2002-04-09 International Business Machines Corporation SOI low capacitance body contact
US6373103B1 (en) * 2000-03-31 2002-04-16 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using additional drain-side spacer, and method
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
US6525381B1 (en) 2000-03-31 2003-02-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using shallow-doped source, and method
US6429482B1 (en) * 2000-06-08 2002-08-06 International Business Machines Corporation Halo-free non-rectifying contact on chip with halo source/drain diffusion
US6380021B1 (en) 2000-06-20 2002-04-30 Taiwan Semiconductor Manufacturing Company Ultra-shallow junction formation by novel process sequence for PMOSFET
US6429477B1 (en) 2000-10-31 2002-08-06 International Business Machines Corporation Shared body and diffusion contact structure and method for fabricating same
US6509241B2 (en) 2000-12-12 2003-01-21 International Business Machines Corporation Process for fabricating an MOS device having highly-localized halo regions
US6566680B1 (en) * 2001-01-30 2003-05-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) tunneling junction transistor
JP3982218B2 (ja) * 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
US6596570B2 (en) * 2001-06-06 2003-07-22 International Business Machines Corporation SOI device with reduced junction capacitance
US6670675B2 (en) * 2001-08-06 2003-12-30 International Business Machines Corporation Deep trench body SOI contacts with epitaxial layer formation
US6642579B2 (en) 2001-08-28 2003-11-04 International Business Machines Corporation Method of reducing the extrinsic body resistance in a silicon-on-insulator body contacted MOSFET
US6677645B2 (en) 2002-01-31 2004-01-13 International Business Machines Corporation Body contact MOSFET
JP3626734B2 (ja) * 2002-03-11 2005-03-09 Nec液晶テクノロジー株式会社 薄膜半導体装置
US6830980B2 (en) 2003-03-20 2004-12-14 Texas Instruments Incorporated Semiconductor device fabrication methods for inhibiting carbon out-diffusion in wafers having carbon-containing regions
US7138318B2 (en) 2003-05-28 2006-11-21 Advanced Micro Devices, Inc. Method of fabricating body-tied SOI transistor having halo implant region underlying hammerhead portion of gate
CN1806342A (zh) * 2003-06-11 2006-07-19 皇家飞利浦电子股份有限公司 在集成soi工艺中防止寄生沟道
US7084462B1 (en) 2005-04-15 2006-08-01 International Business Machines Corporation Parallel field effect transistor structure having a body contact
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US20080179691A1 (en) * 2007-01-30 2008-07-31 Kamel Benaissa Device Having Pocketless Regions and Method of Making the Device
US7655983B2 (en) 2007-06-04 2010-02-02 International Business Machines Corporation SOI FET with source-side body doping
US7808039B2 (en) * 2008-04-09 2010-10-05 International Business Machines Corporation SOI transistor with merged lateral bipolar transistor
WO2010007478A1 (en) * 2008-06-13 2010-01-21 Yale University Improved complementary metal oxide semiconductor devices
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
US8441071B2 (en) * 2010-01-05 2013-05-14 International Business Machines Corporation Body contacted transistor with reduced parasitic capacitance
US8643107B2 (en) * 2010-01-07 2014-02-04 International Business Machines Corporation Body-tied asymmetric N-type field effect transistor
US8426917B2 (en) * 2010-01-07 2013-04-23 International Business Machines Corporation Body-tied asymmetric P-type field effect transistor
US8299519B2 (en) * 2010-01-11 2012-10-30 International Business Machines Corporation Read transistor for single poly non-volatile memory using body contacted SOI device
CN101872737A (zh) * 2010-01-28 2010-10-27 中国科学院上海微系统与信息技术研究所 一种抑制soi浮体效应的mos结构及其制作方法
CN102412312A (zh) * 2011-10-13 2012-04-11 中国科学院微电子研究所 一种mos晶体管电容
US9741857B2 (en) 2015-08-07 2017-08-22 Ahmad Tarakji Approach for an area-efficient and scalable CMOS performance based on advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) technologies

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087902A (en) * 1976-06-23 1978-05-09 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Field effect transistor and method of construction thereof
US4263057A (en) * 1978-04-19 1981-04-21 Rca Corporation Method of manufacturing short channel MOS devices
US4318216A (en) * 1978-11-13 1982-03-09 Rca Corporation Extended drain self-aligned silicon gate MOSFET
US4514897A (en) * 1979-09-04 1985-05-07 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
US4703551A (en) * 1986-01-24 1987-11-03 Ncr Corporation Process for forming LDD MOS/CMOS structures
US4922315A (en) * 1987-11-13 1990-05-01 Kopin Corporation Control gate lateral silicon-on-insulator bipolar transistor
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
US4906587A (en) * 1988-07-29 1990-03-06 Texas Instruments Incorporated Making a silicon-on-insulator transistor with selectable body node to source node connection
JP2507567B2 (ja) * 1988-11-25 1996-06-12 三菱電機株式会社 絶縁体基板上の半導体層に形成されたmos型電界効果トランジスタ
JP2510710B2 (ja) * 1988-12-13 1996-06-26 三菱電機株式会社 絶縁体基板上の半導体層に形成されたmos型電界効果トランジスタ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642140B2 (en) 2000-01-07 2010-01-05 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and method of forming same
JP2002231962A (ja) * 2001-02-07 2002-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4676069B2 (ja) * 2001-02-07 2011-04-27 パナソニック株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US5185280A (en) 1993-02-09
EP0497216A3 (en) 1992-08-19
EP0497216A2 (en) 1992-08-05

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