DE10229003A1 - SOI-Feldeffekttransistorelement mit einem Rekombinationsgebiet und ein Verfahren zur Herstellung desselben - Google Patents

SOI-Feldeffekttransistorelement mit einem Rekombinationsgebiet und ein Verfahren zur Herstellung desselben Download PDF

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Abstract

Ein SOI-Transistorelement und ein Verfahren zur Herstellung desselben sind offenbart, wobei eine hohe Konzentration stationärer Punktdefekte geschaffen wird, indem ein Gebiet in dem aktiven Transistorbereich mit einer geringen Gitterfehlanpassung eingebracht wird. In einer speziellen Ausführungsform wird eine Silizium/Germanium-Schicht in dem aktiven Bereich mit einer hohen Konzentration an Punktdefekten aufgrund der Entspannung der mechanischen Spannung der Silizium/Germanium-Schicht bei Wärmebehandeln des Transistorelements bereitgestellt. Aufgrund der Punktdefekte ist die Rekombinationsrate deutlich erhöht, wodurch die Anzahl der in dem aktiven Bereich angesammelten Ladungsträger verringert wird.

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere Feldeffekttransistoren, die auf einem isolierenden Substrat gebildet sind, etwa Silizium-auf-Isolator (SOI) Elemente, und betrifft ein Verfahren zur Herstellung derartiger Elemente.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • In modernen integrierten Schaltungen wächst die Anzahl und damit die Dichte der einzelnen Schaltungselemente, etwa von Feldeffekttransistoren, ständig an und damit verbessert sich gegenwärtig die Leistungsfähigkeit dieser integrierten Schaltungen. Das Anwachsen der Packungsdichte und das Ansteigen der Signalverarbeitungsfähigkeit integrierter Schaltungen erfordert das Reduzieren kritischer Strukturgrößen, etwa der Gate-Länge und damit der Kanallänge von Feldeffekttransistoren, um damit die Chipfläche zu minimieren, die von einem einzelnen Schaltungselement eingenommen wird, und um die Signalausbreitungsverzögerung aufgrund einer verzögerten Kanalausbildung zu verringern. Gegenwärtig liegen jedoch kritische Strukturgrößen bei annähernd 0.1 μm oder darunter und eine weitere Verbesserung der Schaltungsleistungsfähigkeit durch Verringern der Größen der Transistorelemente wird teilweise durch die parasitären Kapazitäten der Transistoren, die auf großvolumigen Siliziumsubstraten gebildet sind, aufgehoben.
  • Um den ständigen Forderungen hinsichtlich der Bauteil- und Schaltungsleistungsfähigkeit nachzukommen, haben Schaltungsplaner neue Bauteilarchitekturen entwickelt. Ein Verfahren zur Verbesserung der Leistungsfähigkeit einer Schaltung, beispielsweise eines CMOS-Bauteils, besteht in der Herstellung der Schaltung auf einem sogenannten Silizium-auf-Isolator-(SOI)Substrat, wobei eine isolierende Schicht auf einem großvolumigen Substrat gebildet wird, beispielsweise einem Siliziumsubstrat oder einem Glassubstrat, wobei die isolierende Schicht häufig Siliziumdioxid aufweist (das auch als vergrabene Oxidschicht bezeichnet wird). Anschließend wird eine Siliziumschicht auf der isolierenden Schicht gebildet, in der ein aktives Gebiet für einen Feldeftekttransistor durch eine Flachgrabenisolation definiert wird. Ein entsprechend hergestellter Transistor ist elektrisch vollständig von den den Transistorbereich umgebenden Gebieten isoliert. Im Gegensatz zu einem herkömmlichen Bauteil, das auf einem großflächigen Halbleitersubstrat gebildet ist, unterdrückt das genaue räumliche Einschließen des aktiven Gebiets des SOI-Bauteils deutlich parasitäre Effekte, die von konventionellen Bauteilen her bekannt sind, etwa das Latch-up und Leckströme, die in das Substrat wandern. Ferner sind SOI-Bauteile durch geringere parasitäre Kapazitäten im Vergleich zu Bauteilen, die auf einem großvolumigen Halbleitersubstrat gebildet sind, gekennzeichnet und zeigen damit ein verbessertes Hochfrequenzverhalten. Ferner ist aufgrund des deutlich reduzierten Volumens des aktiven Gebiets die strahlungsinduzierte Ladungsträgererzeugung deutlich verringert und lässt SOI-Bauelemente als äußerst geeignet für Anwendungen in strahlungsintensiven Umgebungen erscheinen.
  • Andererseits können die Vorteile von SOI-Bauteilen gegenüber konventionell hergestellten Bauelementen teilweise durch den sogenannten Effekt des potenzialfreien Substrats aufgehoben werden, wobei Minoritätsladungsträger, beispielsweise Löcher in einem n-Kanal MOS-Transistor, unterhalb des Kanalgebiets angesammelt werden, wodurch die Transistoreigenschaften, etwa die Schwellwertspannung, der Einzel-Transistor-Latsch-up-Effekt und der gleichen nachteilig beeinflusst werden.
  • Mit Bezug zu den 1 und 2, die eine schematische Querschnittsansicht eines Volumentransistors bzw. eines SOI-Transistors darstellen, werden die bei typischen konventionellen Volumen-MOS-Transistoren und typischen konventionellen SOI-MOS-Transistoren auftretenden Probleme genauer erläutert.
  • In 1 ist ein n-Kanal-Transistor 100 auf einem Siliziumsubstrat 101 ausgebildet. Der Transistor 100 umfasst ein aktives Gebiet 102, das durch Flachgrabenisolationen 105 definiert ist. Das aktive Gebiet 102 umfasst ein Source-Gebiet 103 und ein Drain-Gebiet 104. Eine Gate-Elektrode 106 ist über dem aktiven Gebiet 102 gebildet und ist elektrisch davon durch eine Gate-Isolierschicht 107 isoliert. Benachbart zu der Gate-Elektrode 106 sind Seitenwandabstandselemente 108 aus dielektrischem Material gebildet. Obere Bereiche der Drain- und Source-Gebiete 103 und 104 und der Gate-Elektrode 106 weisen silizidierte Bereiche 109 auf, die eine erhöhte elektrische Leitfähigkeit zeigen.
  • Während des Betriebs ist die Drain-Diode, die durch das n-dotierte Drain-Gebiet 104 und das p-dotierte aktive Gebiet 102 gebildet wird, für gewöhnlich in Sperrrichtung vorgespannt, wobei die Vorspannung ausreichend hoch werden kann, um einen schwachen lawinenartigen Durchschlag zu erzeugen. In diesem Funktionsmodus werden Elektron-Loch-Paare gebildet, die durch Minus(–)- und Plus(+)-Zeichen jeweils in 1 dargestellt sind. In dem vorliegenden Beispiel des n-Kanal-Anreichungstransistors 100 können die Elektronen mit dem durch die zwischen dem Source-Gebiet 103 und dem Drain-Gebiet 104 angelegten Spannung bewirkten Drain-Strom abwandern. Die Löcher wandern andererseits in das aktive Gebiet 102 und in das Substrat 101. Da das aktive Gebiet 102 und das Substrat 101 elektrisch mit dem Massepotenzial mittels entsprechender Kontakte (nicht gezeigt) verbunden sind, können die Überschussladungen, d.h. die Löcher, die in das aktive Gebiet 102 und das Substrat 101 gewandert sind, abgeführt werden, um eine Ladungsträgerakkumulierung zu vermeiden und damit die Langzeitstabilität der Transistorschwellwertspannung und der Drain-Source-Durchschlagspannung beizubehalten.
  • In 2, die schematisch eine Querschnittsansicht eines typischen SOI-Transistors darstellt, sind gleiche oder ähnliche Teile, die in 1 gezeigt sind, mit den gleichen Bezugszeichen belegt, mit Ausnahme einer "2" als die führende Zahl anstelle einer "1", wobei die Erläuterung dieser Teile weggelassen ist. In 2 ist der Transistor 200 in einer aktiven Schicht 201A gebildet, die Silizium aufweisen kann, wobei im Gegensatz zu dem Volumenbauteil 100 in 1 eine vergrabene Siliziumdioxidschicht 210 die aktive Schicht 201A und das aktive Gebiet 202 von dem Volumensubstrat 201 elektrisch isoliert.
  • Im Betrieb werden ähnlich zu dem Transistor 100 Elektron-Loch-Paare in dem Transistor 200 gebildet, wobei aufgrund der Isolierung des aktiven Gebiets 202 von dem Substrat 201 durch die vergrabene Oxidschicht 210 die Überschusslöcher nicht effizient abgeführt werden können und sich beispielsweise unterhalb eines Kanals, der das Drain-Gebiet 204 und das Source-Gebiet 203 verbindet und sich bei Anlegen einer geeigneten Spannung an die Gate-Elektrode 206 ausbildet, ansammeln können. Die angesammelte Überschussladung führt zu charakteristischen Änderungen und erhöht die Abschaltzeit des Bauteils, wodurch einige der Vorteile von SOI-Bauelementen aufgehoben werden.
  • Um diesen Nachteil zu beheben, werden herkömmlicherweise Kontakte (nicht gezeigt) gebildet, die die aktive Schicht 201A und das aktive Gebiet 202 mit einer Referenzspannung verbinden, um die Löcher abzuleiten. Diese zusätzlichen Kontakte benötigen jedoch zusätzliche Chipfläche und eine kompliziertere Bauteil- und Schaltungsgestaltung, wodurch die Verbesserung in der Chipflächenreduktion und der Signalverarbeitungsleistungsfähigkeit, die durch Verringern der kritischen Abmessungen erreicht werden, deutlich beeinträchtigt werden.
  • Aus diesem Grunde wurde vorgeschlagen in "Bandgap engineering technology for suppressing the substrate-floating-effect in 0.15 μm SOI-MOSFETS", Proceedings, 1995 IEEE, Internafionale SOI-Konferenz, Oktober 1995, N. Yoshimi et al., den Effekt des potenzialfreien Substrats ohne zusätzliche Substratkontakte mittels einer Bandlückengestaltung zu kompensieren, um den Löcherstrom in der Source-Richtung durch Ausbilden einer Silizium-Germanium-Schicht in den Source- und Drain-Gebieten zu erhöhen. Es wurden Germaniumionen in die Source- und Drain-Gebiete nach der Oxidation für das Gate in n-Kanal-SOI-MOSFETS implantiert. Es wurde eine Silizium-Germanium-Schicht in den Source- und Drain-Gebieten gebildet, woraus sich eine Energiedifferenz der Bandlücke von 0.1 eV in der Nähe des pn-Übergangs ergibt. Eine Verbesserung der Drain-Überschlagsspannung von ungefähr 1 V wurde mit dieser Anordnung erreicht.
  • Das Vorsehen einer Silizium-Germanium-Schicht in den hochdotierten Source- und Drain-Gebieten kann jedoch zu einem deutlich höheren Widerstand in diesen Gebieten führen, wodurch die Leistungsfähigkeit des Transistorelements beeinträchtigt wird. Dieses Problem verschärft sich, wenn die Transistorabmessungen weiter verringert werden, wobei äußerst flache Übergänge an den Source- und Drain-Gebieten benötigt werden.
  • Angesichts der obigen Probleme besteht ein Bedart für verbesserte SOI-Transistorelemente und Verfahren zur Herstellung derselben, wobei der nachteilige Effekt des potenzialfreien Substrats eliminiert oder zumindest reduziert werden kann, ohne im Wesentlichen die Transistoreigenschaften zu beeinträchtigen.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Im Allgemeinen basiert die vorliegende Erfindung auf dem Konzept der Erfinder, ein Rekombinationsgebiet mit einer erhöhten Dichte an lokalisierten Rekombinationszentren in dem aktiven Gebiet eines SOI-Bauteils bereit zu stellen, ohne die kristalline Qualität des verbleibenden aktiven Gebiets des Bauteils zu beeinträchtigen.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung wird ein Feldeftekttransistor bereit gestellt, wobei der Feldeffekttransistor auf einem Substrat mit einer darin gebildeten Isolierschicht gefolgt von einer Halbleiterschicht gebildet ist. Ein in der Halbleiterschicht gebildetes aktives Gebiet umfasst ein Source-Gebiet und ein Drain-Gebiet, die durch ein Kanalgebiet getrennt sind, auf dem eine Gate-Isolierschicht ausgebildet ist, die eine Gate-Elektrode von dem Kanalgebiet elektrisch isoliert. Ein Rekombinationsgebiet ist auf dem aktiven Gebiet gebildet, wobei eine Dichte an Rekombinationszentren in dem Rekombinationsgebiet größer als eine Dichte an Rekombinationszentren in der Halbleiterschicht ist.
  • Gemäß einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung eines Transistorelements auf einem isolierten Substrat das Bereitstellen eines Substrats mit einer darauf gebildeten Isolierschicht und das Bilden einer ersten und einer zweiten monokristallinen Halbleiterschicht auf der Isolierschicht, wobei die erste und die zweite monokristalline Schicht eine unterschiedliche Gitterkonstante aufweisen, um eine mechanische Spannung in der ersten monokristallinen Halbleiterschicht zu erzeugen. Anschließend wird ein Transistorelement in und auf den ersten und zweiten Halbleiterschichten gebildet, wobei eine oder mehrere Wärmebehandlungen, die während der Herstellung des Transistorelements durchgeführt werden, die mechanische Spannung in der ersten Halbleiterschicht verringern und eine erste Dichte von Punktdefekten in der ersten Halbleiterschicht, die höher als eine zweite Dichte von Punktdefekten in der zweiten Halbleiterschicht ist, erzeugen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen aus der folgenden detaillierten Beschreibung deutlicher hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
  • 1 schematisch ein Beispiel eines konventionellen Transistorelements, das auf einem großvolumigen Halbleitersubstrat gebildet ist;
  • 2 schematisch ein typisches konventionelles SOI-Transistorelement, wobei der Einfachheit halber Substratkontakte nicht gezeigt sind;
  • 3 schematisch eine Querschnittsansicht eines SOI-Transistorelements gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung;
  • 4a-4c schematisch eine typische Prozesssequenz zur Herstellung des in 3 gezeigten Transistorelements; und
  • 4d eine monokristalline Spannungsschicht einschließlich mehrerer Teilschichten gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Weiteren bezieht sich die folgende detaillierte Beschreibung auf Transistorelemente auf Siliziumbasis, die auf einem Substrat mit einer isolierenden Schicht mit einer darauf gebildeten Halbleiterschicht hergestellt sind, in der der aktive Bereich des Transistors zu bilden ist. Diese Art eines Transistorelements wird als ein SOI-Transistorelement bezeichnet, wobei dieser Ausdruck das allgemeine Konzept von auf einem isolierenden Substrat gebildeten Transistorelementen umfassend beschreiben soll, unabhängig von der Art des verwendeten Halbleitermaterials. Beispielsweise können die grundlegenden Gedanken der vorliegenden Erfindung auch auf Transistorelemente auf Germanium- Basis, auf Transistorelemente auf Gallium-Arsenid-Basis oder auf andere III-V- oder II-VI-Halbleiter angewendet werden.
  • Des Weiteren bezieht sich die folgende Erläuterung auf n-Kanal-Transistorelemente, in denen das Problem der Ladungsträgeransammlung besonders bedeutsam ist, da die Löcher, d.h. die Minoritätsladungsträger, eine deutlich geringere Mobilität im Vergleich zu den Elektronen aufweisen und daher nicht durch den Source-Anschluss in einer effizienten Weise abfließen können wie Elektronen in einem p-Kanalelement. Die vorliegende Erfindung sollte jedoch nicht auf die anschaulichen n-Kanalelemente eingeschränkt betrachtet werden, die hierin beschrieben sind, sofern derartige Beschränkungen nicht ausdrücklich in den angefügten Patentansprüchen erwähnt sind.
  • Die vorliegende Erfindung beruht auf der Erkenntnis der Erfinder, dass das Vorsehen sogenannter Rekombinationszentren, d.h. von Gitterplätzen mit einer hohen Einfangwahrscheinlichkeit für Ladungsträger, die dann für das Rekombinieren mit entsprechenden komplementären Ladungsträgern verfügbar sind, die innerhalb eines gut definierten Teils des aktiven Bereichs eines Transistorelements lokalisiert sind, deutlich die Anzahl der angesammelten Ladungsträger verringern kann. Um nicht die Qualität des aktiven Transistorbereichs zu beeinträchtigen, sollten die Rekombinationszentren auf den gut definierten Bereich soweit als möglich während erhöhter Temperaturen, denen das Halbleiterbauteil während der Herstellung und des Betriebs möglicherweise ausgesetzt ist, eingeschlossen bleiben. Dies wird erreicht, indem ein im Wesentlichen Gitter angepasstes Gebiet in dem aktiven Halbleiterbereich gebildet wird, wobei die geringe Gitterfehlanpassung zu einer mechanischen Spannung in dieser Schicht führt, die während nachfolgender Wärmebehandlungen, etwa einer Dotierstoffaktivierung oder eines Gate-Oxidationsprozesses, entspannt oder reduziert wird. Das Verringerung der mechanischen Spannung in dieser Schicht bei Wärmebehandlung des Bauteils führt dann zu der Erzeugung einer Vielzahl von Punktdefekten, die lokalisiert oder "stationär" sind und als Rekombinationszentren wirken. Ferner kann die Bandlücke der Rekombinationsschicht zielgerichtet hergestellt werden, um die Wirkung der erhöhten Rekombinationswahrscheinlichkeit für die Ladungsträger zu unterstützen, indem beispielsweise eine geringere Bandlückenenergie im Vergleich zu dem verbleibenden aktiven Gebiet bereit gestellt wird, was zu einer erhöhten Löchermobilität führen kann. Beispielsweise wurde gezeigt, dass eine Silizium/Germanium-Schicht mit einer geringeren Bandlückenenergie eine erhöhte Löchermobilität zur Folge hat.
  • Mit Bezug zu 3 wird nun eine anschauliche Ausführungsform der vorliegenden Erfindung erläutert. In 3 umfasst ein Transistorelement 300 ein Substrat 301, beispielsweise ein Siliziumsubstrat oder ein anderes geeignetes Substrat, wobei darauf eine Isolierschicht 310 gebildet ist. Die Isolierschicht 310 kann eine Siliziumdioxidschicht, eine Siliziumnitridschicht oder eine andere geeignete isolierende Schicht sein. Über der Isolierschicht 310 ist ein aktives Gebiet 302 mit einer ersten monokristallinen Halbleiterschicht 321 und einer zweiten monokristallinen Halbleiterschicht 320 gebildet. In einer Ausführungsform ist die erste Halbleiterschicht 321 eine Siliziumschicht und die zweite Halbleiterschicht 320 ist eine Silizium/Germanium-Schicht mit einer Zusammensetzung SixGe1_x, wobei 0.2 > x > 0.8 ist. Abhängig von der Menge an Germanium, die in der zweiten Halbleiterschicht 320 enthalten ist, die im Wesentlichen eine spannungsfreie Schicht aufgrund einer oder mehrer Wärmebehandlungen ist, die während der Herstellung des Transistorelements 300 ausgeführt wurden, ist die Anzahl der Punktdefekte größer als ungefähr 1012/cm3 und ist damit deutlich höher als die Dichte der Punktdefekte in der ersten Halbleiterschicht 321. Abhängig von der Art des Transistorelements, d.h. ein vollständig depletiertes Transistorelement oder ein teilweise depletiertes Transistorelement, kann eine Dicke der ersten Halbleiterschicht 321 zwischen ungefähr einigen zehn Nanometern bis einige hundert Nanometer variieren, wobei eine Dicke der zweiten Halbleiterschicht 320 im Bereich von ungefähr 5–50 Nanometer liegt.
  • Das Transistorelement 300 umfasst ferner Source- und Drain-Gebiete 303, 304 benachbart zu Flachgrabenisolationen 305. Eine Gate-Isolierschicht 307 isoliert elektrisch und räumlich eine Gate-Elektrode 306 von dem darunterliegenden aktiven Gebiet 302. Seitenwandabstandselemente 308 sind benachbart zu der Gate-Elektrode 306 vorgesehen und silizidierte Bereiche 309 sind auf den Source- und Drain-Gebieten 303, 304 und der Gate-Elektrode 306 ausgebildet.
  • In der in 3a gezeigten Ausführungsform erstrecken sich die stark dotierten Source- und Drain-Gebiete 303, 304 in die zweite Halbleiterschicht 320 und stellen eine hohe elektrische Leitfähigkeit zu der zweiten Halbleiterschicht 320 her. In anderen Ausführungsformen mit einer Silizium/Germanium-Schicht als die zweite Halbleiterschicht 320 kann die Mobilität der Löcher aufgrund der verringerten Bandlückenenergie in der zweiten Halbleiterschicht 320 weiter erhöht werden. Dies kann das Ableiten von Löchern in der zweiten Halbleiterschicht 320 über den Source-Anschluss unterstützen.
  • Im Betrieb kann die in Sperrrichtung vorgespannte Drain-Diode, d.h. das n-dotierte Drain-Gebiet 304 und das p-dotierte Kanalgebiet des aktiven Gebiets 302, mit einer Spannung betrieben werden, die zu einer erhöhten Elektron-Loch-Paarerzeugung führt, wobei die Elektronen über den Drain-Anschluss abfließen, während die Löcher aufgrund der verringerten Mobilität in dem aktiven Gebiet 302 driften. Anders als bei dem konventionellen Bauteil, das beispielsweise in 2 gezeigt ist, erhöht die Dichte der stationären Rekombinationszentren in der zweiten Halbleiterschicht 320 die Rekombinationswahrscheinlichkeit deutlich und verringert damit signifikant die Anzahl der Löcher, die sich in dem aktiven Gebiet 302 ansammeln können, wobei Elektronen, die von dem Source-Gebiet 303 über eine externe Spannungsquelle geliefert werden, den Rekombinationsprozess "speisen". Ferner ist die Löcherbeweglichkeit erhöht und damit kann der Löcherstrom zu dem Source-Gebiet 303 ansteigen, wodurch nicht rekombinierte Löcher entfernt werden. Aufgrund der lokalisierten Natur der Punktdefekte in der zweiten Halbleiterschicht 320 werden die kristallinen Eigenschaften der ersten Halbleiterschicht 321 im Wesentlichen nicht beeinflusst und daher kann eine Bauteilbeeinträchtigung aufgrund diffundierender Rekombinationszentren, die als Ladungsträgerstreuplätze wirken, im Wesentlichen vermieden werden. Somit kann der Einfluss des potenzialfreien Substrats des Transistorelements 300 deutlich verringert, wenn nicht gar vollständig vermieden werden.
  • Mit Bezug zu den 4a–4c wird ein typischer Prozessablauf zur Herstellung des in 3 gezeigten Halbleiterbauteils nunmehr beschrieben.
  • In 4a wird ein Geber-Halbleitersubstrat 410, etwa ein Siliziumsubstrat, mit der darauf gebildeten zweiten Halbleiterschicht 320 bereit gestellt. Die zweite Halbleiterschicht 320 wird epitaxial auf dem Geber-Substrat 420 aufgewachsen, wobei die Zusammensetzung der zweiten Halbleiterschicht 320 entsprechend den Entwurfsertordernissen gewählt wird. Das epitaxiale Aufwachsen von im Wesentlichen Gitter angepassten monokristallinen Schichten auf einem monokristallinen Substrat ist ein gut bekannter Prozess im Stand der Technik und wird somit hierin nicht detailliert beschrieben. Aufgrund der geringfügigen Gittertehlanpassung zwischen der zweiten Halbleiterschicht 320 und dem darunterliegenden Geber-Substrat 410 wird ein gewisses Maß an mechanischer Spannung in der zweiten Halbleiterschicht 320 erzeugt, die unter anderem von der Zusammensetzung und der Dicke der zweiten Halbleiterschicht 320 abhängt.
  • Wie in 4b gezeigt ist, wird zusätzlich zu dem Geber-Substrat 410 ein Substrat 301 mit der darauf gebildeten Isolierschicht 310 bereit gestellt. In einer Ausführungsform ist das Substrat 301 ein Siliziumsubstrat und die Isolierschicht 310 eine Siliziumdioxidschicht, die durch Oxidieren des Substrats 301 oder durch Abscheiden einer Siliziumdioxidschicht auf dem Substrat 301 gebildet werden kann. Da diese Prozesse gut bekannt sind im Stand der Technik wird somit eine detaillierte Beschreibung davon weggelassen. Anschließend werden das Substrat 301 und das Geber-Substrat 410 in Kontakt gebracht, wobei die zweite Halbleiterschicht 320 auf der Isolierschicht 310 liegt. Das Substrat 301 und das Geber-Substrat 410 können durch konventionelle Bond-Verfahren verbunden werden und danach kann das Geber-Substrat 410 durch bekannte Ätzprozesse gedünnt werden, um damit die erste Halbleiterschicht 321 zu erhalten.
  • Anschließend wird das Transistorelement 300 gemäß einem konventionellen Prozessablauf hergestellt und die Beschreibung wird somit weggelassen. In dem konventionellen Prozessablauf sind jedoch eine Reihe von Wärmebehandlungen beteiligt, beispielsweise Ausheizzyklen zum Aktivieren von Dotierstoffen, die in die Source- und Drain-Gebiete 303, 304 implantiert wurden, oder ein Oxidationsprozess zur Herstellung der Gate-Isolierschicht 307. Während dieser Wärmebehandlungen wird die mechanische Spannung in der zweiten Halbleiterschicht 320 verringert, wodurch eine Vielzahl von Punktdefekten erzeugt wird, die in der zweiten Halbleiterschicht 320 eingeschlossen sind.
  • 4c zeigt schematisch ein weiteres Verfahren zur Herstellung des Transistorelements 300 mittels der zweiten Halbleiterschicht 320 auf dem Geber-Substrat 410, wobei die zweite Halbleiterschicht 320 epitaxial auf dem Geber-Substrat 410 aufgewachsen wird, wie dies zuvor erläutert ist. Danach wird eine Ionenimplantation, wie dies durch 411 angedeutet ist, unter Verwendung von Wasserstoffionen ausgeführt, um ein Implantationsgebiet 412 in einer vordefinierten Tiefe in dem Geber-Substrat 410 zu erzeugen, um im Wesentlichen die erste Halbleiterschicht 321 zu definieren. Danach werden das Substrat 301 und das Geber-Substrat 410 verbunden, wie dies in 4b beschrieben ist, und anschließend wird das Geber-Substrat 410 gespalten, wobei das Implantationsgebiet 412 ein leichtes Trennen des Geber-Substrats 410 ermöglicht. Schließlich kann die verbleibende Oberfläche poliert werden, um die Oberflächenqualität zu verbessern, wobei die Kristallqualität der ersten Halbleiterschicht 321 im Wesentlichen unbeeinflusst bleibt, da die Notwendigkäit für Ätzprozeduren vermieden wird, die ansonsten zum Dünnen des Geber-Substrats 410 notwendig wären. Somit weist die erste Halbleiterschicht 321 eine ausgezeichnete monokristalline Struktur auf, wobei der verbleibende Teil des Geber-Substrats 410 für die weitere Bearbeitung verwendbar ist, um als ein weiteres Substrat 301, das zu oxidieren ist, oder als ein weiteres Geber-Substrat 410 zu dienen.
  • 4d zeigt schematisch eine weitere anschauliche Ausführungsform der vorliegenden Erfindung. In diesem Beispiel enthält die auf dem Geber-Substrat 410 gebildete zweite Halbleiterschicht 320 mehrere Teilschichten 320a...320d. Die Teilschichten 320a...320d können sich voneinander in der Zusammensetzung und/oder der Schichtdicke und/oder der Art des Materials unterscheiden. Beispielsweise kann in einer Ausführungsform die Teilschicht 320d eine hohe Anzahl an Germaniumatomen im Vergleich zu der benachbarten Teilschicht 320c aufweisen, um eine hohe mechanische Spannung und damit eine große Anzahl von Punktdefekten bei Erwärmung der zweiten Halbleiterschicht 320 während der weiteren Bearbeitung zu bewirken. In den verbleibenden Teilschichten 320c–320a kann die Menge an Germanium allmählich reduziert sein, um eine abnehmende Punktdefektdichte zu erhalten, wobei jedoch ein moderater Anstieg der Löcherbeweglichkeit erhalten bleibt. Somit können die Teilschichten 320d eine hohe Rekombinationswahrscheinlichkeit aufweisen, wobei jedoch die Leitfähigkeit in der Teilschicht 320d aufgrund einer erhöhten Streuwahrscheinlichkeit beeinträchtigt wird, wohingegen die Teilschichten 320a–320c den Löcherstrom zu dem Source-Anschluss 303 unterstützen können. Anzumerken ist, dass die obige Ausführungsform lediglich anschaulicher Natur ist und eine Vielzahl von Variationen im Bereich der vorliegenden Erfindung möglich sind. Beispielsweise können eine oder mehrere der Teilschichten 320a...320d Siliziumschichten sein, die abwechselnd mit Silizium/Germanium-Schichten vorgesehen sind.
  • In einer Ausführungsform kann das Transistorelemente 300 ein teil-depletierter Typ sein und es kann vorteilhaft sein, eine oder mehrere Silizium/Germanium-Teilschichten in dem Kanalgebiet anzuordnen, um für eine ausreichend hohe Elektronenzulieferung in dieser Teilschicht zu sorgen, um den Rekombinationsmechanismus zu "speisen". Das Kontrollieren der Position der zweiten Halbleiterschicht oder einer der Teilschichten kann erreicht werden, indem eine Siliziumschicht (die Teilschichten 320a, ..., 320c können als eine einzelne Siliziumschicht betrachtet werden) auf einer Silizium/Germanium-Schicht (Teilschicht 320d) epitaxial aufgewachsen wird, wobei eine Dicke der Siliziumschicht 320a, ..., 320c in Verbindung mit einer Dicke der ersten Halbleiterschicht 321 (vgl. 4c) den Ort in der Tiefenrichtung der Teilschicht 320d in dem schließlich erhaltenen aktiven Gebiet 302 bestimmt.
  • In anderen Ausführungsformen kann die Zusammensetzung der zweiten Halbleiterschicht 320 kontinuierlich variiert werden, um eine Konzentration an Punktdefekten zu erhalten, die kontinuierlich mit der Tiefe variiert.
  • Weitere Modifikationen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich als anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (26)

  1. Feldeffekttransistor, der auf einem Substrat gebildet ist, mit: einem Substrat mit einer darauf gebildeten Isolierschicht; einem kristallinen aktiven Gebiet, das auf der Isolierschicht gebildet ist, wobei das kristalline aktive Gebiet ein erstes Gebiet mit einer ersten Konzentration von lokalisierten Rekombinationszentren und ein zweites Gebiet mit einer zweiten Konzentration von Rekombinationszentren aufweist, wobei die zweite Konzentration größer als die erste Konzentration ist; eine n Drain-Gebiet und einem Source-Gebiet; und einer Gate-Elektrode, die elektrisch von dem aktiven Gebiet durch eine Gate-Isolierschicht isoliert ist.
  2. Der Feldeffekttransistor nach Anspruch 1, wobei die lokalisierten Rekombinationszentren im Wesentlichen Punktdefekte in dem zweiten Gebiet umfassen.
  3. Der Feldeffekttransistor nach Anspruch 2, wobei die Punktdefekte in einer im Wesentlichen spannungsfreien Halbleiterschicht enthalten sind.
  4. Der Feldeffekttransistor nach Anspruch 1, wobei eine Bandlückenenergie des zweiten Gebiets kleiner als eine Bandlückenenergie des ersten Gebiets ist.
  5. Der Feldeffekttransistor nach Anspruch 1, wobei das zweite Gebiet mit der Isolierschicht in Berührung ist.
  6. Der Feldeffekttransistor nach Anspruch 1, wobei das zweite Gebiet mit dem Source-Gebiet in Berührung ist.
  7. Der Feldeffekttransistor nach Anspruch 1, wobei das zweite Gebiet mit dem Drain-Gebiet in Berührung ist.
  8. Der Feldeffekttransistor nach Anspruch 1, wobei das zweite Gebiet mindestens zwei unterschiedliche Materialien aufweist.
  9. Der Feldeffekttransistor nach Anspruch 7, wobei das zweite Gebiet Germanium aufweist.
  10. Der Feldeffekttransistor nach Anspruch 9, wobei das zweite Gebiet eine Verbindung in Form SixGe1_x aufweist, wobei x im Bereich von ungefähr 0.2 > x > 0.8 ist.
  11. Der Feldeffekttransistor nach Anspruch 2, wobei die Konzentration an Punktdefekten größer als 1012/cm3 ist.
  12. Der Feldeffekttransistor nach Anspruch 3, wobei das zweite Gebiet mehrere Teilschichten aufweist.
  13. Der Feldeffekttransistor nach Anspruch 11, wobei die mehreren Teilschichten sich voneinander in der Zusammensetzung und/oder der Art des Materials und/oder der Gitterkonstante unterscheiden.
  14. Der Feldeffekttransistor nach Anspruch 1, wobei die Konzentration an Punktdefekten in dem zweiten Gebiet kontinuierlich entlang einer Tiefenrichtung des Transistorelements variiert.
  15. Der Feldeffekttransistor nach Anspruch 3, wobei eine Dicke der Schicht im Bereich von ungefähr 5 nm–50 nm liegt.
  16. Der Feldeffekttransistor nach Anspruch 5, wobei dieser ein vollständig depletiertes SOI-Element ist.
  17. Der Feldeffekttransistor nach Anspruch 1, wobei dieser ein teilweise depletiertes SOI-Element ist.
  18. Der Feldeffekttransistor nach Anspruch 17, wobei das zweite Gebiet mehrere Rekombinationsschichten aufweist, wovon mindestens eine in dem Depletionsgebiet angeordnet ist.
  19. Verfahren zur Herstellung eines Transistorelements auf einem Substrat, wobei das Verfahren umfasst: Bereitstellen eines Substrats mit einer darauf ausgebildeten Isolierschicht; Bilden einer ersten und einer zweiten kristallinen Halbleiterschicht, wobei die erste und die zweite monokristalline Halbleiterschicht eine unterschiedliche Gitterkonstante aufweisen, um eine mechanische Spannung in der zweiten Halbleiterschicht zu erzeugen; Bilden eines Transistorelements in und auf der ersten und der zweiten kristallinen Halbleiterschicht, wobei eine oder mehrere Wärmebehandlungen während der Herstellung des Transistorelements die mechanische Spannung reduzieren und eine Punktdefektdichte in der zweiten Halbleiterschicht erzeugen, die größer als eine Punktdefektdichte in der ersten Halbleiterschicht ist,
  20. Das Verfahren nach Anspruch 19, wobei das Bilden der ersten und der zweiten Halbleiterschicht umfasst: epitaxiales Wachsen der zweiten Halbleiterschicht auf einem kristallinen Geber-Substrat; und Verbinden des Substrats und des kristallinen Geber-Substrats, wobei die zweite Halbleiterschicht auf der Isolierschicht angeordnet ist.
  21. Das Verfahren nach Anspruch 20, das ferner umfasst: Dünnen des kristallinen Geber-Substrats, um die erste Halbleiterschicht zu bilden.
  22. Das Verfahren nach Anspruch 20, das ferner vor dem Verbinden des Substrats und des kristallinen Geber-Substrats umfasst: Implantieren von Wasserstoffionen in das kristalline Geber-Substrat durch die zweite Halbleiterschicht, um ein Implantationsgebiet zu bilden; und Spalten des kristallinen Geber-Substrats an dem Implantationsgebiet nach dem Verbinden.
  23. Das Verfahren nach Anspruch 20, wobei die zweite Halbleiterschicht eine Silizium/Germanium-Schicht mit einer Zusammensetzung SixGe1_x aufweist, wobei x im Bereich von ungefähr 0.2 > x > 0.8 ist.
  24. Das Verfahren nach Anspruch 20, wobei die zweite Halbleiterschicht eine Dicke im Bereich von ungefähr 5 nm bis 50 nm aufweist.
  25. Das Verfahren nach Anspruch 23, das ferner umfasst: epitaxiales Wachsen mehrerer Teilschichten auf dem kristallinen Geber-Substrat, wobei mindestens einige der Teilschichten sich voneinander in der Zusammensetzung und/oder der Art des Materials und/oder der Dicke unterscheiden.
  26. Das Verfahren nach Anspruch 23, das ferner Variieren einer Zusammensetzung der zweiten Halbleiterschicht beim epitaxialen Wachsen umfasst.
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