DE102008010110A1 - Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung - Google Patents

Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung Download PDF

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Abstract

Eine Feldeffekttransistor-Anordnung weist auf: ein Substrat mit einer ersten Kristalloberflächenorientierung; eine erste Schicht, welche auf oder über zumindest einem ersten Teilbereich des Substrats ausgebildet ist, wobei die erste Schicht eine zweite Kristalloberflächenorientierung aufweist, welche von der ersten Kristalloberflächenorientierung verschieden ist; eine zweite Schicht, welche auf oder über zumindest einem zweiten Teilbereich des Substrats und neben der ersten Schicht ausgebildet ist, wobei die zweite Schicht die erste Kristalloberflächenorientierung aufweist; eine erste vergrabene Oxid-Schicht, welche zwischen der ersten Schicht und dem Substrat ausgebildet ist; eine zweite vergrabene Oxid-Schicht, welche zwischen der zweiten Schicht und dem Substrat ausgebildet ist; einen ersten Feldeffekttransistor, welcher in oder auf der ersten Schicht ausgebildet ist, wobei der erste Feldeffekttransistor einen ersten Leitfähigkeitstyp aufweist; und einen zweiten Feldeffekttransistor, welcher in oder auf der zweiten Schicht ausgebildet ist, wobei der zweite Feldeffekttransistor einen zweiten Leitfähigkeitstyp aufweist, welcher von dem ersten Leitfähigkeitstyp verschieden ist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterelemente und deren Herstellung, und speziell eine Feldeffekttransistor-Anordnung und ein Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung.
  • Es ist wünschenswert, die Leistung von CMOS-Einrichtungen (CMOS: Complementary Metal Oxide Semiconductor) zu erhöhen.
  • Jeder neue Technologieknoten in dem internationalen Technologiefahrplan für Halbleiter (International Technology Roadmap for Semiconductors, ITRS) wird begleitet von einem Schrumpfen der Gate-Länge und der Gate-Oxid-Dicke in Feldeffekttransistoren. Einerseits hat die Verringerung von sowohl der Gate-Länge als auch der Gate-Oxid-Dicke eine Erhöhung der Transistorleistung zur Folge. Andererseits jedoch verursacht das Dünnen der Gate-Oxid-Dicke eine schwerwiegende Zunahme des Gate-Stroms und damit ebenfalls einen Anstieg der Standby-Leistung.
  • Eine Möglichkeit zum Reduzieren des Gate-Leckens wäre das Einführen eines Hoch-k-Gate-Materials, d. h. eines Gate-Materials, welches eine höhere relative Dielektrizitätskonstante k aufweist als Siliziumdioxid. Gegenwärtig jedoch befinden sich Hoch-k-Gate-Dielektrika immer noch in einem frühen Entwicklungsstadium. Daher wird sich das Dünnen der Gate-Oxid-Dicke für zukünftige Technologiegenerationen verlangsamen, wie es bereits in dem 45-nm-Technologieknoten beobachtet wird.
  • Die Poly-Längen-Skalierung (d. h., das Skalieren der Länge eines Polysilizium-Gates) muss ebenfalls reduziert werden, um die elektrische Integrität der Transistoren zu gewährleisten und die Kurzkanaleffekte zu kontrollieren.
  • Bedingt durch die reduzierte Skalierung von sowohl Gate-Oxid-Dicke als auch Transistor-Poly-Länge muss der erforderliche Leistungszuwachs von anderen Quellen herrühren. Bei dem 45-nm-Technologieknoten beruht der Leistungsanstieg beispielsweise auf der Verwendung von Verspannungs-Techniken (stress engineering), um die Ladungsträgerbeweglichkeit zu erhöhen.
  • Für den Fall dass ein Hoch-k-Dielektrikum für den 32-nm-Technologieknoten immer noch nicht verfügbar ist, könnte die Ladungsträgerbeweglichkeit weiter erhöht werden durch eine Änderung in der Substratorientierung und Beibehalten der Verspannungs-Konstruktions-Techniken (stress engineering technics). Beispielsweise profitiert die Löcher-Beweglichkeit von einem Substrat mit einer (110)-Oberflächenorientierung, wohingegen die Elektronen-Beweglichkeit bei der gewöhnlich verwendeten Standard-(100)-Oberfläche maximal ist und sich verschlechtert, wenn ein (110)-Substrat verwendet wird, wie in 1 gezeigt ist. 1 zeigt, in einem ersten Diagramm 100, die Elektronen-Beweglichkeit und, in einem zweiten Diagramm 150, die Löcher-Beweglichkeit für (100)-, (110)- und (111)-Oberflächenorientierungen, jeweils aufgetragen gegen die effektive elektrische Feldstärke.
  • Entsprechend würde man die maximale Leistungsfähigkeit eines CMOS-Schaltkreises für den Fall erwarten, bei dem die NMOS-(n-Typ MOS)-Elemente in oder auf einem Substrat mit einer (100)-Oberflächenorientierung gebildet sind und die PMOS-(p-Typ MOS)-Elemente in oder auf einem Substrat mit einer (110)-Oberflächenorientierung gebildet sind. Dieser Ansatz wird auch als „Hybrid-orientiert"-Technologie (Hybrid Orientated Technology, HOT) bezeichnet und ist an sich beispielsweise in [1], [2] beschrieben.
  • Das HOT-Konzept verwendet ein Silizium-auf-Isolator(SOI)-Substrat (SOI: Silicon an Insulator) mit einem vergrabenen (110)-Substrat (Handhabungswafer) und einer (100)-Silizium-Schicht obenauf (Silizium-Topschicht). Der NMOS wird in bzw. auf dem (100)-Topschicht-SOI-Substrat gebildet, wohingegen der PMOS in bzw. auf einem (110)-Substrat hergestellt wird. Das (110)-Substrat resultiert aus dem epitaktischen Wiederwachstum (epitaxial regrowth) des Handhabungswafers.
  • 2 zeigt schematisch eine herkömmliche CMOS-Struktur 200, welche gemäß der herkömmlichen HOT-Vorgehensweise gebildet wurde. Die CMOS-Struktur 200 weist einen ersten NMOS-Transistor 281a und einen zweiten NMOS-Transistor 281b auf, welche in bzw. auf einer (100)-Silizium-Schicht ausgebildet sind (nicht gezeigt, vgl. Bezugszeichen 303 in 3A bis 3E), und welche durch eine erste flache Grabenisolationsstruktur (STI: Shallow Trench Isolation) 207 voneinander getrennt sind. Die NMOS-Transistoren 281a, 281b sind auf einer vergrabenen Oxid-Schicht 202 ausgebildet, welche auf einem ersten Teilbereich eines n–-dotierten (110)-Silizium-Handhabungswafers 201 ausgebildet ist. Jeder der NMOS-Feldeffekttransistoren 281a, 281b weist n+-dotierte Source/Drain-Bereiche 204 auf sowie einen p–-dotierten Body-Bereich 283, welcher zwischen den Source/Drain-Bereichen 204 ausgebildet ist. Eine Gate-Struktur ist jeweils auf dem Body-Bereich 283 ausgebildet, wobei die Gate-Struktur ein Gate-Dielektrikum 205a, eine auf dem Gate-Dielektrikum 205a ausgebildete leitende Gate-Schicht 205b sowie Gate-Spacer 205c aufweist.
  • Die CMOS-Struktur 200 weist ferner einen ersten PMOS-Transistor 281a' und einen zweiten PMOS-Transistor 281b auf, welche in einer (110)-Silizium-Schicht 206 ausgebildet sind, welche auf einem zweiten Teilbereich des (110)-Handhabungswafers 201 ausgebildet ist. Die (110)-Schicht 206 wurde mittels epitaktischen Wiederwachstums des (110)-Handhabungswafers 201 gebildet und dient anschaulich als eine n-Wanne für die PMOS-Transistoren 281a', 281b'. Die PMOS-Transistoren 281a', 281b' sind mittels zweiter SOI-Strukturen 207' voneinander und von dem zweiten NMOS-Transistor 281b getrennt. Jeder der PMOS-Feldeffekttransistoren 281a', 281b' weist p+-dotierte Source/Drain-Bereiche 204' auf, wobei ein n–-dotierter Teilbereich 286 der n-Wanne 206 jeweils zwischen den hochdotierten Source/Drain-Bereichen 204' angeordnet ist. Eine Gate-Struktur ist jeweils auf dem n–-dotierten Teilbereich 286 der n-Wanne 206 ausgebildet, wobei die Gate-Struktur ein Gate-Dielektrikum 205a', eine auf dem Gate-Dielektrikum 205a' ausgebildete leitende Gate-Schicht 205b' sowie Gate-Spacer 205c' aufweist.
  • Im Folgenden werden im Zusammenhang mit den 3A bis 3F verschiedene Prozessstadien eines herkömmlichen HOT-Prozessflusses beschrieben.
  • 3A zeigt ein erstes Prozessstadium des HOT-Prozessflusses, in welchem eine Schichtanordnung gebildet wird, wobei die Schichtanordnung einen (110)-Silizium(Si)-Handhabungswafer 301, eine auf dem (110)-Silizium-Handhabungswafer 301 angeordnete vergrabene Oxid-Schicht (BOX) 302, eine auf der vergrabenen Oxid-Schicht 302 angeordnete (100)-Silizium-Schicht 303, und eine auf der (100)-Silizium-Schicht 303 angeordnete isolierende Schicht 308 aufweist. Die isolierende Schicht 308 kann eine Oxid-Schicht und eine auf der Oxid-Schicht angeordnete Nitrid-Schicht aufweisen.
  • Die in 3A gezeigte Schichtanordnung ist anschaulich ein (100)-SOI-Substrat 302/303, welches auf einem (110)-Silizium-Handhabungswafer ausgebildet ist und von einem isolierenden Schichtstapel 308 bedeckt wird. Das SOI-Substrat 302/303 kann beispielsweise gebildet worden sein mittels Verbindens (Bondens) eines (100)-Silizium-Wafers mit einem bzw. an einen (110)-Silizium-Handhabungswafer 301 und nachfolgender Abscheidung der Oxid-Schicht und der Nitrid-Schicht, wodurch der isolierende Schichtstapel 308 gebildet wird.
  • 3B zeigt ein anderes Prozesstadium 310 des HOT-Prozessflusses, in welchem ein Teilbereich des Schichtstapels 302/303/308, welcher die isolierende Schicht 308, die Silizium-Schicht 303 und die vergrabene Oxid-Schicht 302 enthält, entfernt wird (beispielsweise mittels eines Ätzprozesses), wodurch ein Teilbereich der oberen Oberfläche 301a des (110)-Silizium-Handhabungswafers 301 freigelegt wird, und ebenfalls Seitenwände 328 der verbliebenen Teilbereiche des Schichtstapels 302/303/308 freigelegt werden. Mit anderen Worten zeigt 3B einen SOI-BOX-Stapel-Ätzprozess. Zusätzlich zeigt 3B die Bildung von Spacern 305 auf den freigelegten Seitenwänden 328 der verbliebenen Teilbereiche des Schichtstapels 302/303/308.
  • 3C zeigt ein anderes Prozessstadium 320 des HOT-Prozessflusses, in welchem eine (110)-Silizium-Schicht 306 auf dem freigelegten Teilbereich der oberen Oberfläche 301a des (110)-Silizium-Handhabungswafers 301 gebildet wird, derart, dass der Bereich zwischen den Spacern 305 durch die (110)-Silizium-Schicht 306 gefüllt wird. Die (110)-Silizium-Schicht 306 wird mittels eines epitaktischen Wachstumsprozesses wie zum Beispiel Molekularstrahlepitaxie (MBE: Molecular Beam Epitaxy) gebildet, und die (110)-Silizium-Schicht 306 kann derart gebildet werden, dass sie die obere Oberfläche der isolierenden Schicht 308 teilweise bedeckt. Mittels eines chemisch-mechanischen Polierprozesses (Chemical Mechanical Polishing, CMP) kann der Teilbereich der (110)-Silizium-Schicht 306, welcher die isolierende Schicht 308 bedeckt, entfernt werden, derart, dass die (110)-Silizium-Schicht 306 und die isolierende Schicht 308 nach dem CMP koplanare Oberflächen aufweisen.
  • 3D zeigt ein anderes Prozessstadium 340 des HOT-Prozessflusses, in welchem die obere Oberfläche der (100)- Silizium-Schicht 303 mittels Entfernens der isolierenden Schicht 308 freigelegt wird. Mit anderen Worten erfolgt ein Strippen der dünnen Oxid-Schicht und der dünnen Nitrid-Schicht der isolierenden Schicht. Zusätzlich wird die (110)-Silizium-Schicht 306 zurückgeätzt, derart, dass ihre obere Oberfläche mit der freigelegten oberen Oberfläche der (100)-Silizium-Schicht 303 koplanar ist.
  • 3E zeigt ein anderes Prozessstadium 360 des HOT-Prozessflusses, in welchem flache Grabenisolations-Strukturen (STI) 307 gebildet werden, um die (110)-Silizium-Schicht 306 und Teilbereiche der (100)-Silizium-Schicht 303 voneinander seitlich zu isolieren. Mittels der STI-Strukturen 307 können Aktivgebiete definiert werden.
  • 3F zeigt ein anderes Prozessstadium 380 des HOT-Prozessflusses, in welchem ein erster NMOS-Transistor 381a und ein zweiter NMOS-Transistor 381b in bzw. auf den isolierten Teilbereichen der (100)-Silizium-Schicht 303 gebildet werden, und ein PMOS-Transistor 381' in bzw. auf der (110)-Silizium-Schicht 306 gebildet wird. Der erste NMOS-Transistor 381a und der zweite NMOS-Transistor 381b weisen jeweils n+-dotierte Source/Drain-Bereiche 304, einen p–-dotierten Body-Bereich 383 und einen auf dem Body-Bereich 383 ausgebildeten Gate-Stapel auf, wobei der Gate-Stapel ein Gate-Dielektrikum 305a, eine auf dem Gate-Dielektrikum 305a ausgebildete leitende Gate-Schicht 305b sowie Gate-Spacer 305c aufweist. Der PMOS-Transistor 381' weist p+-dotierte Source/Drain-Bereiche 304', einen n–-dotierten Wannenbereich 386 und einen auf dem Wannenbereich 386 angeordneten Gate-Stapel auf, wobei der Gate-Stapel ein Gate-Dielektrikum 305a', eine auf dem Gate-Dielektrikum 305a' ausgebildete leitende Gate-Schicht 305b' sowie Gate-Spacer 305c' aufweist.
  • Wie aus 3F ersichtlich ist, resultiert der HOT-Herstellungsprozess in zwei teilweise verarmten (PD: partially depleted) SOI-NMOS-Transistoren 381a, 381b, welche in bzw. auf einem (100)-SOI-Substrat ausgebildet sind, sowie einem Bulk-PMOS-Transistor 381', welcher in bzw. auf einem (110)-Substrat ausgebildet ist.
  • Mit anderen Worten sind die NMOS-Transistoren 381a, 381b auf PDSOI hergestellt, wohingegen der PMOS-Transistor 381' eine herkömmliche Bulk-Einrichtung (Bulk-Device) ist.
  • Das Vermischen eines PDSOI-Devices mit einem Bulk-Device in dem herkömmlichen HOT-Konzept erhöht den Design-Aufwand. Der PDSOI-Transistor leidet an einem potentialfreiem Body (floating body) und daher an dem wohlbekannten "Vorgeschichte-Effekt" (History-Effekt), d. h. der Abhängigkeit der Transistor-Schwellenspannung von den vorausgegangenen Zuständen des Transistors. Diese eigentümliche PDSOI-Eigenschaft muss während des Modellierens und der Simulation berücksichtigt werden. Ferner wird die Charakteristik des NMOS-Transistors durch Selbsterhitzung beeinflusst, was ebenfalls während der Modellierungsentwicklung berücksichtigt werden muss. Andererseits kann der NMOS-Transistor von der reduzierten Übergangskapazität (junction capacitance) eines SOI-Transistors profitieren, was das dynamische Verhalten verbessern kann. Die PMOS-Einrichtung ist jedoch eine Standard-Bulk-Einrichtung ohne Floating-Body-Effekt, Selbsterhitzung und reduzierter Übergangskapazität, und weist daher deutlich andere Device-Eigenschaften auf.
  • Die unterschiedlichen Device-Eigenschaften von NMOS-Transistoren und PMOS-Transistoren in der herkömmlichen HOT-Architektur komplizieren das Schaltkreis-Design. Außerdem kann das HOT-Konzept nicht vollständig von den Verbesserungen der SOI-Technologie profitieren.
  • In [3] ist ein Verfahren beschrieben zum Herstellen eines partiellen SOI-Substrats (partial SOI substrate), bei dem in einem Substrat Mikro-Hohlräume mittels einer Innenimplantation gebildet werden, bei dem die Mikro-Hohlräume im Rahmen mehrerer Temperungsschritte zu einem großen Hohlraum kombinieren, und bei dem eine Oxidschicht in dem Hohlraum gebildet wird und diesen auffüllt.
  • Eine Feldeffekttransistor-Anordnung gemäß einem Ausführungsbeispiel der Erfindung weist auf ein Substrat mit einer ersten Kristalloberflächenorientierung; eine erste Schicht, welche über zumindest einem ersten Teilbereich des Substrats ausgebildet ist und eine zweite Kristalloberflächenorientierung aufweist, welche von der ersten Kristalloberflächenorientierung verschieden ist; eine zweite Schicht, welche über zumindest einem zweiten Teilbereich des Substrats und neben der ersten Schicht ausgebildet ist, wobei die zweite Schicht die erste Kristalloberflächenorientierung aufweist; eine erste vergrabene Oxid-Schicht, welche zwischen der ersten Schicht und dem Substrat ausgebildet ist; eine zweite vergrabene Oxid-Schicht, welche zwischen der zweiten Schicht und dem Substrat ausgebildet ist; einen ersten Feldeffekttransistor, welcher in oder auf der ersten Schicht ausgebildet ist, wobei der erste Feldeffekttransistor einen ersten Leitfähigkeitstyp aufweist; einen zweiten Feldeffekttransistor, welcher in oder auf der zweiten Schicht ausgebildet ist, wobei der zweite Feldeffekttransistor einen zweiten Leitfähigkeitstyp aufweist, welcher von dem ersten Leitfähigkeitstyp verschieden ist.
  • Ein Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem anderen Ausführungsbeispiel der Erfindung weist auf das Bereitstellen eines Substrats mit einer ersten Kristalloberflächenorientierung; das Bilden einer ersten Schicht über zumindest einem ersten Teilbereich des Substrats, wobei die erste Schicht eine zweite Kristalloberflächenorientierung aufweist, welche von der ersten Kristalloberflächenorientierung verschieden ist; das Bilden einer zweiten Schicht auf zumindest einem zweiten Teilbereich des Substrats und neben der ersten Schicht, wobei die zweite Schicht die erste Kristalloberflächenorientierung aufweist; das Bilden einer ersten vergrabenen Oxid-Schicht zwischen dem Substrat und der ersten Schicht; das Bilden von Mikro-Hohlräumen in der zweiten Schicht und das Oxidieren der Mikro-Hohlräume, wodurch eine zweite vergrabene Oxid-Schicht zwischen dem Substrat und der zweiten Schicht gebildet wird; das Bilden eines ersten Feldeffekttransistors in oder auf der ersten Schicht, wobei der erste Feldeffekttransistor einen ersten Leitfähigkeitstyp aufweist; und das Bilden eines zweiten Feldeffekttransistors in oder auf der zweiten Schicht, wobei der zweite Feldeffekttransistor einen zweiten Leitfähigkeitstyp aufweist.
  • Ein Verfahren zum Herstellen eines Halbleiterelements gemäß einem anderen Ausführungsbeispiel der Erfindung weist auf das Bilden von Mikro-Hohlräumen in einem Substrat; das Oxidieren der Mikro-Hohlräume, wodurch eine vergrabene Oxid-Schicht in dem Substrat gebildet wird; und das Bilden des Halbleiterelements in oder auf einem Teilbereich des Substrats über der vergrabenen Oxid-Schicht.
  • Ein Halbleiterelement gemäß einem anderen Ausführungsbeispiel der Erfindung weist auf ein Substrat; eine vergrabene Oxid-Schicht, welche in dem Substrat ausgebildet ist, wobei die vergrabene Oxid-Schicht gebildet ist mittels Bildens von Mikro-Hohlräumen in dem Substrat und Oxidierens der Mikro-Hohlräume.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist das Substrat ein Silizium-Substrat. Das heißt, das Substrat kann Silizium-Material aufweisen oder kann aus Silizium-Material hergestellt sein.
  • Gemäß einem Ausführungsbeispiel der Erfindung weisen/weist die erste Schicht und/oder die zweite Schicht Silizium auf. Gemäß einem anderen Ausführungsbeispiel der Erfindung sind/ist die erste Schicht und/oder die zweite Schicht aus Silizium hergestellt.
  • Gemäß anderen Ausführungsbeispielen der Erfindung können/kann das Substrat und/oder die erste Schicht und/oder die zweite Schicht andere Materialien oder Materialsysteme aufweisen oder daraus hergestellt sein, wie zum Beispiel III-V-Materialien. Gemäß einem anderen Ausführungsbeispiel kann das Halbleiterelement eine Heterostruktur aufweisen wie beispielsweise eine auf einer Silizium-Schicht ausgebildete SiGe-Schicht, oder eine auf einem SiGe/Si-Substrat ausgebildete (zum Beispiel abgeschiedene) verspannte Silizium-Schicht.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist die erste Kristalloberflächenorientierung eine (110)-Kristalloberflächenorientierung, und die zweite Kristalloberflächenorientierung ist eine (100)-Kristalloberflächenorientierung. Alternativ kann die erste Kristallorientierung eine (111)-Kristallorientierung sein. Die Ausdrücke "Kristalloberflächenorientierung", "Oberflächenorientierung" und "Kristallorientierung" werden im Folgenden synonym verwendet und bezeichnen die Oberflächenorientierung einer kristallinen Schicht oder Schichtanordnung (zum Beispiel Wafer. Beispielsweise bezeichnet der Ausdruck (100)-Wafer einen Wafer, dessen Hauptprozessierungsoberfläche eine (100)-Orientierung hat.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist das Substrat ein Wafer, zum Beispiel ein Silizium-Handhabungswafer (Handle Wafer), beispielsweise ein (110)-Silizium-Handhabungswafer (d. h., ein Silizium-Handhabungswafer, dessen Hauptprozessierungsoberfläche eine (110)-Orientierung hat).
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist der erste Feldeffekttransistor einen ersten Source/Drain- Bereich und einen zweiten Source/Drain-Bereich auf, welche in der ersten Schicht ausgebildet sind, sowie einen Body-Bereich, welcher in der ersten Schicht zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich ausgebildet ist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist der zweite Feldeffekttransistor einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich auf, welche in der zweiten Schicht ausgebildet sind, sowie einen Body-Bereich, welcher in der zweiten Schicht zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich ausgebildet ist. Die Source/Drain-Bereiche können hoch dotiert sein, und der Body-Bereich kann niedrig dotiert sein, gemäß einem Ausführungsbeispiel.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weisen/weist der erste Feldeffekttransistor und/oder der zweite Feldeffekttransistor eine Gate-Struktur bzw. einen Gate-Stapel (Gate-Stack) auf, welche/r auf dem Body-Bereich ausgebildet ist. Der Gate-Stapel kann eine Gate-Dielektrikum-Schicht aufweisen, welche auf dem Body-Bereich ausgebildet ist, sowie eine leitende Gate-Schicht, welche auf der Gate-Dielektrikum-Schicht ausgebildet ist. Die Gate-Dielektrikum-Schicht kann ein geeignetes dielektrisches Material aufweisen wie zum Beispiel Siliziumdioxid, und die leitende Gate-Schicht kann ein geeignetes Gate-Material aufweisen wie zum Beispiel Polysilizium. Der Gate-Stapel kann ferner einen oder mehrere Gate-Abstandshalter (Gate-Spacer) (beispielsweise Nitrid-Spacer) aufweisen, welche beispielsweise an einer oder mehreren Seitenwänden des Gate-Stapels ausgebildet sind.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist der erste Feldeffekttransistor ein NMOS-Feldeffekttransistor (d. h., ein Metall-Oxid-Halbleiter(MOS)-Feldeffekttransistor mit n-Typ-Leitfähigkeit), und der zweite Feldeffekttransistor ist ein PMOS-Feldeffekttransistor (d. h., ein MOS- Feldeffekttransistor mit p-Typ-Leitfähigkeit). Mit anderen Worten kann gemäß diesem Ausführungsbeispiel eine CMOS-Feldeffekttransistor-Anordnung bereitgestellt werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung kann mindestens einer der Source/Drain-Bereiche des ersten Feldeffekttransistors hoch dotiert sein, beispielsweise hoch n-dotiert (zum Beispiel n+-dotiert), für den Fall, dass der erste Feldeffekttransistor ein NMOS-Feldeffekttransistor ist. Zusätzlich kann der Body-Bereich des ersten Feldeffekttransistors niedrig dotiert sein, beispielsweise niedrig p-dotiert (zum Beispiel p–-dotiert) gemäß einem Ausführungsbeispiel.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung kann mindestens einer der Source/Drain-Bereiche des zweiten Feldeffekttransistors hoch dotiert sein, beispielsweise hoch p-dotiert (zum Beispiel p+-dotiert), für den Fall, dass der zweite Feldeffekttransistor ein PMOS-Feldeffekttransistor ist. Zusätzlich kann der Body-Bereich des zweiten Feldeffekttransistors niedrig dotiert sein, beispielsweise niedrig n-dotiert (zum Beispiel n–-dotiert) gemäß einem Ausführungsbeispiel.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird die zweite Schicht mittels eines epitaktischen Wachstumsprozesses gebildet. Mit anderen Worten kann die zweite Schicht als eine epitaktische Schicht auf dem zweiten Teilbereich des Substrats aufgewachsen werden, beispielsweise unter Verwendung eines Molekularstrahlepitaxie(MBE)-Wachstumsprozesses, alternativ unter Verwendung eines beliebigen anderen geeigneten epitaktischen Wachstumsprozesses.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Leicht-Ionen in das Substrat implantiert, wodurch die Mikro-Hohlräume in dem Substrat gebildet werden. Der Ausdruck "Leicht-Ionen", wie er hierin benutzt wird, bezeichnet Ionen mit einer niedrigen Masse bzw. einer kleinen Massenzahl (kleinem Atomgewicht).
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die Leicht-Ionen ausgewählt aus einer Gruppe von Ionen, welche besteht aus: Wasserstoff-Ionen (H2 +-Ionen), Helium-Ionen (He+-Ionen), Fluor-Ionen (F+-Ionen), Neon-Ionen (Ne+-Ionen), Chlor-Ionen (Cl+-Ionen), Argon-Ionen (Ar+-Ionen).
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die Leicht-Ionen mit einer Implantationsdosis von ungefähr 1015 cm–2 bis 1018 cm–2 implantiert.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weisen die Leicht-Ionen eine Implantationsenergie von ungefähr 10 keV bis 150 keV auf.
  • Anschaulich kann mittels Auswählens der Implantationsdosis und/oder Implantationsenergie der Leicht-Ionen die Tiefe und die Ausdehnung des Bereichs, in dem später die Mikro-Hohlräume gebildet werden, beeinflusst werden. In diesem Zusammenhang bezeichnet der Ausdruck "Tiefe" den Abstand von der Substratoberfläche (im Allgemeinen von der Oberfläche des Bereichs, in welchen die Leicht-Ionen hinein implantiert werden), und der Ausdruck "Ausdehnung" bezeichnet die Ausdehnung in Richtung der Oberflächennormalen, beispielsweise die Ausdehnung in [100]-Richtung im Falle eines (100)-Substrats.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden durch die Implantation der Leicht-Ionen Mikro-Plättchen (d. h., plättchenartige Defekte in der Kristallstruktur) gebildet, und die Mikro-Hohlräume (Mikro-Kavitäten) werden aus den Mikro-Plättchen gebildet, beispielsweise mittels einer Wärmebehandlung.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden nach dem Bilden der Mikro-Hohlräume und vor dem Oxidieren der Mikro-Hohlräume Sauerstoff-Ionen (zum Beispiel O2 +-Ionen) in das Substrat implantiert, wodurch sauerstoffreiche Präzipitate in dem Substrat gebildet werden, zum Beispiel SiO2-Präzipitate in einem Silizium-Substrat gemäß einem Ausführungsbeispiel.
  • Mittels der O2 +-Implantierung kann eine sehr große Übersättigung an Sauerstoff-Molekülen in der Nähe der Mikro-Hohlräume eingebracht bzw. gebildet werden, und gemäß einem Ausführungsbeispiel der Erfindung kann dann eine zusammenhängende BOX-Schicht gebildet werden durch Vereinigung (Koaleszenz) von nah benachbarten Sauerstoff-Präzipitaten nach einem inneren Oxidationsprozess (internal Oxidation).
  • Gemäß einem Ausführungsbeispiel der Erfindung werden die Sauerstoff-Ionen mit einer Implantationsdosis von ungefähr 1015 cm–2 bis 1018 cm–2 implantiert.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weisen die Sauerstoff-Ionen eine Implantationsenergie von ungefähr 10 keV bis 400 keV auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die Mikro-Hohlräume oxidiert mittels einer Hochtemperaturbehandlung (Hochtemperatur-Anneal) und Einbringens von Sauerstoff in die Mikro-Hohlräume.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird das Substrat im Zusammenhang mit der Hochtemperaturbehandlung auf eine Temperatur von ungefähr 1000°C bis 1350°C erhitzt.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird das Substrat im Zusammenhang mit der Hochtemperaturbehandlung für eine Dauer von ungefähr 30 min bis 2 h erhitzt.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird der Sauerstoff mittels thermischen Eindiffundierens oder mittels Implantation in die Mikro-Hohlräume eingebracht.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird die zweite vergrabene Oxid-Schicht gebildet mittels Bildens von Mikro-Hohlräumen in der zweiten Schicht und Oxidierens der Mikro-Hohlräume. Die Mikro-Hohlräume können beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet und/oder oxidiert werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die erste Schicht mit der zweiten Kristalloberflächenorientierung (zum Beispiel einer (100)-Oberflächenorientierung) und die erste vergrabene Oxid-Schicht gebildet mittels Verbindens (Bondens) eines zweiten Wafers mit der zweiten Kristalloberflächenorientierung (zum Beispiel eines (100)-Silizium-Wafers) mit dem Substrat (zum Beispiel mit einem (110)-Silizium-Handhabungswafer), beispielsweise unter Verwendung von wohlbekannten Wafer-Verbindungs-Techniken. Auf diese Weise kann ein Silizium-auf-Isolator(SOI)-Substrat gebildet werden, welches eine obere (100)-Silizium-Schicht, ein (110)-Substrat sowie eine vergrabene Oxid-Schicht zwischen dem (110)-Substrat und der oberen (100)-Silizium-Schicht aufweist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird mindestens ein flaches Graben-Isolations(STI)-Element (STI: Shallow Trench Isolation) zwischen der ersten Schicht und der zweiten Schicht gebildet. Mittels des STI-Elements bzw. der STI-Struktur können die erste Schicht und die zweite Schicht, und damit der erste Feldeffekttransistor und der zweite Feldeffekttransistor, lateral elektrisch voneinander isoliert werden. Das STI-Element kann zum Beispiel unter Verwendung herkömmlicher lithographischer und/oder Ätz-Techniken gebildet werden.
  • Im Folgenden werden verschiedene Ausführungsbeispiele der Erfindung näher erläutert unter Bezug auf die nachfolgenden Zeichnungen. In den Zeichnungen bezeichnen dieselben oder ähnliche Bezugszeichen im Allgemeinen dieselben Teile innerhalb der unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu. Der Schwerpunkt liegt stattdessen im Allgemeinen darauf, die Prinzipien der Erfindung zu veranschaulichen.
  • In den Zeichnungen zeigen:
  • 1 Elektronen- und Löcher-Beweglichkeiten für unterschiedliche Oberflächenorientierungen;
  • 2 eine herkömmliche CMOS-Struktur;
  • 3A bis 3F verschiedene Prozessstadien eines herkömmlichen Verfahrens zum Herstellen einer CMOS-Feldeffekttransistor-Anordnung;
  • 4A bis 4J verschiedene Prozessstadien eines Verfahrens zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem Ausführungsbeispiel der Erfindung;
  • 5 ein Verfahren zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel der Erfindung; und
  • 6 ein Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem Ausführungsbeispiel der Erfindung.
  • Im Folgenden werden im Zusammenhang mit 4A bis 4J verschiedene Prozessstadien eines Verfahrens zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem Ausführungsbeispiel der Erfindung beschrieben.
  • In einem in 4A dargestellten Prozessstadium 400 des Verfahrens wird ein Substrat 401 mit einer ersten Kristalloberflächenorientierung bereitgestellt. Gemäß dem in 4A gezeigten Ausführungsbeispiel ist das Substrat 401 ein (110)-Silizium-Wafer (zum Beispiel Handhabungswafer), das heißt, ein Silizium-Wafer mit einer (110)-Oberflächenorientierung. Eine erste Schicht 403 wird über dem Substrat 401 gebildet, wobei die erste Schicht 403 eine zweite Kristalloberflächenorientierung aufweist, welche von der ersten Kristalloberflächenorientierung (d. h. der Kristalloberflächenorientierung des Substrats 401) verschieden ist. Gemäß dem gezeigten Ausführungsbeispiel ist die erste Schicht 403 eine Silizium-Schicht mit einer (100)-Oberflächenorientierung.
  • Eine erste vergrabene Oxid(BOX)-Schicht 402 wird zwischen dem Substrat 401 und der ersten Schicht 403 gebildet. Die Schichtanordnung 401/402/403 kann beispielsweise gebildet werden mittels Verbindens (Bondens) eines (100)-Silizium-Wafers mit dem (110)-Silizium-Handhabungswafer 401, wodurch anschaulich eine (100)-Silizium-auf-Isolator(SOI)-Schicht auf einem (110)-Handhabungswafer mit einer BOX-Schicht (erste vergrabene Oxid-Schicht 402), angeordnet zwischen dem (110)-Handhabungswafer (Substrat 401) und einer (100)-Silizium-Top-Schicht (erste Schicht 403), gebildet wird. Das Wafer-Verbinden (Wafer-Bonden) kann beispielsweise unter Verwendung geeigneter Wafer-Verbindungs-Techniken durchgeführt werden. In einem anderen, in 4A gezeigten, Prozessstadium wird eine isolierende Schicht 408 auf der (100)-Silizium-Top-Schicht gebildet (d. h., auf der oberen Oberfläche der ersten Schicht 403). Gemäß einem Ausführungsbeispiel kann die isolierende Schicht 408 beispielsweise eine dünne Oxid-Schicht und/oder eine auf der Oxid-Schicht angeordnete dünne Nitrid-Schicht aufweisen. Die isolierende Schicht 408 kann beispielsweise mittels geeigneter Abscheidungsverfahren wie zum Beispiel chemischer Gasphasenabscheidung (CVD: Chemical Vapor Deposition) gebildet werden.
  • In einem anderen, in 4B dargestellten, Prozessstadium 410 des Verfahrens wird ein zentraler Teilbereich der Schichtanordnung bzw. des Schicht-Stapels 402/403/408 entfernt, derart, dass ein Teilbereich der oberen Oberfläche 401a des Substrats 401 freigelegt wird, und dass ferner Seitenwände 428 der verbleibenden Teilbereiche des Schichtstapels 402/403/408 freigelegt werden. Das Entfernen des Materials der ersten vergrabenen Oxid-Schicht 402, der ersten Schicht 403 und der isolierenden Schicht 408 kann durchgeführt werden unter Verwendung geeigneter lithographischer und/oder Ätz-Techniken, zum Beispiel eines anisotropen Ätzprozesses. Mit anderen Worten zeigt 4B einen SOI-BOX-Stapel-Ätzprozess, in welchem ein Teilbereich des Schichtstapels 402/403/408, welcher die erste vergrabene Oxid-Schicht 402, die erste Schicht 403, und die isolierende Schicht 408 enthält, zurückgeätzt wird hinunter bis zu der oberen Oberfläche 401a des (110)-Silizium-Handhabungswafers 401, wodurch anschaulich ein Graben 409 gebildet wird, wobei der freigelegte Teilbereich der oberen Oberfläche 401a des Substrats 401 den Boden des Grabens 409 bildet und die freigelegten Seitenwände 428 der verbliebenen Teilbereiche des Schichtstapels 402/403/408 die Seitenwände des Grabens 409 bilden.
  • In einem anderen, in 4C dargestellten, Prozessstadium 420 des Verfahrens wird eine zweite Schicht 406 auf dem freigelegten Teilbereich der oberen Oberfläche 401a des Substrats 401 gebildet, wobei die zweite Schicht 406 die erste Kristalloberflächenorientierung aufweist, das heißt, dieselbe Kristallorientierung wie das Substrat 401, i. e. eine (110)-Oberflächenorientierung gemäß diesem Ausführungsbeispiel. Gemäß dem gezeigten Ausführungsbeispiel ist die zweite Schicht 406 eine (110)-Silizium-Schicht, welche epitaktisch auf dem freiliegenden Teilbereich der oberen Oberfläche 401a des Substrats 401 aufgewachsen wird. Mit anderen Worten wird die zweite Schicht 406 mittels eines epitaktischen Wachstumsprozesses gebildet, beispielsweise mittels Molekularstrahlepitaxie (MBE).
  • In dem in 4C gezeigten Ausführungsbeispiel wird die zweite Schicht 406 so gebildet, dass der Graben 409 nicht vollständig mit Material der zweiten Schicht 406 gefüllt wird. Mit anderen Worten ist die obere Oberfläche 406a der zweiten Schicht 406 niedriger als die obere Oberfläche der isolierenden Schicht 408. Wie gezeigt ist, sind die oberen Oberflächen der ersten Schicht 403 und der zweiten Schicht 406 koplanar.
  • In einem anderen Ausführungsbeispiel kann die zweite Schicht 406 so aufgewachsen werden, dass sie die isolierende Schicht 408 zumindest teilweise bedeckt. In diesem Fall können nach dem epitaktischen Wachstum der zweiten Schicht 406 jene Teilbereiche der zweiten Schicht 406, welche die isolierende Schicht 408 bedecken, entfernt werden unter Verwendung von beispielsweise einem chemisch-mechanischen Polierverfahren (CMP), derart, dass die oberen Oberflächen der zweiten Schicht 406 und der isolierenden Schicht 408 bündig werden. Zusätzlich kann gemäß einem anderen Ausführungsbeispiel ein oberer Teilbereich der zweiten Schicht 406 optional entfernt, zum Beispiel zurückgeätzt, werden.
  • Die zweite Schicht 406 wird zwischen denjenigen Teilbereichen der vergrabenen Oxid-Schicht 402 und der ersten Schicht 403 gebildet, welche nach dem oben im Zusammenhang mit 4B beschriebenen Ätzen verblieben sind. Anschaulich füllt die zweite Schicht 406 teilweise den zuvor mittels des Ätzens gebildeten Graben 409. In dem in 4C gezeigten Ausführungsbeispiel grenzt die zweite Schicht 406 an die verbliebenen Teilbereiche der ersten Schicht 403. In alternativen Ausführungsbeispielen können Spacer (zum Beispiel Nitrid-Spacer) an den Seitenwänden 428 der verbliebenen Teilbereiche des Schichtstapels 402/403/408 gebildet werden, das heißt, anschaulich an den inneren Wänden des Grabens 409, und die zweite Schicht 406 kann in diesem Fall von der ersten Schicht 403 durch die Spacer getrennt sein (nicht gezeigt in 4C, vergleiche Spacer 305 in 3C).
  • In einem anderen, in 4D dargestellten, Prozessstadium 430 des Verfahrens werden Mikro-Hohlräume 432 in der zweiten Schicht 406 gebildet. Gemäß dem gezeigten Ausführungsbeispiel werden die Mikro-Hohlräume 432 gebildet mittels Implantierens von Wasserstoff-Ionen (H2 +-Ionen), bezeichnet durch die Pfeile 431 in 4D, in die zweite Schicht 406 hinein. In alternativen Ausführungsbeispielen können zusätzlich oder an Stelle von Wasserstoff-Ionen andere Leicht-Ionen während der Implantation verwendet werden. Gemäß einem Ausführungsbeispiel können die Wasserstoff-Ionen 431 implantiert werden mit einer Implantationsdosis von ungefähr 1015 cm–2 bis 1018 cm–2, und die Wasserstoff-Ionen 431 können eine Implantationsenergie von ungefähr 10 keV bis 150 keV aufweisen, gemäß einem anderen Ausführungsbeispiel. Die Isolationsschicht 408 kann während der Wasserstoff-Ionen-Implantation 431 den Zweck einer Implantationsmaske erfüllen, indem die isolierende Schicht 408 die Implantation von Wasserstoff-Ionen 431 in die erste Schicht 403 (das heißt, die (100)-Silizium-Schicht 403) hinein verhindern kann. Mittels der Implantationsdosis und/oder der Implantationsenergie kann das Konzentrationsmaximum der implantierten Wasserstoff-Ionen 431 (im Allgemeinen der implantierten Leicht-Ionen) kontrolliert werden, und auf diese Weise können/kann die Tiefe und/oder die Ausdehnung des Bereichs, in welchem die Mikro-Hohlräume 432 in der zweiten Schicht 406 gebildet werden, beeinflusst werden.
  • Wie in 4D gezeigt ist, können/kann die Implantationsdosis und/oder die Implantationsenergie der Wasserstoff-Ionen 431 (im Allgemeinen der Leicht-Ionen) beispielsweise so gewählt werden, dass die Tiefe, in der die Mikro-Hohlräume 432 in der zweiten Schicht 406 gebildet werden, der Tiefe der ersten vergrabenen Oxid-Schicht 402 entspricht oder ungefähr gleich ist wie diese. Somit kann eine zweite vergrabene Oxid-Schicht 461, welche nachfolgend unter Verwendung der Mikro-Hohlräume 432 gebildet wird, in derselben oder ungefähr derselben Tiefe gebildet werden wie die erste vergrabene Oxid-Schicht 402, gemäß einem Ausführungsbeispiel der Erfindung.
  • In einem anderen, in 4E dargestellten, Prozessstadium 440 des Verfahrens werden Sauerstoff-Ionen (O2 +-Ionen), bezeichnet durch die Pfeile 441 in 4E, in die zweite Schicht 406 implantiert, wodurch sauerstoffreiche Präzipitate 442 in der zweiten Schicht 406 aus den Mikro-Hohlräumen 432 gebildet werden. Die Sauerstoff-Ionen 441 können beispielsweise implantiert werden mit einer Implantationsdosis von ungefähr 1015 cm–2 bis 1018 cm–2, und die Sauerstoff-Ionen 441 können eine Implantationsenergie von ungefähr 10 keV bis 400 keV aufweisen, gemäß bestimmten Ausführungsbeispielen der Erfindung. Die Isolationsschicht 408 kann während der Sauerstoff-Ionen-Implantation 441 den Zweck einer Implantationsmaske erfüllen, indem die isolierende Schicht 408 die Implantation von Sauerstoff-Ionen 441 in die erste Schicht 403 (d. h. die (100)-Silizium-Schicht 403) hinein verhindern kann.
  • Mittels der O2 +-Implantierung 441 wird eine sehr große Übersättigung an Sauerstoff-Molekülen nahe der Mikro-Hohlräume 432 eingebracht, und anschaulich wird ein Band von nah benachbarten Siliziumdioxid(SiO2)-Präzipitaten 442 in der zweiten Schicht 406 gebildet. Gemäß dem in 4E gezeigten Ausführungsbeispiel ist die Tiefe des Bandes von SiO2-Präzipitaten 442 innerhalb der zweiten Schicht 406 dieselbe oder ungefähr dieselbe wie die Tiefe der ersten vergrabenen Oxid-Schicht 402.
  • In einem anderen, in 4F dargestellten, Prozessstadium 450 des Verfahrens werden die verbliebenen Teilbereiche der isolierenden Schicht 408 entfernt. Mit anderen Worten erfolgt ein Strippen der Nitrid-Schicht und/oder der Oxid-Schicht, zum Beispiel unter Verwendung herkömmlicher Techniken. Auf diese Weise wird die in 4F gezeigte Schichtanordnung erhalten, bei der die epitaktische (110)-Silizium-Schicht 406 (d. h. die zweite Schicht 406) eine mit der oberen Oberfläche 403a der verbleibenden Teilbereiche der (100)-Silizium-Schicht 403 (d. h., der ersten Schicht 403) koplanare oder im Wesentlichen koplanare obere Oberfläche 406 aufweist.
  • In einem anderen, in 4G dargestellten, Prozessstadium 460 des Verfahrens werden die Mikro-Hohlräume 432 (genauer die SiO2-Präzipitate 442) oxidiert, wodurch eine zweite vergrabene Oxid-Schicht 461 zwischen dem Substrat 401 und der zweiten Schicht 406 gebildet wird. Gemäß einem Ausführungsbeispiel kann die Oxidation der Mikro-Hohlräume 432 mittels einer Hochtemperaturbehandlung und mittels Einbringens von Sauerstoff in die Mikro-Hohlräume 432 durchgeführt werden. Die Hochtemperaturbehandlung kann beispielsweise auf eine solche Weise durchgeführt werden, dass das Substrat auf eine Temperatur von ungefähr 1000°C bis 1350°C während der Hochtemperaturbehandlung erhitzt wird. Gemäß einem anderen Ausführungsbeispiel kann das Substrat im Zusammenhang mit der Hochtemperaturbehandlung für eine Dauer von ungefähr 30 min bis 2 h erhitzt werden. Gemäß einem anderen Ausführungsbeispiel kann der Sauerstoff in die Mikro-Hohlräume 432 eingebracht werden mittels thermischen Eindiffundierens oder mittels Implantation. Mittels der Oxidation der Mikro-Hohlräume 432 wird eine zusammenhängende zweite vergrabene Oxid-Schicht 461 zwischen den verbliebenen Teilbereichen der ersten vergrabenen Oxid-Schicht 402 gebildet, wie aus 4G ersehen werden kann. Mit anderen Worten ist die zweite Schicht 406 mittels der zweiten vergrabenen Oxid-Schicht 461 von dem Substrat 401 darunter elektrisch isoliert. Die zweite vergrabene Oxid-Schicht 461 wird anschaulich gebildet durch das Zusammenwachsen (Koaleszenz) von nah benachbarten Siliziumdioxid-Präzipitaten 442 während des inneren Oxidationsprozesses (ITOX: Internal Oxidation). Zusätzlich zu der Bildung der zweiten vergrabenen Oxid-Schicht 461 wird gemäß dem in 4G gezeigten Ausführungsbeispiel während des Oxidationsprozesses eine thermische Oxid-Schicht 462 auf der ersten Schicht 403 und der zweiten Schicht 406 gebildet.
  • In einem anderen, in 4H dargestellten, Prozessstadium 470 des Verfahrens wird die thermische Oxid-Schicht 462 entfernt, beispielsweise unter Verwendung herkömmlicher Ätztechniken, wodurch die oberen Oberflächen 403a, 406a der ersten Schicht 403 und der zweiten Schicht 406 freigelegt werden. Anschaulich ist die in 4H gezeigte Schichtstruktur ein SOI-Substrat, welches obere Silizium-Schichten (Silizium-Topschichten) 403, 406 mit unterschiedlichen Oberflächenorientierungen und ausgebildet auf einer ersten bzw. einer zweiten vergrabenen Oxid-Schicht 402, 461 aufweist. Das heißt, ein erster Teilbereich des SOI-Substrats weist eine (100)-Silizium-Topschicht (d. h., die erste Schicht 403) auf, welche auf einer ersten vergrabenen Oxid-Schicht 402 ausgebildet ist, und ein zweiter Teilbereich des SOI-Substrats weist eine (110)-Silizium-Topschicht (d. h., die zweite Schicht 406) auf, welche auf einer zweiten vergrabenen Oxid-Schicht 461 ausgebildet ist.
  • In einem anderen in 4J dargestellten Prozessstadium 480 des Verfahrens werden ein erster NMOS-Transistor 481a und ein zweiter NMOS-Transistor 481b in bzw. auf der ersten Schicht 403 (d. h., in bzw. auf der (100)-Silizium-Topschicht) gebildet, und ein PMOS-Transistor 481' wird in bzw. auf der zweiten Schicht 406 (d. h., in bzw. auf der (110)-Silizium-Topschicht) gebildet. Die NMOS-Transistoren 481a, 481b und der PMOS-Transistor 481' sind in lateraler Richtung voneinander elektrisch isoliert durch flache Grabenisolationen 407, welche zwischen benachbarten Transistoren ausgebildet sind. Die flachen Grabenisolationen 407 können dazu dienen, Aktivgebiete für die Transistoren 481a, 481b, 481' zu definieren.
  • Jeder der NMOS-Transistoren 481a, 481b weist hoch n-dotierte (n+-dotierte) Source/Drain-Bereiche 404, einen zwischen den Source/Drain-Bereichen 404 ausgebildeten niedrig p-dotierten (p–-dotierten) Body-Bereich 483 sowie eine auf dem Body-Bereich 483 ausgebildete Gate-Struktur auf, wobei die Gate-Struktur eine Gate-Dielektrikum-Schicht 405a, eine auf der Gate-Dielektrikum-Schicht 405a ausgebildete leitende Gate-Schicht 405b sowie Gate-Spacer 405c aufweist.
  • In ähnlicher Weise weist der PMOS-Transistor 481' hoch p-dotierte (p+-dotierte) Source/Drain-Bereiche 404', einen zwischen den Source/Drain-Bereichen 404' ausgebildeten niedrig n-dotierten (n–-dotierten) Body-Bereich 483' sowie eine auf den Body-Bereich 483' ausgebildete Gate-Struktur auf, wobei die Gate-Struktur eine Gate-Dielektrikum-Schicht 405a', eine auf dem Gate-Dielektrikum 405a' ausgebildete leitende Gate-Schicht 405b' sowie Gate-Spacer 405c' aufweist.
  • Das Bilden der NMOS-Transistoren 481a, 481b, des PMOS-Transistors 481' sowie der elektrisch isolierenden STI-Elemente 407 kann beispielsweise unter Verwendung geeigneter Prozesse eines herkömmlichen CMOS-Prozessflusses durchgeführt werden. Zum Beispiel können die STI-Strukturen 407 mittels Grabenätzens in Kombination mit einer Oxidabscheidung gebildet werden. Alternativ können die flachen Grabenisolations-Strukturen 407 mittels einer beliebigen anderen geeigneten Technik hergestellt werden.
  • Der erste NMOS-Transistor 481a und/oder der zweite NMOS-Transistor 481b können/kann beispielsweise gebildet werden mittels Durchführens einer p-Wannen-Implantation (zum Beispiel unter Verwendung von Bor-Ionen als Implantierungsstoff (implant species)), Bildens einer Gate- Struktur bzw. eines Gate-Stapels auf der ersten Schicht 403, und Durchführens einer Source/Drain-Implantation unter Verwendung des Gate-Stapels als Implantationsmaske, wodurch hoch n-dotierte Source/Drain-Bereiche 404 gebildet werden, während ein niedrig p-dotierter Body-Bereich 483 unter der Gate-Struktur verbleibt.
  • Die Source/Drain-Implantation kann beispielsweise durchgeführt werden unter Verwendung von Arsen oder Phosphor als Implantations- bzw. Dotierstoff. Die Gate-Struktur kann mittels eines bekannten Verfahrens gebildet werden, zum Beispiel indem die obere Oberfläche 403a der ersten Schicht 403 oxidiert wird und eine Polysiliziumschicht darauf gebildet wird. Mittels Strukturierens der Polysiliziumschicht und der Siliziumdioxid-Schicht wird die Gate-Struktur gebildet mit einem Gate-Oxid 405a und einer Gate-Elektrode 405b aus Polysilizium. Zusätzlich können Seitenwand-Spacer 405c an den Seitenwänden der Gate-Struktur gebildet werden, wobei die Seitenwand-Spacer 405c beispielsweise als Nitrid-Spacer ausgebildet sein können. Der PMOS-Transistor 481' kann in bzw. auf der zweiten Schicht 406 gebildet werden unter Verwendung von äquivalenten Prozessen wie oben im Zusammenhang mit dem Bilden der NMOS-Transistoren beschrieben wurde, wobei insbesondere Arsen oder Phosphor als n-Typ-Implantationsstoff verwendet werden kann für den niedrig n-dotierten Body-Bereich 483' und Bor verwendet werden kann als p-Typ-Implantationsstoff für die hoch p-dotierten Source/Drain-Bereiche 404'.
  • Anschaulich zeigt 4J eine CMOS-Feldeffekttransistor-Anordnung gemäß einem Ausführungsbeispiel der Erfindung, aufweisend einen ersten NMOS-Transistor 481a und einen zweiten NMOS-Transistor 481b, sowie einen PMOS-Transistor 481', wobei die beiden NMOS-Transistoren 481a, 481b jeweils in bzw. auf einer (100)-Silizium-Schicht 403 ausgebildet sind und der PMOS-Transistor 481' in bzw. auf einer (110)-Silizium-Schicht 406 ausgebildet ist. Die NMOS-Transistoren 481a, 481b und der und PMOS-Transistor 481' sind lateral elektrisch voneinander isoliert mittels flacher Grabenisolations-Strukturen 407, und sowohl die beiden NMOS-Transistoren 481a, 481b als auch der PMOS-Transistor 481' sind elektrisch isoliert von dem Substrat 401 mittels entsprechender erster und zweiter vergrabener Oxid-Schichten 402, 461. Mit anderen Worten sind der erste NMOS-Transistor 481a und der zweite NMOS-Transistor 481b mittels der ersten vergrabenen Oxid-Schicht 402 von dem Substrat elektrisch isoliert, und der PMOS-Transistor 481' ist mittels der zweiten vergrabenen Oxid-Schicht 461 von dem Substrat 401 elektrisch isoliert.
  • Die zweite vergrabene Oxid-Schicht 461 kann gebildet worden sein mittels innerer Oxidation (internal oxidation) von Mikro-Hohlräumen, welche in der (110)-Silizium-Schicht 406 gebildet worden sind, zum Beispiel mittels Leicht-Ionen-Implantation, wie oben beschrieben wurde. Anschaulich sind bei der in 4J gezeigten CMOS-Struktur sowohl die NMOS-Transistoren 481a, 481b als auch der PMOS-Transistor 481' in bzw. auf einem SOI-Substrat ausgebildet. Mit anderen Worten sind sowohl NMOS als auch PMOS in einer SOI-Technologie gebildet, im Gegensatz zu der in 3F gezeigten herkömmlichen CMOS-Struktur, bei der nur die NMOS-Transistoren 381a, 381b auf einer SOI-Technologie basieren, wohingegen der PMOS 381' eine herkömmliche Bulk-Einrichtung ist.
  • 5 zeigt ein Verfahren 500 zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel der Erfindung.
  • In 520 werden Mikro-Hohlräume in einem Substrat gebildet. Die Mikro-Hohlräume können beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet werden.
  • In 540 werden die Mikro-Hohlräume oxidiert, wodurch eine vergrabene Oxid-Schicht in dem Substrat gebildet wird. Das Oxidieren der Mikro-Hohlräume kann beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele durchgeführt werden.
  • In 560 wird ein Halbleiterelement in oder auf einem Teilbereich des Substrats über der vergrabenen Oxid-Schicht gebildet. Das Halbleiterelement kann gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet werden.
  • 6 zeigt ein Verfahren 600 zum Herstellen einer Feldeffekttransistor-Anordnung gemäß einem Ausführungsbeispiel der Erfindung.
  • In 610 wird ein Substrat bereitgestellt, welches eine erste Kristalloberflächenorientierung aufweist.
  • In 620 wird eine erste Schicht über zumindest einem ersten Teilbereich des Substrats gebildet, wobei die erste Schicht eine zweite Kristalloberflächenorientierung aufweist, welche von der ersten Kristalloberflächenorientierung verschieden ist. Die erste Schicht kann beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet werden.
  • In 630 wird eine zweite Schicht auf zumindest einem zweiten Teilbereich des Substrats und angrenzend an die erste Schicht gebildet, wobei die zweite Schicht die erste Kristalloberflächenorientierung aufweist. Die zweite Schicht kann beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet werden.
  • In 640 wird eine erste vergrabene Oxid-Schicht zwischen dem Substrat und der ersten Schicht gebildet. Die erste vergrabene Oxid-Schicht kann beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet werden.
  • In 650 werden Mikro-Hohlräume in der zweiten Schicht gebildet, und die Mikro-Hohlräume werden oxidiert, wodurch eine zweite vergrabene Oxid-Schicht zwischen dem Substrat und der zweiten Schicht gebildet wird. Die Mikro-Hohlräume können beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet und/oder oxidiert werden.
  • In 660 wird ein erster Feldeffekttransistor in oder auf der ersten Schicht gebildet, wobei der erste Feldeffekttransistor einen ersten Leitfähigkeitstyp aufweist. Der erste Feldeffekttransistor kann beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet werden.
  • In 670 wird ein zweiter Feldeffekttransistor in bzw. auf der zweiten Schicht gebildet, wobei der zweite Feldeffekttransistor einen zweiten Leitfähigkeitstyp aufweist, welcher von dem ersten Leitfähigkeitstyp verschieden ist. Der zweite Feldeffekttransistor kann beispielsweise gemäß einem der hierin beschriebenen Ausführungsbeispiele gebildet werden.
  • Zusätzlich zu der vorangegangenen ausführlichen Beschreibung von beispielhaften Ausgestaltungen werden im Folgenden weitere Eigenschaften und Effekte von bestimmten Ausgestaltungen der Erfindung herausgestellt.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird eine CMOS-Feldeffekttransistor-Anordnung bereitgestellt, welche einen NMOS-Transistor und einen PMOS-Transistor aufweist, wobei sowohl der NMOS-Transistor als auch der PMOS-Transistor in bzw. auf einem SOI-Substrat ausgebildet sind, und wobei das Substrat, in bzw. auf welchem der NMOS-Transistor ausgebildet ist, eine andere Oberflächenorientierung (zum Beispiel eine (100)-Orientierung) aufweist als die Oberflächenorientierung (zum Beispiel eine (110)-Orientierung) des Substrats, in bzw. auf welchem der PMOS-Transistor ausgebildet ist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird eine innere Oxidation von Mikro-Hohlräumen angewendet, um eine SiO2-Isolation eines PFET oder PMOS in einer CMOS-Struktur, welche unterschiedliche Substrat-Orientierungen für den NMOS und den PMOS aufweist, zu bilden, wodurch die CMOS-Struktur mit optimaler Leistung weiter verbessert wird. Mit anderen Worten kann eine vergrabene Oxid-Schicht (BOX)-Schicht unter einem PFET-Aktivgebiet gebildet werden mittels innerer Oxidation von zuvor gebildeten Mikro-Hohlräumen.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ermöglicht es die Isolation des PMOS, vollständigen Nutzen zu ziehen aus der SOI-Eigenschaft einer reduzierten Übergangs-Kapazität und eines Leistungszuwachses aufgrund des Kinken-Effekts (kink effect). Zusätzlich ist der PMOS von dem Substrat isoliert, was vorteilhaft sein kann für SoC(System an Chip)-Anwendungen.
  • Ein Effekt von bestimmten Ausgestaltungen der Erfindung besteht darin, dass Wannen-Leckpfade unterdrückt und Wannen-Durchbruchspannungen erhöht werden, was ein dichteres Zellen-Layout ermöglicht.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird die Leistung des PMOS-Transistors in einer CMOS-Struktur erhöht, was zu einem besseren Verhältnis des Sättigungsstromes von NMOS und PMOS führt, was beispielsweise zu einer Flächenreduzierung bei Logik-Elementen führen kann.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird eine hochgradig optimierte CMOS-Struktur bereitgestellt, in der sowohl NMOS als auch PMOS von dem Vorteil der SOI-Technologie profitieren, und in der eine zusätzliche PMOS-Steigerung (PMOS-Boost) resultiert aus einer optimalen Kristallorientierung für die Löcher-Beweglichkeit des PMOS.
  • Gemäß bestimmten Ausgestaltungen der Erfindung erfolgt die Isolation eines PFET mittels innerer Oxidation (ITOX) von Mikro-Hohlräumen. Mit anderen Worten wird eine vergrabene Oxid-Schicht (BOX) durch innere Oxidation von Mikro-Hohlräumen gebildet. Gemäß einem Ausführungsbeispiel kann vor dem ITOX-Prozess eine O2 +-Implantierung eingebracht werden.
  • Dies kann dabei helfen, eine zusammenhängende BOX-Schicht zu bilden. Beispielsweise kann mittels der O2 +-Implantierung eine sehr große (bzw. riesige) Übersättigung mit Sauerstoff-Molekülen nahe bei den Mikro-Hohlräumen eingebracht werden. Bei Durchführen des ITOX-Prozesses kann dann eine zusammenhängende BOX-Schicht gebildet werden durch das Zusammenwachsen bzw. die Vereinigung von nah benachbarten (mit anderen Worten, eng beieinander liegenden) SiO2-Präzipitaten. Die Verwendung der Mikro-Hohlräume kann dabei helfen, die Sauerstoffdosis, welche zum Bilden einer zusammenhängenden BOX-Schicht erforderlich ist, zu reduzieren verglichen mit einem herkömmlichen SIMOX (Separation by Implantation of Oxygen)-Prozess. In einem Ausführungsbeispiel kann die Sauerstoffdosis beispielsweise ungefähr um einen Faktor 100 reduziert werden verglichen mit dem herkömmlichen SIMOX-Prozess.
  • Gemäß manchen Ausführungsbeispielen der Erfindung werden eine CMOS-Struktur und ein entsprechendes Herstellungsverfahren bereitgestellt, welche basieren auf einem „Hybrid-orientiert-Technologie"-(HOT: Hybrid Orientated Technology)-Ansatz mit einer zusätzlichen Isolation des PMOS-Transistors, wodurch sowohl NMOS als auch PMOS in bzw. auf SOI-Typ-Substraten gebildet werden. Diese neue Technologie kann als "isolierthybrid-orientiert-Technologie" (IsHOT: Isolated Hybrid Orientated Technology) bezeichnet werden.
  • Obwohl die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsbeispiele gezeigt und beschrieben wurde, sollte es von denjenigen, die mit dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Abänderungen hinsichtlich Ausgestaltung und Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden Ansprüche definiert wird, abzuweichen. Der Bereich der Erfindung wird daher durch die angefügten Ansprüche bestimmt, und es ist beabsichtigt, dass sämtliche Abänderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, umfasst werden.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
    • [1] M. Yang et al., „On the Integration of CMOS with Hybrid Crystal Orientations", 2004 Symposium an VLSI Technology, 15–17 June 2004, Digest of Technical Papers, pp. 160–161;
    • [2] M. Yang et al., "High Performance CMOS Fabricated an Hybrid Substrate With Different Crystal Orientations", IEEE International Electron Devices Meeting, 8–10 Dec. 2003, Technical Digest, pp. 18.7.1–18.7.4;
    • [3] US 2005/0176222 A1
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - US 2005/0176222 A1 [0112]
  • Zitierte Nicht-Patentliteratur
    • - M. Yang et al., „On the Integration of CMOS with Hybrid Crystal Orientations", 2004 Symposium an VLSI Technology, 15–17 June 2004, Digest of Technical Papers, pp. 160–161 [0112]
    • - M. Yang et al., "High Performance CMOS Fabricated an Hybrid Substrate With Different Crystal Orientations", IEEE International Electron Devices Meeting, 8–10 Dec. 2003, Technical Digest, pp. 18.7.1–18.7.4 [0112]

Claims (27)

  1. Feldeffekttransistor-Anordnung, aufweisend: • ein Substrat mit einer ersten Kristalloberflächenorientierung; • eine erste Schicht, welche über zumindest einem ersten Teilbereich des Substrats ausgebildet ist, wobei die erste Schicht eine zweite Kristalloberflächenorientierung aufweist, welche von der ersten Kristalloberflächenorientierung verschieden ist; • eine zweite Schicht, welche über zumindest einem zweiten Teilbereich des Substrats und neben der ersten Schicht ausgebildet ist, wobei die zweite Schicht die erste Kristalloberflächenorientierung aufweist; • eine erste vergrabene Oxid-Schicht, welche zwischen der ersten Schicht und dem Substrat ausgebildet ist; • eine zweite vergrabene Oxid-Schicht, welche zwischen der zweiten Schicht und dem Substrat ausgebildet ist; • einen ersten Feldeffekttransistor, welcher in und/oder auf der ersten Schicht ausgebildet ist, wobei der erste Feldeffekttransistor einen ersten Leitfähigkeitstyp aufweist; und • einen zweiten Feldeffekttransistor, welcher in und/oder auf der zweiten Schicht ausgebildet ist, wobei der zweite Feldeffekttransistor einen zweiten Leitfähigkeitstyp aufweist, welcher von dem ersten Leitfähigkeitstyp verschieden ist.
  2. Feldeffekttransistor-Anordnung gemäß Anspruch 1, wobei das Substrat und/oder die erste Schicht und/oder die zweite Schicht Silizium-Material aufweisen/aufweist.
  3. Feldeffekttransistor-Anordnung gemäß einem der Ansprüche 1 oder 2, wobei das Substrat ein Silizium-Handhabungswafer ist.
  4. Feldeffekttransistor-Anordnung gemäß einem der Ansprüche 1 bis 3, wobei die erste Kristalloberflächenorientierung eine (110)-Kristalloberflächenorientierung ist, und wobei die zweite Kristalloberflächenorientierung eine (100)-Kristalloberflächenorientierung ist.
  5. Feldeffekttransistor-Anordnung gemäß Anspruch 4, wobei der erste Feldeffekttransistor ein NMOS-Feldeffekttransistor ist, und wobei der zweite Feldeffekttransistor ein PMOS-Feldeffekttransistor ist.
  6. Feldeffekttransistor-Anordnung gemäß einem der Ansprüche 1 bis 5, wobei die zweite vergrabene Oxid-Schicht gebildet ist mittels Bildens von Mikro-Hohlräumen in der zweiten Schicht und Oxidierens der Mikro-Hohlräume.
  7. Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung, aufweisend: • Bereitstellen eines Substrats mit einer ersten Kristalloberflächenorientierung; • Bilden einer ersten Schicht über zumindest einem ersten Teilbereich des Substrats, wobei die erste Schicht eine zweite Kristalloberflächenorientierung aufweist, welche von der ersten Kristalloberflächenorientierung verschieden ist; • Bilden einer zweiten Schicht auf zumindest einem zweiten Teilbereich des Substrats und neben der ersten Schicht, wobei die zweite Schicht die erste Kristalloberflächenorientierung aufweist; • Bilden einer ersten vergrabenen Oxid-Schicht zwischen dem Substrat und der ersten Schicht; • Bilden von Mikro-Hohlräumen in der zweiten Schicht und Oxidieren der Mikro-Hohlräume, wodurch eine zweite vergrabene Oxid-Schicht zwischen dem Substrat und der zweiten Schicht gebildet wird; • Bilden eines ersten Feldeffekttransistors in und/oder auf der ersten Schicht, wobei der erste Feldeffekttransistor einen ersten Leitfähigkeitstyp aufweist; und • Bilden eines zweiten Feldeffekttransistors in und/oder auf der zweiten Schicht, wobei der zweite Feldeffekttransistor einen zweiten Leitfähigkeitstyp aufweist.
  8. Verfahren gemäß Anspruch 7, wobei die zweite Schicht mittels eines epitaktischen Wachstumsprozesses gebildet wird.
  9. Verfahren gemäß einem der Ansprüche 7 oder 8, wobei die Mikro-Hohlräume in der zweiten Schicht gebildet werden mittels Implantierens von Leicht-Ionen in die zweite Schicht.
  10. Verfahren gemäß Anspruch 9, wobei die Leicht-Ionen ausgewählt werden aus einer Gruppe von Ionen, welche besteht aus: • H2 +-Ionen; • He+-Ionen; • F+-Ionen; • Ne+-Ionen; • Cl+-Ionen; • Ar+-Ionen.
  11. Verfahren gemäß einem der Ansprüche 9 oder 10, wobei die Leicht-Ionen implantiert werden mit einer Implantationsdosis von ungefähr 1015 cm–2 bis 1018 cm–2.
  12. Verfahren gemäß einem der Ansprüche 9 bis 11, wobei die Leicht-Ionen eine Implantationsenergie von ungefähr 10 keV bis 150 keV aufweisen.
  13. Verfahren gemäß einem der Ansprüche 7 bis 12, wobei nach dem Bilden der Mikro-Hohlräume und vor dem Oxidieren der Mikro-Hohlräume Sauerstoff-Ionen in die zweite Schicht implantiert werden, wodurch sauerstoffreiche Präzipitate in der zweiten Schicht gebildet werden.
  14. Verfahren gemäß Anspruch 13, wobei die Sauerstoff-Ionen mit einer Implantationsdosis von ungefähr 1015 cm–2 bis 1018 cm–2 implantiert werden.
  15. Verfahren gemäß einem der Ansprüche 13 oder 14, wobei die Sauerstoff-Ionen eine Implantationsenergie von ungefähr 10 keV bis 400 keV aufweisen.
  16. Verfahren gemäß einem der Ansprüche 7 bis 15, wobei die Mikro-Hohlräume oxidiert werden mittels einer Hochtemperatur-Behandlung und mittels Einbringens von Sauerstoff in die Mikro-Hohlräume.
  17. Verfahren gemäß Anspruch 16, wobei das Substrat im Zusammenhang mit der Hochtemperatur-Behandlung auf eine Temperatur von ungefähr 1000°C bis 1350°C erhitzt wird.
  18. Verfahren gemäß einem der Ansprüche 16 oder 17, wobei das Substrat im Zusammenhang mit der Hochtemperatur-Behandlung für eine Dauer von ungefähr 30 min bis 2 h erhitzt wird.
  19. Verfahren gemäß einem der Ansprüche 16 bis 18, wobei der Sauerstoff mittels thermischen Eindiffundierens oder mittels Implantation in die Mikro-Hohlräume eingebracht wird.
  20. Verfahren gemäß einem der Ansprüche 7 bis 19, wobei das Substrat und/oder die erste Schicht und/oder die zweite Schicht Silizium aufweisen/aufweist.
  21. Verfahren gemäß Anspruch 20, wobei ein Silizium-Handhabungswafer als das Substrat verwendet wird.
  22. Verfahren gemäß einem der Ansprüche 7 bis 21, wobei die erste Kristalloberflächenorientierung eine (110)-Kristalloberflächenorientierung ist, und wobei die zweite Kristalloberflächenorientierung eine (100)-Kristalloberflächenorientierung ist.
  23. Verfahren zum Herstellen eines Halbleiterelements, aufweisend: • Bilden von Mikro-Hohlräumen in einem Substrat; • Oxidieren der Mikro-Hohlräume, wodurch eine vergrabene Oxid-Schicht in dem Substrat gebildet wird; • Bilden des Halbleiterelements in oder auf einem Teilbereich des Substrats über der vergrabenen Oxid-Schicht.
  24. Verfahren gemäß Anspruch 23, wobei Leicht-Ionen in das Substrat implantiert werden, wodurch die Mikro-Hohlräume in dem Substrat gebildet werden.
  25. Verfahren gemäß einem der Ansprüche 23 oder 24, wobei nach dem Bilden der Mikro-Hohlräume und vor dem Oxidieren der Mikro-Hohlräume Sauerstoff-Ionen in das Substrat implantiert werden, wodurch sauerstoffreiche Präzipitate in dem Substrat gebildet werden.
  26. Verfahren gemäß einem der Ansprüche 23 bis 25, wobei die Mikro-Hohlräume oxidiert werden mittels einer Hochtemperatur-Behandlung und mittels Einbringens von Sauerstoff in die Mikro-Hohlräume.
  27. Halbleiter-Element, aufweisend: • ein Substrat; • eine in dem Substrat ausgebildete vergrabene Oxid-Schicht, wobei die vergrabene Oxid-Schicht gebildet ist mittels Bildens von Mikro-Hohlräumen in dem Substrat und Oxidierens der Mikro-Hohlräume.
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