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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren in komplexen Schaltungen mit einer Hochgeschwindigkeitslogikschaltung und funktionalen Blöcken mit einem weniger geschwindigkeitskritischen Verhalten, etwa einem Speicherbereich, beispielsweise in Form eines Cache-Speichers einer CPU.
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Beschreibung des Stands der Technik
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Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden gegenwärtig eine Ruhe von Prozesstechnologien praktiziert, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, ASIC's (anwendungsspezifische PC's) und dergleichen die CMOS-Technologie gegenwärtig eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche hoch dotierter Drain- und Source-Gebiete mit einem invers dotierten oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine vorgegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit ist auf Grund des letzteren Aspekts die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wesentliches Entwurfskriterium zum Erreichen eines Zuwachses der Arbeitsgeschwindigkeit integrierter Schaltungen.
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Im Hinblick auf den zuerst genannten Aspekt erlangte zusätzlich zu anderen Vorteilen die SOI-(Halbleiter- oder Silizium-auf-Isolator)Architektur ständig einen größeren Grad an Bedeutung bei der Herstellung von MOS-Transistoren auf Grund der Eigenschaften einer geringeren parasitären Kapazität der PN-Übergänge, wodurch höhere Schaltgeschwindigkeiten im Vergleich zu Vollsubstrattransistoren möglich sind. In SOI-Transistoren ist das Halbleitergebiet, in welchem die Drain- und Source-Gebiete sowie das Kanalgebiet angeordnet sind, das auch als Körper bezeichnet wird, dielektrisch eingekapselt, was deutliche Vorteile mit sich bringt, jedoch auch der Grund einer Reihe von Problemen ist. Anders als der Körper von Vollsubstratbauelementen, der elektrisch mit dem Substrat verbunden ist, und somit durch das Anlegen eines speziellen Potentials an das Substrat die Körper von Vollsubstrattransistoren auf einem spezifizierten Potential hält, ist der Körper von SOI-Transistoren nicht mit einem spezifizierten Bezugspotential verbunden, und somit ist das Potential des Körpers typischerweise schwebend auf Grund der Ansammlung von Minoritätsladungsträgern, wodurch sich eine Schwankung der Schwellwertspannung Vt der Transistoren ergibt, was auch als Hysterese bezeichnet wird. Insbesondere für statische Speicherzellen kann die Schwellwertschwankung zu deutlichen Instabilitäten der Zelle führen, die im Hinblick auf die Datenintegrität der Speicherzelle nicht akzeptabel sind. Folglich wird in konventionellen SOI-Bauelementen mit Speicherblöcken die Schwankung des Durchlassstromes, die mit den Schwellwertspannungsschwankungen verknüpft ist, durch geeignete Entwurfsmaßnahmen berücksichtigt, um einen ausreichend großen Durchlassstrombereich der SOI-Transistoren in dem Speicherblock vorzusehen. Somit werden entsprechende SOI-Transistoren in dem Speicherblock typischerweise mit einer ausreichend großen Breite hergestellt, um für den erforderlichen Durchlassstrombereich zu sorgen, wodurch ein moderat großer Anteil an Chipfläche erforderlich ist. In ähnlicher Weise werden in anderen Entwurfsmaßnahmen zum Eliminieren der Schwellwertfluktuationen, die durch das schwebende Körperpotential hervorgerufen werden, sogenannte Körperkontakte vorgesehen, die eine sehr platzverbrauchende Lösung sind und daher im Hinblick für äußert größenskalierte und komplexe Halbleiterbauelemente mit ausgedehnten RAM-Bereichen nicht vorteilhaft sind.
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Die
US 2003/0146488 A1 offenbart ein Substrat, das SOI-Bereiche und Vollsubstratgebiete aufweist, in denen jeweils MOS-Transistoren gebildet sind. Die MOS-Transistoren im SOI-Gebiet können so ausgebildet sein, dass sie einen Logikschaltkreis bilden. Die MOS-Transistoren im Vollsubstratgebiet sind so ausgebildet, dass sie Speicherzellen und Verstärkerstufen bilden.
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Die
US 6 214 653 B1 offenbart ein Substrat, das SOI-Bereiche, die durch STI-Gebiete getrennt sind, und einen Vollsubstratbereich aufweist, wie dies in den
6a und
6b gezeigt ist. In dem Vollsubstratbereich werden DRAM-Speicherzellen gebildet, während in den SOI-Bereichen Logikschaltkreise angeordnet werden. Das Hybridsubstrat kann durch Bilden eines Isolationsgebietes und Abscheiden von amorphen Silizium und anschließendem Rekristallisieren gebildet werden.
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Die
US 2004/0150044 A1 offenbart ein Substrat, das ein SOI-Gebiet und ein nicht-SOI-Gebiet umfasst. Das nicht-SOI-Gebiet wird durch ganzflächiges Abscheiden von amorphem Silizium und anschließendem Rekristallisieren gebildet, wobei monokristallines Silizium nur in Bereichen gebildet wird, in denen die amorphe Siliziumschicht in Kontakt mit der darunter liegenden Halbleiterschicht ist. Bereiche, die keinen Kontakt mit der Halbleiterschicht aufweisen, werden beim Rekristallisieren polykristallin. Anschließend wird das Polysilizium durch Polieren oder durch Ätzen selektiv zum kristallinen Bereich entfernt.
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Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine alternative Technik, die die Ausbildung moderner SOI-Bauelemente in kritischen Funktionsblöcken ermöglicht, wobei eines oder mehrere der oben erkannten Probleme vermieden oder deren Auswirkung zumindest reduziert werden.
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Überblick über die Erfindung
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Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die darauf abzielt, die erforderliche Chipfläche in modernen integrierten Schaltungen mit zeitkritischen Funktionsschaltungsblöcken zu reduzieren, die auf der Basis einer SOI-Architektur aufgebaut sind, und die ferner Bauteilbereiche mit erhöhter Empfindlichkeit für Hystereseeffekte, etwa statische RAM-Bereiche, und dergleichen aufweisen. Zu diesem Zweck werden Transistoren innerhalb empfindlicher Bauteilbereiche, etwa Cache-Speicherbereichen oder anderen Speicherbereichen und Bauteilgebieten mit weniger geschwindigkeitskritischen Anforderungen auf der Grundlage einer vollsubstratähnlichen Transistorarchitektur bereitgestellt, während in anderen Bereichen die SOI-Architektur weiterhin eingesetzt wird, wodurch die Möglichkeit geschaffen wird, im Wesentlichen Schwankungen der Schwellwertspannung der vollsubstratähnlichen Bauelemente zu eliminieren, die ansonsten ein schwebendes Körperpotential hervorrufen würden. Folglich können die vollsubstratartigen Transistoren mit kleineren Dimensionen im Vergleich zu äquivalenten SOI-Transistoren vorgesehen werden, da das Durchlassstromvermögen dieser Bauelemente im Gegensatz zu den SOI-Transistoren festgelegt werden kann, ohne dass Hystereseeffekte berücksichtigt werden müssen.
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Die Aufgabe der vorliegenden Erfindung wird speziell durch das Verfahren nach Anspruch 1 oder die Vorrichtung nach Anspruch 3 gelöst.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung bevor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, um SOI-artige Transistoren und Vollsubstrattransistoren in benachbarten Bauteilgebieten zu bilden, ausgehend von einem SOI-Substrat und einem Wiederaufwachsen relevanter Bereiche eines Halbleitermaterials auf der Grundlage eines kristallinen Bereichs des Substrats gemäß Beispielen zur Erläuterung von Teilaspekten der Erfindung;
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1g schematisch eine Draufsicht mehrerer Transistorelemente zeigt, die als SOI-Bauelemente und Vollsubstratbauelemente ausgebildet sind, wobei die Transistorbreite der Vollsubstratbauelemente im Vergleich zu äquivalenten SOI-Bauelementen gemäß der vorliegenden Erfindung reduziert ist;
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2a bis 2d schematisch Querschnittsansichten während des Herstellens erster und zweiter kristalliner Halbleitergebiete für SOI-Bauelemente und Vollsubstratbauelemente zeigen, in denen zusätzliche Materialabtragungsprozesse, etwa CMP, gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung eingesetzt werden;
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Detaillierte Beschreibung
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Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zur Herstellung von SOI-Transistoren und Vollsubstrattransistoren in gemeinsamer Weise auf einem einzelnen Substrat, wobei die Vollsubstratbauelemente funktionale Schaltungsblöcke mit erhöhter Empfindlichkeit für Hystereseeffekte, d. h. Variationen der Schwellwertspannung entsprechender Feldeffekttransistoren, die durch Ladungsträgeransammlung in dem Transistorkörper nicht angeschlossener SOI-Transistoren hervorgerufen werden, repräsentieren, wodurch eine erhöhte Bauteilstabilität erreicht wird, ohne dass zusätzliche Körperkontakte oder eine deutlich erhöhte Transistorbreite erforderlich ist, um größere Durchlassstrombereiche bereitzustellen. Folglich können in kritischen Schaltungsblöcken, etwa CPU-Kernen, kombinatorischen Logikblöcken, und dergleichen die Transistoren in einer SOI-Architektur bereitgestellt werden, wodurch die Vorteile einer SOI-Konfiguration, d. h. hohe Schaltgeschwindigkeiten auf Grund der verringerten parasitären Kapazitäten, erreicht werden, während andererseits in empfindlichen Bauteilbereichen, etwa statischen RAM-Bereichen, Cache-Speicherbereichen, und dergleichen, eine deutliche Reduzierung der Chipfläche, die von der Schaltung eingenommen wird, im Vergleich zu konventionellen modernen Gesamt-SOI-Bauelementen erreicht wird. Zu diesem Zweck werden entsprechende Bauteilgebiete auf der Grundlage äußerst effizienter Fertigungsverfahren hergestellt, in denen vergrabene isolierende Schichten, etwa vergrabene Oxide, und dergleichen mit gewünschten Eigenschaften ausgebildet werden, während zusätzlich entsprechende Vollsubstratgebiete gebildet werden.
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Mit Bezug zu den 1a bis 1g und 2a bis 2d, werden nunmehr Beispiele zu Teilaspekten der Erfindung und anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
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1a zeigt schematisch ein Halbleiterbauelement im Querschnitt in einem frühen Fertigungsstadium. Das Bauelement 100 umfasst ein Substrat 101, das ein beliebiges geeignetes Substrat, etwa ein Halbleitervollsubstrat, beispielsweise ein Siliziumsubstrat, oder ein anderes Halbleitersubstrat repräsentieren kann. Das Substrat 101 umfasst in einigen anschaulichen Ausführungsformen einen Basisbereich 101a, der eine beliebige Konfiguration aufweist und der beispielsweise aus einem isolierenden Material, einem Halbleitermaterial, und dergleichen aufgebaut sein kann, während ein oberer Bereich 101b aus einem im Wesentlichen kristallinen Halbleitermaterial, etwa Silizium, Silizium/Germanium, Silizium/Kohlenstoff, oder einem anderen geeigneten Halbleitermaterial aufgebaut sein kann. Wie nachfolgend detaillierter erläutert ist, wird das Substrat 101, d. h. zumindest der Bereich 101b, als eine kristalline Schablone für die Ausbildung eins entsprechenden kristallinen Halbleitergebiets in spezifizierten Bereichen des Bauelements 100 verwendet, die in einigen Ausführungsformen Feldeffekttransistoren erhalten, um Speicherbereiche zu bilden. Folglich können in Abhängigkeit von den gewünschten Eigenschaften der entsprechenden, auf der Grundlage des oberen Bereichs 101b herzustellenden Halbleitergebiete entsprechende Kristalleigenschaften für den Bereich 101b vorgesehen werden, beispielsweise im Hinblick auf die Kristallorientierung, den Gitterabstand, und dergleichen. Wenn beispielsweise eine spezielle Kristallorientierung für das auf der Grundlage des oberen Bereichs 101b herzustellenden Vollsubstrathalbleitergebiet erwünscht ist, wird eine entsprechende Kristallorientierung für den Bereich 101b vorgesehen. Das Bauelement 100 umfasst ferner eine vergrabene isolierende Schicht 102, die aus einem beliebigen geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid, oder anderen Materialien aufgebaut sein kann, die die erforderlichen Eigenschaften für die Ausbildung modernster SOI-Transistorelemente in speziellen Bereichen des Bauelements 100 bereitstellen, wie dies später beschrieben ist. Ferner ist eine kristalline Halbleiterschicht 103 auf der vergrabenen isolierenden Schicht 102 ausgebildet, wobei die Halbleiterschicht 103 Eigenschaften aufweist, wie sie für SOI-Transistoren erwünscht sind, die auf speziellen Bereichen des Bauelements 100 zu bilden sind. Beispielsweise wird die Materialzusammensetzung, die kristalline Orientierung, die Dicke und dergleichen der Halbleiterschicht 103 gemäß den Bauteilerfordernissen für moderne SOI-Transistoren festgelegt. In einigen anschaulichen Ausführungsformen ist die Halbleiterschicht 103 aus Silizium aufgebaut, das eine gewisse Menge an Nicht-Siliziumatomen, etwa Kohlenstoff, Germanium, und dergleichen enthalten kann, abhängig von den weiteren Prozess- und Bauteilerfordernissen.
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Typischerweise wird das Halbleiterbauelement 100, wie es in 1a gezeigt ist, auf der Grundlage gut etablierter Verfahren einschließlich Scheibenverbundtechniken, moderner SIMOX-Implantationsverfahren, und dergleichen hergestellt.
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1b zeigt schematisch das Bauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Das Bauelement umfasst eine Maske 104, beispielsweise eine Hartmaskenschicht, die ein Bauteilgebiet 150s abdeckt, das als ein SOI-Gebiet für die Herstellung entsprechender SOI-Transistoren dienen soll, während ein Gebiet 150b freiliegt, das ein entsprechendes kristallines Halbleitermaterial erhalten soll, das mit dem Substrat 101 verbunden ist, d. h. zumindest mit dem oberen Bereich 101b davon. Die Maske 104 kann aus einem beliebigen geeigneten Material, etwa Siliziumnitrid, Siliziumdioxid oder anderen geeigneten Materialzusammensetzungen aufgebaut sein, die eine ausreichende Selektivität während der nachfolgenden Bearbeitung ergeben. In einer anschaulichen Ausführungsform wird eine optionale Ätzstoppschicht 105, beispielsweise in Form eines Materials mit einer hohen Ätzselektivität in Bezug auf das Material der Maske 104 bereitgestellt, um das Strukturieren der Maske 104 und dessen Entfernung in einer späteren Fertigungsphase zu verbessern. Beispielsweise kann die Maske 104 aus Siliziumnitrid aufgebaut sein, während die optionale Ätzstoppschicht 105 aus Siliziumdioxid gebildet ist. Die Maske 104 kann unter Anwendung der folgenden Prozesse hergestellt werden. Zunächst wird die optionale Ätzstoppschicht 105, falls diese vorgesehen ist, durch beispielsweise Oxidation und/oder Abscheidung auf der Grundlage gut etablierter Abscheideverfahren, etwa einer plasmaunterstützten CVD (chemische Dampfabscheidung) und dergleichen gebildet. Danach wird eine Materialschicht beispielsweise auf der Grundlage plasmaunterstützter CVD mit einer erforderlichen Dicke und Eigenschaft, wie sie für die Maske 104 gewünscht sind, abgeschieden. Danach wird die Materialschicht auf der Grundlage eines Lithographieprozesses strukturiert, wobei beispielsweise eine entsprechende Lackmaske gebildet wird, und die Materialschicht wird unter Einsatz der Lackmaske als eine Ätzmaske geätzt. Danach wird die Lackmaske entfernt und das Bauelement 100 wird einer weiteren Ätzumgebung 106 zur Entfernung eines freiliegenden Bereichs der Schicht 105, falls diese vorgesehen ist, und zum Ätzen durch die Schichten 103 und 102 unterzogen. Beispielsweise kann in einem ersten Schritt des Ätzprozesses 106, möglicherweise nach dem Entfernen der optionalen Ätzstoppschicht 105, durch die Halbleiterschicht 103 geätzt werden, wobei selektive Ätzchemien verwendet werden, um den Ätzprozess zuverlässig in oder auf der vergrabenen isolierenden Schicht 102 anzuhalten. In dieser Weise wird ein gut steuerbarer Ätzprozess über das gesamte Substrat 101 hinweg erhalten. Danach kann die Ätzchemie geändert werden, um eine hohe Ätzrate für das Material der vergrabenen isolierenden Schicht 102 zu erzielen, um damit bis zu dem oberen Bereich 101b zu ätzen. In einigen anschaulichen Ausführungsformen kann auch in diesem Ätzschritt eine äußerst selektive Ätzchemie in Bezug auf das Material des oberen Bereichs 101b ausgewählt werden, das dann auch eine gute Steuerbarkeit und ein sehr gleichförmiges Ätzergebnis über das gesamte Substrat 101 hinweg ergibt. In anderen anschaulichen Ausführungsformen wird der Ätzprozess 106 auf der Grundlage einer nicht selektiven Ätzchemie ausgeführt, wodurch durch die Schicht 103 und die Schicht 102 in einem einzelnen Ätzschritt geätzt wird. In diesem Falle kann das Ende des Ätzprozesses 106 auf der Grundlage einer Endpunkterkennung oder durch eine vorgegebene Ätzzeit festgelegt werden.
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1c zeigt schematisch das Bauelement 100 nach dem Ende der oben beschriebenen Prozesssequenz und nach Reinigungsprozessen zum Entfernen von Kontaminationsstoffen von der freiliegenden Oberfläche 101c des Bereichs 101b, um die Oberfläche 101c für einen nachfolgenden epitaktischen Wachstumsprozess vorzubereiten. In dieser Fertigungsphase umfasst das Bauelement 100 ein erstes kristallines Halbleitergebiet 103s, das den Rest der kristallinen Halbleiterschicht 103 repräsentiert, die über dem Rest der vergrabenen isolierenden Schicht 102 gebildet ist, die nunmehr als 102s bezeichnet ist, wodurch ein SOI-Bereich in dem Bauelement 100 bereitgestellt wird, in und über welchem entsprechende SOI-Transistorelemente gebildet werden können.
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1d zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium während eines nicht erfindungsgemäßen selektiven epitaktischen Wachstumsprozesses 107 zum selektiven Ausbilden eines zweiten kristallinen Halbleitergebiets 108, das mit dem Substrat 101 verbunden ist, d. h. mit dessen oberen Bereich 101b. In dem selektiven epitaktischen Wachstumsprozess 107 werden entsprechende Prozessparameter, etwa Druck, Temperatur, Zusammensetzung der Vorstufengase, Menge und Art der Trägergase, und dergleichen so festgelegt, dass eine Materialabscheidung des Halbleitermaterials im Wesentlichen auf den freiliegenden Bereich des Bereichs 101b beschränkt ist, während im Wesentlichen kein Material auf der Maske 104 gebildet wird. Folglich scheidet sich während des Prozesses 107 Halbleitermaterial anfänglich auf der freigelegten Oberfläche 101c ab und nimmt ebenso die Kristallstruktur der Oberfläche 101c an. Nachdem eine spezielle Höhe des epitaktisch gewachsenen Materials erreicht ist, wird der Prozess 107 beendet, wodurch das kristalline Gebiet 108 bereitgestellt wird, dessen Eigenschaften im Wesentlichen durch die Art des abgeschiedenen Materials und die Kristallstruktur des darunterliegenden oberen Bereichs 101b bestimmt sind. Wenn beispielsweise eine unterschiedliche kristallographische Orientierung vorteilhaft ist für die Ausbildung von Transistorelementen in dem zweiten kristallinen Halbleitergebiet 108 im Vergleich zu dem ersten kristallinen Halbleitergebiet 103 ist, kann der Bereich 101b mit der gewünschten Kristallorientierung vorgesehen werden. Folglich wird in einigen anschaulichen Ausführungsformen das Bereitstellen des ersten kristallinen Halbleitergebiets 103s und des zweiten kristallinen Halbleitergebiets 108 als ein SOI-Gebiet bzw. als ein Vollsubstratgebiet mit Bereitstellung unterschiedlicher Kristalleigenschaften der Gebiete 103s und 108 kombiniert.
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In einer anschaulichen Ausführungsform, wie dies auch in 1d gezeigt ist, wird vor dem epitaktischen Wachstumsprozess 107 ein optionaler Abstandshalter 109 an entsprechenden freigelegten Seitenwänden des Schichtstapels 102s, 103s und 104s gebildet, wenn der Einfluss des kristallinen Materials des Halbleitergebiets 103s während des epitaktischen Wachstumsprozesses 107 als ungeeignet erachtet wird. In diesem Falle wird der Abstandshalter 109 auf der Grundlage gut etablierter Verfahren gebildet, die das konforme Abscheiden eines geeigneten Abstandsmaterials, etwa Siliziumnitrid, Siliziumdioxid, und dergleichen beinhalten, das nachfolgend von horizontalen Oberflächenbereichen entfernt wird. Somit kann das Halbleitergebiet 103s wirksam während des Wachstumsprozesses 107 isoliert werden.
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1e zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem die Maske 104 entfernt ist, wodurch das erste Halbleitergebiet 103s freigelegt wird, wodurch das SOI-Gebiet 150s benachbart zu dem Vollsubstratgebiet 150b bereitgestellt wird. Das Entfernen der Maske 104 kann auf der Grundlage äußerst selektiver Ätzprozesse bewerkstelligt werden, wie sie beispielsweise für viele dielektrische Materialien, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen in Bezug auf ein siliziumbasiertes Material gut etabliert sind, wenn das erste und das zweite Halbleitergebiet 103s, 108 im Wesentlichen aus kristallinem Silizium aufgebaut sind. Beispielsweise kann Siliziumnitrid effizient in sehr selektiver Weise auf der Grundlage heißer Phosphorsäure entfernt werden, ohne dass ein wesentlicher Materialabtrag in dem zweiten Halbleitergebiet 108 auftritt. In anderen anschaulichen Ausführungsformen wird nach dem Entfernen der Maske 104 ein weiterer Einebnungsprozess ausgeführt, wenn die sich ergebende Oberflächentopographie des Bauelements 100 als für die weitere Bearbeitung unzureichend erachtet wird. Beispielsweise kann ein CMP-(chemisch-mechanischer Polier-)Prozess nach dem Entfernen der Maske 104 ausgeführt werden, wodurch eine planare Oberflächenkonfiguration bereitgestellt wird, wie dies nachfolgend detaillierter beschrieben ist.
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1f zeigt schematisch das Halbleiterbauelement in einem weiter fortgeschrittenen Herstellungsstadium. Hier sind mehrere Transistorelemente 151s in und auf dem ersten Halbleitergebiet 103s ausgebildet, die entsprechend Transistorelemente auf der Grundlage einer SOI-Architektur repräsentieren. Ferner sind mehrere Transistorelemente 151b in und auf dem zweiten Halbleitergebiet 108 gebildet, wodurch eine vollsubstratartige Transistorarchitektur bereitgestellt wird. Die Transistoren 151s, 151b können entsprechend spezieller Entwurfserfordernisse hergestellt werden, wobei, wie zuvor erläutert ist, die SOI-Transistoren 151s auf der Grundlage von Geschwindigkeitsvorgaben gebildet werden können, während die Transistoren 151b hergestellt werden können, um eine hohe Funktionsstabilität bei geringerem Flächenbedarf innerhalb des Bauelements 100 bereitzustellen. Dazu werden gut etablierte Fertigungsverfahren eingesetzt, die modernste Fertigungsprozesse zum Erhalten der gewünschten Transistoreigenschaften beinhalten. Beispielsweise können in äußerst anspruchsvollen Anwendungen verspannungs- und verformungserzeugende Prozesstechnologien eingebunden werden, um damit das Leistungsverhalten von Transistoren, insbesondere der SOI-Transistoren 151s, zu verbessern, wobei unterschiedliche Verformungseigenschaften für die Transistoren 151b vorgesehen werden können. Wie beispielsweise zuvor erläutert ist, können sich die Eigenschaften des Materials des Halbleitergebiets 108 von den Eigenschaften des Materials des Gebiets 103s unterscheiden, um damit noch weiter die entsprechenden Transistoreigenschaften im Hinblick auf die Funktionen in den unterschiedlichen Bauteilgebieten 150s und 150b zu verbessern. Beispielsweise kann es in einigen Anwendungen vorteilhaft sein, das Material des Halbleitergebiets 103s als ein verformtes Siliziummaterial vorzusehen, wohingegen eine entsprechende Verformung in dem Halbleitergebiet 108 nicht gewünscht ist. Folglich kann in diesem Falle das Material des Gebiets 108 als ein im Wesentlichen relaxiertes Halbleitermaterial, etwa als Silizium, aufgewachsen werden, indem ein im Wesentlichen nicht verformtes Halbleitermaterial in dem Bereich 101b des Substrats 101 bereitgestellt wird. Ferner sollte beachtet werden, dass die in 1f gezeigte Transistorkonfiguration lediglich anschaulicher Natur ist und dass eine beliebige geeignete Transistorkonfiguration verwendet werden kann. Wie beispielsweise dargestellt ist, können die Transistoren 1515 und 151b entsprechende Gateelektroden 152 aufweisen, die in einigen Ausführungsformen Abmessungen von ungefähr 100 nm und deutlich weniger aufweisen, die auf entsprechenden Gateisolationsschichten 153 gebildet sind, wobei beispielsweise die entsprechenden Schichten sich zwischen den einzelnen Transistorelementen unterscheiden können und sich auch zwischen den Transistoren 151s und 151b unterscheiden können. Ferner können entsprechende Dain- und Source-Gebiete 154 gebildet sein, die ein Kanalgebiet umschließen, das innerhalb eines Körpergebiets 155 ausgebildet ist. Wie zuvor erläutert ist, sind die Körpergebiete 155 der SOI-Transistoren 151s dielektrisch auf Grund des Vorsehens entsprechender Isolationsstrukturen 156 und der darunter liegenden isolierenden Schicht 102s eingekapselt. Folglich können Ladungsträger, die in den Körpergebieten 155 der SOI-Transistoren 151s angesammelt werden, lediglich über Leckströme durch die Drain- und Sourcegebiete 154 abgeführt werden, sofern keine Körperkontakte vorgesehen sind, die jedoch einen deutlichen Anteil an Fläche erfordern, und somit kann ein gewisses Maß an Fluktuation des schwebenden Potentials der Körper 155 während des Betriebs der Transistoren erzeugt werden. Folglich kann eine entsprechende Schwankung der entsprechenden Schwellwertspannungen beobachtet werden, was auch als Hysterese bezeichnet wird. Für zeitkritische Schaltungsblöcke, etwa CPU-Kerne, oder andere zeitkritische Schaltungen können die entsprechenden Hysteresewirkungen im Hinblick auf eine erhöhte Schaltungsgeschwindigkeit akzeptiert werden, oder es können gewisse Gegenmaßnahmen, etwa PN-Übergänge mit erhöhtem Leckstrom, eine größere Transistorbreite zur Kompensation des Verlustes an Durchlassstromvermögen auf Grund der Hysteresewirkungen, und dergleichen, angewendet werden. Im Gegensatz zu den isolierten Körpern 155 der SOI-Transistoren 151s, sind die Körpergebiete 155 der Vollsubstrattransistoren 151b elektrisch zumindest mit dem oberen Bereich 101b des Substrats 101 auf Grund der direkten Anbindung des Halbleitergebiets 108 an den oberen Bereich 101b verbunden. Folglich kann ähnlich zu einer gewöhnlichen Vollsubstratkonfiguration ein gewünschtes Bezugspotential 156, etwa Massepotential, an die Körpergebiete 155 der Vollsubstrattransistoren 151b angelegt werden. Wenn daher in einigen anschaulichen Ausführungsformen die mehreren Vollsubstrattransistoren 151b Speicherzellen repräsentieren, etwa statische RAM-Zellen, können die entsprechenden Speicherzellen eine hohe Stabilität aufweisen, wobei die Transistorkonfiguration, d. h. die Größe in der Breitenrichtung, auf der Grundlage der Durchlassstromerfordernisse von Vollsubstrattransistoren ausgewählt werden kann, anstatt dass die Erfordernisse für das Berücksichtigen einer großen Variabilität der Schwellwertspannung einzuhalten sind, wie dies der Fall wäre für äquivalente SOI-Transistoren, wodurch deutlich größere Transistorbreiten erforderlich wären, um die erforderliche stabile Betriebsweise von Speicherzellen in SOI-Bauelementen zu gewährleisten. Beispielsweise können in einigen anspruchsvollen Anwendungen bis zu 30% oder mehr an wertvoller Chipfläche in einem Speicherbereich unter Anwendung einer Hybridkonfiguration, wie sie in 1f gezeigt ist, im Vergleich zu einem äquivalenten SOI-Bauelement eingespart werden, das das gleiche Leistungsverhalten in zeitkritischen Funktionsblöcken, CPU-Kernen, liefert, wenn der Speicherblock ebenso in SOI-Technolgie ausgeführt ist.
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1g zeigt schematisch zwei Inverterpaare, die beispielsweise in dem Gebiet 150s und 150b gebildet sind, wobei beispielsweise die entsprechenden Schaltungen eine statische RAM-Zelle 160 repräsentieren können. Es sollte beachtet werden, dass in anschaulichen Ausführungsformen entsprechende RAM-Zellen im Wesentlichen in dem Gebiet 150b hergestellt werden, um eine merkliche Flächeneinsparung zu erreichen. Somit kann die in dem Gebiet 150s gezeigte Schaltung eine konventionelle RAM-Zelle repräsentieren, wenn diese in einem modernen SOI-Bauelement mit zeitkritischen Funktionsblöcken gebildet wird, wie sie beispielsweise durch die mehreren Transistoren 151s in 1f repräsentiert sind.
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Die RAM-Zelle 160, die in dem Vollsubstratgebiet 150b ausgebildet ist, kann einen n-Kanaltransistor 161c und einen p-Kanaltransistor 171c aufweisen, die einen entsprechenden Inverter bilden, der durch eine gemeinsame Gateelektrode 162 gesteuert wird. Ferner kann der Ausgang des Inverters, der durch die Transistoren 161c, 171c gebildet ist, mit einem weiteren n-Kanaltransistor 181c verbunden sein, der ein Durchlassgate für ein Signal repräsentieren kann, das von dem Inverter 161c, 171c bereitgestellt wird. In ähnlicher Weise können Transistoren 171d und 161d einen weiteren Inverter bilden, der mit einem weiteren Durchlassgate 181d verbunden ist. Wie zuvor erläutert ist, kann eine entsprechende Transistorbereite, etwa 161w oder 171w für eine vorgegebene Technologie, d. h. eine Länge des Gates 162w, auf der Grundlage des Durchlassstromvermögens ausgewählt werden, das für eine korrekte Funktion der Speicherzelle 160 erforderlich ist, ohne dass Schwellwertschwankungen auf Grund der Vollsubstratkonfiguration der Transistoren zu berücksichtigen sind, die für die Speicherzelle 160 verwendet werden. Im Gegensatz dazu würde eine entsprechende Konfiguration, die in dem SOI-Gebiet 150s gebildet ist, eine deutlich höhere Chipfläche erfordern, da hier die entsprechende Transistorbreite 161w, 171w deutlich erhöht ist, um damit Hystereseffekte zu berücksichtigen, wodurch ein breiter Durchlassstrombereich erforderlich ist. Folglich können erfindungsgemäß entsprechende Speicherbereiche in dem Bauelement 100 innerhalb des Bauteilgebietes 150b auf der Grundlage einer Vollsubstrattransistorarchitektur gebildet werden, wodurch die erforderliche Fläche deutlich reduziert wird, während zeitkritische Schaltungsblöcke in der hocheffizienten SOI-Architektur ausgeführt sind.
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Mit Bezug zu den 2a bis 2d werden nunmehr anschauliche Ausführungsformen der vorliegenden Erfindung detailliert beschrieben, in denen weitere Prozessverfahren beschrieben sind, um in deutlicher Weise die Erfordernisse im Hinblick auf die Selektivität eines epitaktischen Wachstumsprozesses zu verringern oder um einen epitaktischen Wachstumsprozess im Wesentlichen vollständig zu vermeiden.
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2a zeigt schematisch ein Halbleiterbauelement 200 während einer frühen Fertigungsphase, das ein Substrat 201 aufweist, das zumindest in einen oberen Bereich davon ein im Wesentlichen kristallines Halbleitermaterial aufweist, das als eine Kristallschablone für die nachfolgende Bearbeitung des Bauelements 200 dienen kann. Im Hinblick auf die Eigenschaften des Substrats 201 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Substrat 101 erläutert sind. Ferner sind entsprechende SOI-Gebiete 250s und entsprechende Vollsubstratgebiete 250b in dem Bauelement 200 gemäß den Bauteil- und Entwurfserfordernissen vorgesehen. D. h., abhängig von der Komplexität von Schaltungsblöcken, die für Hystereseeffekte empfindlich sind, können die Größe und die Anzahl der entsprechenden Vollsubstratgebiete 250b entsprechend angepasst werden, während die Größe und die Anzahl der entsprechenden SOI-Gebiete 250s entsprechend den jeweiligen zeitkritischen Schaltungsblöcken festgelegt werden können. Somit liegen die lateralen Größen der Gebiete 250b und ggf. 250s in einem Bereich von einigen 10 μm bis zu 100 oder einigen 100 μm. Wie ähnlich für das Bauelement 100 beschrieben ist, wird in den entsprechenden SOI-Gebieten 250s ein Stapel aus Schichten vorgesehen, der eine vergrabene isolierende Schicht 202s, ein erstes kristallines Halbleitergebiet 203s und eine Maske 204 umfasst. Ferner können entsprechende zweite kristalline Halbleitergebiete 208 in den entsprechenden Vollsubstratgebieten 250b gebildet werden, wobei die Kristalleigenschaften des Gebiets 208 gleich oder unterschiedlich sein können im Vergleich zu den Eigenschaften des Gebiets 203s, wie dies zuvor auch mit Bezug zu den Gebieten 103s und 108 erläutert ist.
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Das in 2a gezeigte Bauelement 200 kann auf der Grundlage im Wesentlichen der gleichen Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Somit kann nach dem Strukturieren entsprechender Schichten zur Bereitstellung des Schichtstapels in den Gebieten 250s auf der Grundlage von Techniken, wie sie zuvor beschrieben sind, ein epitaktischer Wachstumsprozess 207 ausgeführt werden, wobei, abhängig von den Abmessungen der Gebiete 250s, die Selektivität für die Materialabscheidung reduziert sein kann, so dass auch kontinuierliche Materialbereiche 208a auf der Maske 204 abgeschieden werden. Um folglich die Erfordernisse im Hinblick auf die Selektivität des epitaktischen Wachstumsprozesses 207 zu vereinfachen, kann eine gewisse Menge an Materialabscheidung in Form der Reste 208a berücksichtigt werden, indem ein zusätzlicher Materialabtragungsprozess ausgeführt wird, beispielsweise auf der Grundlage eines selektiven Ätzprozesses und/oder eines CMP-Prozesses. In einigen anschaulichen Ausführungsformen kann das Material für die Gebiete 208 während des Wachstumsprozesses 207 mit einer Überschusshöhe gebildet werden, die nachfolgend durch einen selektiven Ätzprozess entfernt wird, wodurch auch die Reste 208a von den entsprechenden Masken 204 entfernt werden, um damit einen äußerst gleichförmigen Abtragungsprozess für die Masken 204 in einem nachfolgenden Prozessschritt bereitzustellen, wie dies beispielsweise auch mit Bezug zu dem Bauelement 100 beschrieben ist. In anderen anschaulichen Ausführungsformen wird das Abtragen der Reste 208a auf der Grundlage eines CMP-Prozesses bewerkstelligt, wobei in einigen anschaulichen Ausführungsformen die Maske 204 eine Stoppschicht 204a umfassen kann, die eine zuverlässige Steuerung des entsprechenden CMP-Prozesses ermöglicht, wenn das Material des Gebiets 208 und der Maske 204 unterschiedliche Abtragungsraten aufweisen. Beispielsweise weist in einigen Ausführungsformen die Maske 204 einen oberen Bereich 204b auf, der beispielsweise aus Siliziumdioxid aufgebaut ist, während die Stoppschicht 204a aus Siliziumnitrid aufgebaut sein kann. Somit werden während eines Polierprozesses die Reste 208a effizient entfernt und auch der Bereich 204b wird effizient poliert, wobei die Abtragsrate in den Gebieten 250b auf Grund einer größeren Härte im Vergleich zu dem Material der Schicht 204b verringert ist. Folglich kann nach dem im Wesentlichen vollständigen Entfernen des Bereichs 204b die Stoppschicht 204a für eine deutlich geringere Polierrate in den Gebieten 250s sorgen, während das Material in dem Gebiet 250b effizient zu einer im Wesentlichen ebenen Oberflächenkonfiguration poliert wird.
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2b zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der oben beschriebenen Prozesssequenz. Somit wird eine im Wesentlichen ebene Oberflächentopographie erreicht, wobei der Rest der Stoppschicht 204a, der eine relativ geringe Dicke aufweisen kann, beispielsweise ungefähr 5 nm oder weniger, dann auf der Grundlage eines selektiven Ätzprozesses entfernt werden kann, wie dies zuvor beschrieben ist. Folglich können durch Einführen eines weiteren Materialabtragungsprozesses, etwa eines zusätzlichen Ätzprozesses, eines CMP-Prozesses oder Kombination davon, die Bedingungen im Hinblick auf die Selektivität des Ätzprozesses sowie im Hinblick auf die Abscheidegleichförmigkeit über das gesamte Substrat 201 hinweg, deutlich entschärft werden, da das schließlich erreichte Höhenniveau der Gebiet 208 und damit die schließlich erhaltene Oberflächenebenheit im Wesentlichen durch gut steuerbare Abscheideprozesse, etwa entsprechende Abscheiderezepte für die Bildung der Stoppschicht 204 einschließlich der Bereiche 204a und 204b, bestimmt wird. Auf diese Weise kann ein erhöhtes Maß an Nichtgleichförmigkeit während des Ätzprozesses für eine Aussparung toleriert werden. Ferner wird eine erhöhte Flexibilität im Hinblick auf die Prozessparameter des Abscheideprozesses 207 und auch für die Auswahl geeigneter Wachstumsmaskenmaterialien erreicht, da beliebiges geeignetes Material ausgewählt werden kann, das eine hohe Selektivität während des epitaktischen Wachstumsprozesses 207 liefert, was jedoch nicht notwendigerweise eine gewünschte hohe Ätzselektivität für eine nachfolgende Entfernung auf der Grundlage des Ätzprozesses zeigt.
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2c zeigt schematisch das Bauelement 200 einem Verfahren, wobei der Abscheideprozess 207 als ein epitaktischer Prozess mit einer deutlich geringeren Selektivität oder keiner Selektivität im Hinblick auf die Maske 204 ausgestaltet ist. Folglich wird die Schicht 208a durch den Prozess 207 gebildet, wobei zumindest ein zentraler Bereich 208c innerhalb der Gebiete 250b eine im Wesentlichen kristalline Struktur gemäß der Schablone des Substrats 201 aufweisen. In anschaulichen Ausführungsformen wird die Schicht 208a als eine im Wesentlichen amorphe Schicht abgeschieden. Unabhängig davon, ob die Schicht 208a in der abgeschiedenen Form kristalline Bereiche aufweist oder nicht, ist deren Dicke so ausgewählt, dass die Vertiefungen in den Gebieten 250b bis zu einer gewünschten Höhe aufgefüllt werden. Danach wird ein CMP-Prozess ausgeführt werden, um die Oberflächentopographie der Schicht 208a einzuebnen, wobei in einigen anschaulichen Ausführungsformen die Schicht 208a im Wesentlichen vollständig von den entsprechenden Maskenschichten 204 entfernt wird, die nunmehr als eine CMP-Stoppschicht dienen kann, wie zuvor erläutert ist.
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2d zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der oben beschriebenen Prozesssequenz. Somit umfasst das Bauelement das Halbleitergebiet 208 mit einer im Wesentlichen ebenen Oberflächenkonfiguration im Hinblick auf die Gebiete 250s, wobei die Halbleitergebiete 208 im Wesentlichen vollständig amorph, polykristallin sein können, oder den kristallinen Bereich 208c enthalten können. Danach wird die Maskenschicht 204 auf der Grundlage eines selektiven Ätzprozesses entfernt, wobei vor oder nach dem Entfernen der Maskenschicht 204 ein geeignet ausgebildeter Ausheizprozess ausgeführt wird, um die Gebiete 208 unter Anwendung des Substrats 201 oder eines Teils davon als eine Kristallschablone zu rekristallisieren. Beispielsweise kann eine Wärmebehandlung bei Temperaturen von ungefähr 600 bis 1100 Grad C ausgeführt werden, um die Gebiete 208 zu rekristallisieren. In anderen anschaulichen Ausführungsformen werden lasergestützte oder blitzlichtgestützte Ausheizverfahren angewendet, um in effizienter Weise eine entsprechende Kristallstruktur in den Gebieten 208 zu erhalten. Danach kann die weitere Bearbeitung fortgesetzt werden, wie dies auch mit Bezug zu den 1f und 1g beschrieben ist, d. h. entsprechende Transistoren mit einer SOI-Konfiguration können in und auf den Halbleitergebieten 203s gebildet werden, während entsprechende Transistoren mit einer Vollsubstratkonfiguration in und auf den Kristallgebieten 208 gebildet werden können. Folglich wird eine entsprechende Hybridkonfiguration erreicht, wobei eine erhöhte Prozessflexibilität im Hinblick auf das Bilden der Vollsubstratgebiete 250b, wenn von einem SOI-Substrat ausgegangen wird, erreicht werden kann.
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Es gilt also: Die vorliegende Erfindung stellt eine Technik bereit, die die Integration von Vollsubstrattransistorarchitekturen, beispielsweise für komplexe SRAM-Bereiche, in ansonsten SOI-artige Schaltungen mit dem Vorteil einer hohen Schaltgeschwindigkeit ermöglicht, während der vollsubstratartige SRAM-Bereich eine merkliche Flächeneinsparung auf Grund des Fehlens von Hysteresewirkungen in den Speicherbereichen ermöglicht. Dies wird bewerkstelligt, indem, beginnend mit einem SOI-Substrat, lokal entsprechende Vollsubstratbereiche in dem Substrat mittels Wachstumsverfahren gebildet werden. Dabei werden weniger komplexe Abscheideverfahren, etwa ein nicht selektiver epitaktischer Wachstumsprozess, das Abscheiden amorphen oder polykristallinen Materials in Verbindung mit zusätzlichen Materialabtrageprozessen eingesetzt, um eine verbesserte Prozessflexibilität zu schaffen.
