KR101807777B1 - 본딩된 반도체 구조들 및 이를 형성하는 방법 - Google Patents

본딩된 반도체 구조들 및 이를 형성하는 방법 Download PDF

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Abstract

반도체 구조들을 형성하는 방법들은 도너(donor) 구조의 일부분(116a)을 적어도 하나의 비평면 표면을 구비하는 가공된 반도체 구조(102)로 이송시키는 것을 포함한다. 비정질 필름(144)은 상기 본딩된 반도체 구조의 적어도 하나의 비평면 표면 위로 형성될 수 있고, 상기 비정질 필름은 하나 이상의 평탄화된 표면들을 형성하기 위하여 평탄화될 수 있다. 반도체 구조들은 적어도 하나의 비평면 표면 및 적어도 하나의 비평면 표면 위로 배치된 비정질 필름을 갖는 본딩된 반도체 구조를 포함한다. 상기 본딩된 반도체 구조는 가공된 반도체 구조 및 상기 가공된 반도체 구조의 비평면 표면에 부착된 단결정 도너 구조의 일부분을 포함할 수 있다.

Description

본딩된 반도체 구조들 및 이를 형성하는 방법{Bonded semiconductor structures and method of forming same}
본 출원은 “BONDED SEMICONDUCTOR STRUCTURES AND MEHTOD OF FORMING SAME”이라는 이름의 2010년 3월 31일에 출원된 미국 비정규 특허 출원번호 제61/319,495호의 출원일에 대한 이익을 주장한다.
본 발명의 실시예들은 일반적으로 반도체 구조들을 형성하는 방법들 및 그러한 방법들을 사용하여 형성된 결과적인 구조들과 관련되고, 보다 자세하게는 본딩된 반도체 구조들 및 이를 형성하는 방법들과 관련된다.
2개 이상의 반도체 구조들에 대한 3차원(3D) 집적은 마이크로-전자 어플리케이션에 대해 상당한 장점들을 제공할 수 있다. 예를 들면, 마이크로-전자 구성요소들의 3D 집적은 소자 풋프린트(footprint)의 면적을 감소시키면서 개선된 전기적 성능 및 전력 소모를 가능케 할 수 있다. 예를 들면, 문헌 P. Garrou, et al.의 “The Handbook of 3D Integration,” Wiley VCH (2008)을 참조하라.
반도체 구조들의 3D 집적은 많은 방법들에 의해 얻을 수 있는데, 예를 들면, 복수의 소자 구조들을 포함할 수 있는 가공된 반도체 구조로 하나 이상의 반도체 레이어들을 이송시키는 것을 포함한다. 반도체 레이어를 가공된 반도체 구조로 이송시키는 것은, 예를 들면 이온 주입, 본딩 및 분리와 같은 방법들을 이용하여 도너(donor) 구조의 일부를 상기 가공된 반도체 구조로 이송시킴으로써 얻을 수 있다. 상기 도너 구조의 이송된 부분은 공정들을 더 거칠 수 있는데, 예를 들면 밑에 있는 소자 구조들과 함께 집적될 수 있는 추가적인 소자 구조들을 그 안에 생성하는 것이 있다.
그러나, 상기 가공된 반도체 구조를 형성하는 것 및 상기 도너 구조의 일부를 상기 가공된 반도체 구조로 이송시키는 것과 관련된 상기 공정들은 상기 본딩된 반도체 구조의 품질에 해로운 영향을 미칠 수 있다.
반도체 구조들의 상기 3D 집적은 하나의 반도체 다이(die)를 하나 이상의 추가적인 반도체 다이들에 부착시키는 것(즉, die-to-die(D2D)), 하나의 반도체 다이를 하나 이상의 반도체 웨이퍼들에 부착시키는 것(즉, die-to-wafer(D2W)) 뿐만 아니라 하나의 반도체 웨이퍼를 하나 이상의 추가적인 반도체 웨이퍼들에 부착시키는 것(즉, wafer-to-wafer(W2W)) 또는 그것들의 조합에 있어서 일어날 수 있음은 반드시 주의해야 한다.
본 발명의 실시예들은 반도체 구조들을 형성하기 위한 방법들 및 구조들을 제공할 수 있으며, 보다 자세하게는 본딩된 반도체 구조들을 형성하기 위한 방법들 및 구조들을 제공할 수 있다. 본 요약은 본 발명의 실시예들에 대한 상세한 설명에서 설명될 것의 단순화된 형태로, 개념들 중 선정된 것을 소개하고자 제공된다. 본 요약은 청구된 발명의 핵심 특징들 또는 필수적 특징들을 확인하도록 의도된 것이 아니며, 청구된 발명의 범위를 제한하는데 사용되도록 의도된 것도 아니다.
따라서, 본 발명의 일부 실시예들에서, 반도체 구조를 형성하는 방법들은 도너 구조의 일부를 가공된 반도체 구조로 이송시키는 단계 및 하나 이상의 비평면(non-planar) 표면들을 포함하는 본딩된 반도체 구조를 형성하는 단계를 포함할 수 있다. 비정질(amorphous) 필름은 상기 본딩된 반도체 구조의 적어도 하나 이상의 비평면 표면들 위에 형성될 수 있고, 상기 비정질 필름은 하나 이상의 평탄화된(planarized) 표면들을 형성하기 위하여 평탄화될 수 있다. 상기 비정질 필름을 평탄화시키는 것은 하나 이상의 상기 비평면 표면들에서 적어도 하나의 리세스(recess) 밖의 상기 비정질 필름 중 일부를 제거하는 단계 및 하나 이상의 상기 비평면 표면들에서 적어도 하나의 리세스 안의 상기 비정질 필름 중 일부를 남겨두는 단계를 포함할 수 있다.
본 발명의 추가적인 실시예들에서, 반도체 구조를 형성하는 방법들은 비평면 주요면(non-planar major surface)과 비평면 측면(non-planar lateral side surface)을 포함하는 가공된 반도체 구조를 생산하기 위하여 반도체 구조 위 또는 안에서 복수의 소자 구조들을 형성하는 단계를 포함할 수 있다. 적어도 단결정 반도체 물질에 의해 실질적으로 구성된 도너 구조의 일부는 비평면 주요면 및 비평면 측면을 갖는 본딩된 반도체 구조를 형성하기 위해서 상기 가공된 반도체 구조의 비평면 주요면으로 이송될 수 있다. 비정질 필름은 상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면 위에 형성될 수 있고, 상기 본딩된 반도체 구조의 상기 비평면 주요면은 적어도 상기 비정질 필름의 부분들을 선택적으로 제거함으로써 평탄화될 수 있다.
또한, 본 발명의 실시예들은 여기에서 서술된 방법들에 의해서 형성된 반도체 구조들을 포함할 수 있다. 본 발명의 일부 실시예들에서, 반도체 구조는 비평면 주요면 및 비평면 측면을 갖는 본딩된 반도체 구조 및, 상기 본딩된 반도체 구조의 상기 비평면 측면과 상기 비평면 주요면 위에 배치된 비정질 필름을 포함한다. 상기 본딩된 반도체 구조는 비평면 주요면과 비평면 측면을 포함하는 가공된 반도체 구조 및, 상기 가공된 반도체 구조의 상기 비평면 주요면에 부착된 단결정 도너 구조의 일부를 포함할 수 있다.
본 발명의 일부 실시예들에서, 반도체 구조는 비평면 주요면과 비평면 측면을 갖는 본딩된 반도체 구조 및, 상기 본딩된 반도체 구조의 상기 비평면 측면과 상기 비평면 주요면의 밸리(valley) 영역들 위에 배치된 재결정된 결정형 물질의 복수의 영역들을 포함한다. 상기 본딩된 반도체 구조는 복수의 소자 구조들, 비평면 주요면 및 비평면 측면을 포함하는 가공된 반도체 구조를 포함할 수 있다. 또한, 상기 본딩된 구조는 상기 가공된 반도체 구조의 상기 비평면 주요면에 부착된 단일 결정 도너 구조의 일부를 포함할 수 있다. 본 발명의 추가적인 실시예들에 대한 다른 측면들, 세부내용들 및 구성요소들의 다른 조합들은 이하 상세한 설명으로부터 명백해질 것이다.
본 발명의 실시예들은 본 발명의 실시예들에 대한 이하 상세한 설명, 본 발명의 특정 실시예들에 대한 구체적인 예들 및 첨부된 도면들을 참조함으로써 보다 충분히 이해될 수 있다:
도 1a 내지 1g는 본딩된 반도체 구조들을 형성하기 위한 본 발명의 예시적인 실시예들을 도식적으로 나타낸다.
도 2a 내지 2f는 본딩된 반도체 구조들을 형성하기 위한 본 발명의 추가적인 예시적 실시예들을 도식적으로 나타낸다.
여기에 제시된 도면들은 임의의 특정 물질, 장치, 시스템 또는 방법의 실제적 모습을 의미하는 것이 아니고, 단지 본 발명의 실시예들을 설명하기 위해 인용된 이상적인 표현이다.
표제는 단지 명료함을 위해서 여기에 사용되었을 뿐 어떠한 한정의 의도도 없다. 다수의 참조 문헌이 여기에 언급된다. 상기 언급된 참조 문헌들 중 어떠한 것도, 여기에서 어떻게 나타내었는지 무관하게, 여기에서 청구된 주제의 본 발명과 관련된 선행기술로서 인정된 것은 아니다.
여기에서 사용된 것으로서, “반도체 구조”라는 용어는 반도체 소자의 형성에 사용되는 반도체 물질을 포함하는 임의의 구조를 의미하고 포함한다. 반도체 구조들은, 예를 들면 반도체 다이들 및 웨이퍼들과 같은 벌크(bulk) 반도체 물질의 몸체들뿐만 아니라, 반도체 물질과 금속들 및/또는 그에 대한 절연체들과 같은 하나 이상의 다른 물질들의 레이어 또는 영역을 포함하는 조립체들 또는 복합체 구조들을 포함한다. 또한, 반도체 구조들은 완전히 제조된 반도체 소자들뿐만 아니라, 반도체 소자들의 제조 동안 형성된 중간체 구조들도 포함한다.
여기에서 사용된 것으로서, “가공된 반도체 구조”라는 용어는 하나 이상의 적어도 부분적으로 형성된 소자 구조들을 포함하는 임의의 반도체 구조를 의미하고 이를 포함한다.
여기에서 사용된 것으로서, “소자 구조”라는 용어는 반도체 구조로부터 형성될 반도체 소자의 능동 또는 수동 구성요소의 적어도 일부를 포함하거나 정의하는 반도체 구조의 임의의 부분을 의미하고 이를 포함한다. 예를 들면, 소자 구조들은 집적 회로들의 능동 및 수동 구성요소들, 예컨대 트랜지스터들, 변환기들, 캐패시터들, 저항들, 전도성 라인들, 전도성 비아(via)들 및 전도성 접촉 패드들을 포함한다.
여기에서 사용된 것으로서, “본딩된 반도체 구조”라는 용어는 서로 부착된 2개 이상의 반도체 구조들을 의미하고 이를 포함한다.
본 발명의 실시예들은 반도체 구조들을 형성하기 위한 방법들 및 구조들을 포함하고, 보다 상세하게는, 본딩된 반도체 구조들을 포함하는 반도체 구조들 및 그러한 반도체 구조들을 형성하는 방법들을 포함한다. 상기 본딩된 반도체 구조들은 상기 가공된 반도체 구조에 의해 수반된(예를 들면, 가공된 반도체 구조에 본딩된) 복수의 소자 구조들 및 도너 구조의 이송된 부분을 구비하는 가공된 반도체 구조를 포함할 수 있다. 또한, 상기 본딩된 구조는 하나이상의 비평면 표면들을 포함할 수 있고, 본 발명의 실시예들은 하나이상의 상기 비평면 표면들의 평탄화 및 상기 평탄화된 표면들 내에서 상당수 소자 구조들의 추가적인 형성을 포함할 수 있다. 그러한 추가적인 소자 구조들은 가공된 반도체 구조의 소자 구조들과 전기적으로 서로 연결될 수 있다. 그러한 방법들 및 구조들은 다양한 목적들, 예컨대 3D 집적 공정들 및 3D 집적된 구조들과 같은 목적들을 위해서 활용될 수 있다.
본 발명의 예시적인 실시예들은 도 1a 내지 1g를 참조하여 아래에서 설명된다. 도 1a는 가공된 반도체 구조(100)를 나타낸다. 가공된 반도체 구조(100)는 다수의 소자 구조들(104) 및 하나 이상의 비평면 표면들, 예컨대 비평면 주요면(106)(예를 들면, 위쪽 표면) 및 비평면 측면(108)을 포함할 수 있다.
보다 상세하게는, 본 발명의 실시예들은 하나이상의 비평면 표면들을 구비하는 가공된 반도체 구조(100)를 형성함으로써 진행될 수 있다. 상기 하나 이상의 비평면 표면들은 비평면 주요면(106) 및 비평면 측면(108)을 포함할 수 있다. 가공된 반도체 구조(100)를 형성하는 단계는 반도체 구조(110)에서 다수의 소자 구조들(104)을 제조하는 단계를 포함할 수 있다. 상기 다수의 소자 구조들은, 예컨대 하나 이상의 스위칭 구조들(예를 들면, 트랜지스터들 등), 발광 구조들(예를 들면, 레이저 다이오드들 및 발광 다이오드들 등), 수광, 발광 또는 광 가이드 구조들(예를 들면, 웨이브가이드(waveguide)들, 스플리터(splitter)들, 믹서들, 포토다이오드들, 태양광 셀(cell)들 및 태양광 서브셀(subcell)들 등), 그리고 마이크로-전기기계(microelectromechanical) 시스템 구조들(예를 들면, 가속도계들 및 압력 센서들 등)을 포함할 수 있다.
상기 다수의 소자 구조들(104)을 제조하는 방법들은 비평면 주요면(106) 및 비평면 측면(108)을 구비하는 가공된 반도체 구조(100)를 야기할 수 있다. 상기 비평면 표면들(106 및 108)의 토폴로지(topology)는 복수개의 피크 영역들(112) 및 복수개의 밸리 영역들(114)를 포함할 수 있다. 상기 다수의 소자 구조들(104)을 제조하기 위한 방법들은, 예컨대 하나 이상의 리소그래피(lithography), 에칭(etching), 클리닝(cleaning), 이온 주입(ion implantation), 본딩(bonding), 퇴적(deposition), 핸들링 및 금속화(metallization) 과정을 포함할 수 있다.
상기 가공된 반도체 구조(100)는 다수의 레이어들 및 물질들을 포함할 수 있다. 가공된 반도체 구조(100)는, 예컨대 하나 이상의 실리콘(silicon), 게르마늄(germanium), 탄화 실리콘(silicon carbide), III-비소화물(III-arsenides), III-인화물(III-phosphides), III-질화물(III-nitrides), 및 III-안티몬화물(III-antimonides)과 같은 그런 반도체 물질들을 포함할 수 있다. 상기 가공된 반도체 구조(100)는 소자 구조들의 제조를 위해서 반도체 물질들과 함께 사용되는 비반도체 물질들도 포함할 수 있다. 반도체 물질들과 함께 사용되는 비반도체 물질들은, 예컨대 하나 이상의 코발트(cobalt), 루테늄(ruthenium), 니켈(nickel), 탄탈룸(tantalum), 질화 탄탈룸(tantalum nitride), 산화 인듐(indium oxide), 텅스텐(tungsten), 질화 텅스텐(tungsten nidride), 질화 티타늄(titanium nitride), 구리(copper) 및 알루미늄(aluminum)과 같은 그런 전도성 물질들(예를 들면, 금속 물질들)을 포함할 수 있다. 게다가, 반도체 물질들과 함께 사용되는 비반도체 물질들은, 예컨대 하나 이상의 폴리이미드(polyimides) 수지, BCB(benzocyclobutene) 수지, 붕소 질화물(boron nitrides), 탄화 붕소 질화물(boron carbide nitrides), 다공성 규산염(porous siliates), 실리콘 산화물(silicon oxides), 실리콘 질화물(silicon nitrides), 기타 산화물, 기타 질화물, 및 그것들의 혼합물과 같은 그런 절연 물질들(예를 들면, 유전물질들)을 포함할 수 있다.
도 1b를 참조하면, 도너 구조(116)의 일부는 상기 가공된 반도체 구조(100)의 상기 비평면 주요면(106)으로 이송될 수 있다. 상기 도너 구조(116)의 이송된 부분은 아래에서 더 자세하게 설명되는 바와 같이, 가공된 반도체 구조(100)의 소자 구조들(104)과 전기적으로 서로 연결될 수 있는 추가적인 소자 구조들을 제조하기 위해서 사용될 수 있다.
도 1b는 가공된 반도체 구조(100) 및 도너 구조(116)를 포함하는 본딩된 반도체 구조(118)을 나타낸다. 가공된 반도체 구조(100)를 설명한 바와 같이 도너 구조(116)는 물질들 및 구조들을 포함할 수 있다. 일부 실시예에서, 도너 구조(116)는, 예컨대 실리콘, 게르마늄, 탄화 실리콘, III-비소화물, III-인화물, III-질화물, 및 III-안티몬화물들 중에서 선택될 수 있는 단결정의 반도체 물질을 포함할 수 있다.
도너 구조(116)의 일부를 가공된 반도체 구조(100)의 비평면 주요면(106)으로 이송시키기 위해서, 도너 구조(116)의 표면(120)은 가공된 반도체 구조(100)의 비평면 주요면(106)에 부착될 수 있다.
도너 구조(116)는, 예컨대 가공된 반도체 구조(100)의 비평면 주요면(106)과 도너 구조(116)의 인접한 표면(120) 사이에서 불연속적인 본딩 인터페이스(122)를 따라 본딩시키는 공정을 사용하여 가공된 반도체 구조(100)에 부착될 수 있다. 반도체 구조들의 본딩에 대한 추가적인 정보는, 예컨대 Materials, Chemistry and Physics 37 101 1994에 실린 Tong et al.의 “Semiconductor wafer bonding: recent developments” 및 Proceedings of the IEEE 94 12 2060 2006에 실린 Christiansen et al.의 “Wafer Direct Bonding: From Advanced Substrate Engineering to Future Applications in Micro/Nanoelectronics”를 참조하라.
비평면 주요면(106) 의 토폴로지는 도너 구조(116)와 가공된 반도체 구조(100)의 비평면 주요면(106) 사이의 불연속적인 본딩 인터페이스(122)의 형성을 야기할 수 있다. 그러한 불연속 본딩 인터페이스(122)는 다수의 본딩 영역들(124) 및 다수의 본딩되지 않은 영역들(126)을 포함할 수 있다. 불연속 본딩 인터페이스(122)의 본딩 영역들(124)은 도너 구조(116)의 표면(120)에 본딩된 가공된 반도체 구조(100)의 비평면 주요면(106)의 피크 영역들(112)을 포함할 수 있고, 불연속 본딩 인터페이스(122)의 본딩되지 않은 영역들(126)은 가공된 반도체 구조(100)의 비평면 주요면(106)의 밸리 영역들(114)를 포함할 수 있다.
도너 구조(116)가 가공된 반도체 구조(100)의 비평면 주요면(106)에 부착되면, 도너 구조(106)는 부착된 도너 구조(116)의 두께를 이후 공정들을 위하여(예를 들면, 도너 구조(116) 내에서 소자 구조들을 제조하기 위하여) 적절한 값으로 줄이기 위해 박막화될 수 있다.
보다 자세하게는, 도너 구조(116)는 도너 구조의 일부(116a)가 가공된 반도체 구조(100)에 의해 수반되고(예를 들면, 가공된 반도체 구조(100)에 부착되고), 그리고 도너 구조의 잔여 부분(116b)이 가공된 반도체 구조(100)에 의해 수반되지 않도록 박막화될 수 있다. 도너 구조(116)는 비평면 주요면(106)과 반대쪽에서 도너 구조(116)로부터 물질을 제거함으로써 박막화될 수 있다. 도너 구조(116)의 박막화 단계는, 예컨대 하나 이상의, 에칭(etching), 폴리싱(polishing), 그라인딩(grinding), 광 절연막 제거(laser lift-off), 및 화학적-기계적 폴리싱(chemical-mechanical polishing)과 같은 다수의 방법들 중 임의의 방법을 이용하여 수행될 수 있다.
또 다른 비제한적인 예시로서, SMART CUT™ 공정들이라고 산업계에 알려진 공정들이 도너 구조(116)를 박막화 하는데 사용될 수 있다. 그런 공정들은, 예컨대 Bruel의 미국 특허번호 RE39,484(2007년 2월 6일 등록), Aspar et al.의 미국 특허번호 6,303,468(2001년 10월 16일 등록), Aspar et al.의 미국 특허번호 6,335,258(2002년 1월 1일 등록), Moriceau et al.의 미국 특허번호 6,756,286(2004년 6월 29일 등록), Aspar et al.의 미국 특허번호 6,809,044(2004년 10월 26일 등록), 및 Aspar et al.의 미국 특허번호 6,946,365(2005년 9월 20일)에 자세하게 설명되어 있다.
간단하게, 그러한 실시예들에 따라서, 도너 구조(116)는 도너 구조(116) 내에서 취약화 구역(zone of weakness)(130)을 형성하기 위하여 그 표면을 통해서 이온들(128)을 도너 구조(116)로 주입시킴으로써 박막화될 수 있다. 도너 구조(116) 내의 상기 취약화 구역(130)은 가공된 반도체 구조(100)에 도너 구조(116)를 본딩시키기 전에 형성될 수 있다.
상기 취약화 구역(130)이 형성되고 본딩된 반도체 구조(118)를 생성하기 위하여 가공된 반도체 구조(100)로 도너 구조(116)를 부착시키면, 반도체 구조(118)의 온도는 취약화 구역(130) 내의 주입된 이온들이 합쳐지고 도너 구조(116) 내에서 복수의 마이크로캐비티(microcavity)들 및/또는 함유물(inclusion)들을 형성하도록 충분한 양의 시간 동안 상승된 온도(예를 들면, 약 100℃ 이상)로 가열되고 유지될 수 있다. 그러면, 도너 구조(116)의 일부분(116b)이 도너 구조(116)의 다른 부분(116a) 및 가공된 반도체 구조(100)와 분리되도록, 추가적인 에너지가 일반적으로 상기 취약화 구역(130)을 따라서 도너 구조(116)의 균열(fracture)을 촉진시키기 위하여 도너 구조(116)로 공급될 수 있다.
도 1c는 가공된 반도체 구조(100), 및 불연속적인 본딩 인터페이스(122)를 경유하여 가공된 반도체 구조(100)에 의하여 수반된 도너 구조의 일부(116a)를 포함하는 본딩된 반도체 구조(132)를 나타낸다. 도너 구조(116)와 가공된 반도체 구조(100) 사이의 본딩되지 않은 영역들(126)의 존재로 인하여(도 1b 참조), 상호간의 본딩 강도는 상기 취약화 구역(130)을 따라서 깨끗하고 평탄한 균열을 야기시킬 만큼 충분하지 못할 수 있다. 그 결과, 도너 구조의 불연속적인 부분(116a)은 가공된 반도체 구조(100)로 이송하고 그로 인하여 수반된다. 다시 말해서, 균열 공정 동안, 균열 표면이 비평면이고 일부 영역들에서는 상기 취약화 구역을 따라 확장되지만 다른 영역들에서는 본딩되지 않은 영역들(126)을 따라 확장되도록, 도너 구조(116)와 가공된 반도체 구조(100) 사이의 본딩되지 않은 영역들(126)은 본딩되지 않은 영역들(126)의 부근에서 상기 취약화 구역(130)에 균열을 막을 수 있다. 도너 구조의 일부(116a)의 가공된 반도체 구조(100)로의 이러한 불완전한 이송은 도 1c에 도시된 바와 같이, 비평면 주요면(134)을 갖는 본딩된 반도체(132)를 야기할 수 있다.
보다 상세하게는, 비평면 주요면(134)의 토폴로지는 복수의 피크 영역들(136) 및 복수의 밸리 영역들(138)을 포함한다. 가공된 반도체 구조(100)로 의도적으로 이송되지 않은 도너 구조(116)의 부분들에 의해 미리 차지되었던 공간의 부피들과 일치하는 복수의 리세스들(140)은 복수의 밸리 영역들(138) 위로 배치될 수 있고 복수의 밸리 영역들(138)(즉, 비평면 주요면(134)의 낮은 위치의 영역들)로 확장될 수 있다. 반대로, 가공된 반도체(102)로 이송된 도너 구조의 일부분 혹은 부분들(116a)은 복수의 피크 영역들(136)을 포함하거나 정의할 수 있다. 피크에서 밸리까지의 최대 거리는 가장 낮은 위치의 밸리 영역(138)과 가장 높은 위치의 피크 영역(136) 사이의 최대 세로방향 거리로 정의될 수 있다. 예를 들면, 도 1c의 삽도는 비평면 주요면(134)의 가장 낮은 위치의 밸리 영역(138`)과 가장 높은 위치의 피크 영역(136`)을 나타낸다. 피크 영역(136`)과 밸리 영역(138`) 사이의 세로방향 거리는 피크에서 밸리까지 최대 거리인 PVmax 로 정의될 수 있다.
도 1d는 도 1c의 본딩된 반도체 구조(132) 위에 형성된 비정질 필름(144)을 포함하는 본딩된 반도체 구조(142)를 나타낸다. 비정질 필름(144)은 비평면 주요면(134) 및 비평면 측면(108) 위로 이들을 포함하는 본딩된 반도체 구조(132)를 덮는다. 비정질 필름(144)은 평균 두께 D1을 갖고 하나 이상의 비정질 물질의 레이어들을 포함할 수 있다. 그러한 비정질 물질들은, 예컨대 하나 이상의 실리콘, 게르마늄, 탄화 실리콘, III-비소화물, III-인화물, III-질화물, 및 III-안티몬화물을 포함할 수 있다.
비정질 필름(144)은 비평면 주요면(134) 및 비평면 측면(108)의 전부 혹은 일부의 위에서 다수의 방법들 중 임의의 방법을 이용하여 형성될 수 있다. 예를 들면, 비정질 필름(144)은, 예컨대 화학적 증기 증착(chemical vapor deposition, CVD)과 같은 퇴적 방법을 사용하여 형성될 수 있다. 다수의 CVD 방법들이 당해 기술 분야에 알려져 있고 비정질 필름(144)을 생산하는데 사용될 수 있다. 그러한 CVD 방법들은 대기압 압력 CVD(atmospheric pressure CVD, APCVD), 저압 CVD(low-pressure CVD, LPCVD) 및 초고진공 CVD(ultra-high vacuum VCD) 중 하나 이상을 포함할 수 있다. 본 발명의 일부 실시예에서, 비정질 필름(144)은 저온 CVD 방법들을 사용하여 형성될 수 있다. 그러한 방법들은, 예컨대 하나 이상의 LPCVD 및 플라즈마 조력(plasma-assisted) CVD 방법들, 예컨대 대기압보다 낮은 CVD(sub-atmospheric CVD, SACVD), 마이크로웨이브 플라즈마-조력 CVD(microwave plasma-assisted CVD, MPCVD), 플라즈마-증대 CVD(plasma-enhanced CVD, PECVD) 및 원격 플라즈마-증대 CVD(remote plasma-enhanced CVD, RPECVD)를 포함할 수 있다. 비정질 필름(144)을 퇴적하기 위한 LPCVD 및 플라즈마-조력 CVD 방법들은 본 발명의 일부 실시예들에서 저온 퇴적 공정을 제공하기 위해서 사용될 수 있다.
저온 퇴적 공정은 가공된 반도체 구조(100)에 존재하는 소자 구조들(104)의 열화(degradation)를 방지하기 위해서 사용될 수 있다. 따라서, 본 발명의 일부 실시예들에서, 비정질 필름(144)은 약 400℃ 미만의 온도에서 형성될 수 있다. 본 발명의 추가적인 실시예들에서 비정질 필름(144)은 약 500℃ 미만의 온도에서 형성될 수 있지만, 본 발명의 다른 실시예들에서 비정질 필름(144)은 약 600℃ 미만의 온도에서 형성될 수 있다.
도 1d에 도시된 바와 같이, 비정질 필름(144)은 본딩 반도체 구조(132)의 비평면 주요면(134) 및 비평면 측면(108) 위로 컨포멀하게(conformally) 퇴적될 수 있다. 비정질 필름(144)의 컨포멀 퇴적(conformal deposition)은 비평면 주요면(134)의 복수의 리세스들(140) 및 비평면 측면(108)의 밸리 영역들(114) 위로 배치된 복수의 리세스들을 메우는데(즉, 적어도 상당히 채우는데) 사용될 수 있다. 그러나, 컨포멀(conformal) 필름은 비정질 필름(144) 전체를 통해서 실질적으로 일정한 두께 D1을 가질 수 있기 때문에, 본딩된 반도체 구조(132)의 비평면 표면들에서 리세스들을 메우는 컨포멀 퇴적 공정의 사용은 비정질 필름(144)의 가공된 반도체 구조(100) 반대쪽에서 비평면 주요면(146)과 같은 그러한 비평면 표면들을 그 자체로 갖는 비정질 필름(144)을 야기할 수 있다. 다시 말해서, 비정질 필름(144)의 물질이 밑에 있는 도 1c의 본딩된 반도체 구조(132)의 비평면 표면들의 토폴로지를 실질적으로 유지하는 그런 식으로 비정질 필름(144)은 퇴적될 수 있다.
본 발명의 일부 실시예들에서, 비정질 필름(144)은 도 1c의 본딩된 반도체 구조(132)의 비평면 표면들의 최대 피크-밸리 거리 PVmax 보다 큰 평균 두께 D1을 가질 수 있다. 상기 두께 D1 은 복수의 리세스들(140) 및 밸리 영역들(114) 위로 위치하는 복수의 리세스들이 비정질 필름(144)에 의해서 적어도 상당히 메워지도록, PVmax 보다 더 큰 값으로 선택될 수 있다.
도 1e는, 도 1c의 본딩된 반도체 구조(132)를 포함하고, 도 1d의 본딩된 반도체 구조(142)의 비정질 필름(144)의 하나 이상의 표면들을 평탄화함으로써 형성될 수 있는 본딩된 반도체 구조(148)를 나타낸다. 따라서, 도 1e의 본딩된 반도체 구조(148)는, 예컨대 평탄화된 주요면(134`)를 포함하는 하나 이상의 평탄화된 표면들을 포함한다. 보다 상세하게는, 비정질 필름(144)은 비정질 필름(144)의 비평면이 상당히 제거되어 하나 이상의 평탄화된 표면들(예를 들면, 평탄화된 본딩 표면(134`))을 야기하는 그런 방식으로 가공될 수 있다. 평탄화된 본딩 표면(134`)은 도너 구조의 일부(116a) 및 비정질 필름의 잔여 부분들(144`)을 포함한다.
다수의 방법들이 하나 이상의 평탄화된 표면들을 형성하기 위해 비정질 필름(144)을 평탄화시키는데 사용될 수 있다. 예를 들면, 상기 평탄화 공정은 하나 이상의 에칭 공정, 그라인딩 공정 및 폴리싱 공정을 사용하여 수행될 수 있다. 본 발명의 일부 실시예들에서, 평탄화 공정은 화학적-기계적 폴리싱(CMP) 공정을 사용하여 수행될 수 있다. CMP 공정 조건, 특히 슬러리(slurry) 연마재(abrasives) 및 화학성질(chemistry)은 하나 이상의 평탄화된 주요면(134`) 및 평탄화된 측면(108`)을 제공하기 위해 비정질 필름(144)의 비평면이 감소하도록 선택될 수 있다. 본 발명의 일부 실시예들에서, 도 1e에 도시된 바와 같이, 비정질 필름(144)의 일부는 비정질 필름의 잔여 부분(144`)이 복수의 리세스들(140) 및 밸리 영역들(114) 위로 배치된 복수의 리세스들에 배치되도록 선택적으로 제거될 수 있다(예를 들면, CMP 방법들에 의하여).
도 1f는 본딩된 반도체 구조(132), 도너 구조의 일부(116a) 및 재결정 물질의 영역들(144``)을 포함하는 본딩된 반도체 구조(150)를 나타낸다. 재결정 물질의 영역들(144``)은 복수의 리세스들(140) 및 도 1e의 본딩된 반도체 구조(148)에서 밸리 영역들(114) 위로 배치된 복수의 리세스들에 배치된 비정질 필름의 잔여 부분들(144`)을 열로서 취급하거나 재결정화시켜 형성될 수 있다.
본 발명의 일부 실시예들에서, 비정질 필름의 잔여 부분들(144`)은 가열 공정에 의해서 열로서 처리될 수 있는데, 상기 가열 공정은 비정질 필름의 잔여 부분들(144`)의 온도를 적어도 비정질 물질에서 재결정화를 촉진시키기에 충분한 온도까지 상승시킨다. 비정질 필름의 잔여 부분들(144`)을 적어도 비정질 물질에서 재결정을 촉진시키기에 충분한 온도로 가열하는 것은 다수의 재결정된 물질의 영역들(144``)을 형성할 수 있다. 재결정된 물질의 영역들(144``)은, 예컨대 하나 이상의 나노-결정(nanocrystalline) 물질의 볼륨, 다결정(polycrystalline) 물질의 볼륨 및 단결정(single crystal)들을 포함할 수 있다.
다수의 방법들이 재결정된 물질의 영역들(144``)의 형성에 사용될 수 있다. 제한하는 것이 아닌 예시로서, 비정질 필름의 잔여 부분들(144`)은 비정질 실리콘을 포함할 수 있고, 열 처리는 하나 이상의 레이저 어닐링(annealing), 적외선 램프 가열, 급속 열 어닐링 및 전기적 전류 유도 줄(joule) 가열을 포함할 수 있다. 일부 실시예들에서 도너 구조의 부분(116a)은 적어도, 비정질 필름의 원자들(144`)이 도너 구조(116a)의 단 결정으로 포함되거나 단 결정의 일부가 되도록, 재결정화 동안 비정질 필름의 잔여 부분들(144`)에 대한 시드(seed) 물질로서 역할을 할 수 있는 물질의 단결정으로 실질적으로 구성될 수 있다. 이러한 실시예들에서, 재결정된 물질(144``)과 도너 구조(116a)의 영역들 사이에 확인할 수 있는 어떠한 경계도 없을 수 있다.
가공된 반도체 구조(100) 내에 존재하는 소자 구조들(104)은 소자가 열화되기 시작하는 임계 온도를 초과한 온도로 재결정화 공정의 열 처리가 수행되는 경우, 손상될 수 있다. 따라서, 본 발명의 일부 실시예들에서 비정질 필름의 잔여 부분들(144`)을 적어도 물질들 내에서 재결정화를 촉진시키기 충분한 온도로 가열시키는 것은 약 400℃ 미만의 온도로 수행된다. 추가적인 실시예들에서, 재결정화를 위한 비정질 필름의 잔여 부분들(144`)에 대한 가열은 약 500℃ 미만의 온도에서 수행되는 반면, 본 발명의 다른 실시예들에서 재결정화를 위한 비정질 필름의 잔여 부분들(144`)에 대한 가열은 약 600℃ 미만의 온도에서 수행된다.
비정질 물질의 재결정화를 촉진시키기 충분한 온도에서 비정질 필름의 잔여 부분들(144`)을 가열하고 나면, 본딩된 반도체 구조의 온도는 하강한다. 결과적으로 본딩된 반도체 구조(150)는 하나 이상의 단 결정, 나노-결정 및 다결정 물질을 포함할 수 있고 실질적으로 평탄한 주요면(134``)를 포함할 수 있다. 일부 실시예들에서, 이러한 반도체 구조는 도너 구조의 일부분(116a) 내에서(재 결정화된 물질의 영역들(144``)내에서도 포함하여) 추가적인 소자 구조들을 제조하기에 적합할 수 있다.
도 1g는 도 1f의 본딩된 반도체 구조(150)의 도너 구조의 일부분(116a) 내에서(재결정화된 물질의 영역들(144``) 내에서도 포함하여) 추가적인 소자 구조들(144)을 제조함으로써 형성될 수 있는 본딩된 반도체 구조(152)를 나타낸다. 소자 구조들(154)은 도너 구조의 일부분(116a) 내에서(재결정된 물질의 영역들(144``) 내에서도 포함하여) 형성된 소자 구조들(154)은, 도 1g에 도시된 바와 같이, 전기적으로 전도성의 상호연결 수단들(interconnects)(156)을 이용하여 가공된 반도체 구조(100) 내의 소자 구조들(104)과 전기적으로 상호 연결될 수 있다. 상기 상호연결 수단들(156)은, 예컨대 전도성 비아(via)들을 포함할 수 있다.
추가적인 소자 구조(154)는 앞서 소자 구조들(104)을 형성하는데 설명한 방법들과 유사한 방법들을 이용하여 형성될 수 있다. 가공된 반도체 구조(100)에 대하여 앞서 언급한 바와 같이, 도 1g의 본딩된 반도체 구조(152)를 형성하기 위한 추가적인 소자 구조들(154)의 제조는 본딩된 반도체 구조(152)에서 하나 이상의 비평면 표면들, 예컨대 비평면 주요면(158) 및 비 평면 측면(160)의 형성을 야기할 수 있다.
추가적인 소자 구조들(154)의 제조은 상호연결 수단들(156)의 형성을 포함할 수 있다. 상기 상호연결 수단들은 가공된 반도체 구조(100) 내의 소자 구조들(104)와 추가적인 소자 구조들(154) 사이를 서로 연결하기 위한 경로를 제공할 수 있다.
본 발명의 추가적인 실시예들은 이하에서 도 2a 내지 2e를 참조하여 설명된다. 도 2a 내지 2e에 도시된 실시예들은 도 1a 내지 1e를 참조하여 전술한 것들과 유사하다. 그러나, 도 2a 내지 2e의 실시예들에서, 추가적인 도너 구조가 도 1a 내지 1g의 방법들을 사용하여 형성된 본딩된 (도 1g의) 반도체 구조(152)에 부착된다. 추가적인 도너 구조로부터 반도체 구조(152)로 이송된 상기 물질은 그 안에서 추가적인 소자 구조들의 제조를 위하여 추가의 공정들을 거칠 수 있다. 상기 추가적인 소자 구조들은 본딩된 반도체 구조(152)의 소자 구조들과 서로 연결될 수 있고, 이로써 또 다른 3D 집적 구조를 생산할 수 있다.
도 2a 내지 2e를 참조하여 설명된 본 발명의 실시예들은 도 1g의 본딩된 반도체 구조(152)에서 시작될 수 있다. 본딩된 반도체 구조(152)는, 예컨대 비평면 주요면(158) 및 비평면 측면(160)을 포함하는 하나 이상의 비평면 표면들을 포함한다. 도 2a는 (도 1g의) 본딩된 반도체 구조(152)에 또 다른 도너 구조(216)를 부착함으로써 형성될 수 있는 본딩된 반도체 구조(218)를 나타낸다. 본딩된 반도체 구조(152) 및 추가적인 도너 구조(216)는 불연속 본딩 인터페이스(222)를 따라서 서로 부착될 수 있다. 본딩된 반도체 구조(152)의 비평면 주요면(158)은 도너 구조(216)의 표면(220)에 부착될 수 있다.
상기 도너 구조(216)는 도너 구조(116)와 관련해서 전술한 것과 같은 방식으로 박막화될 수 있다. 예를 들면, 이온들(228)이 도너 구조(216)로 그 안에 취약화 구역(230)를 형성하기 위하여 주입될 수 있다. 그러면, 도너 구조(116)는 원하는 두께까지 도너 구조(216)를 박막화 하기 위하여 취약화 구역(230)를 따라서 균열될 수 있다.
도 2b는, 도너 구조의 일부분(216a)이 본딩된 반도체 구조(218)에 의해 수반되도록 도너 구조(216)의 박막화 단계 이후, 도 2a의 본딩된 반도체 구조(218)를 포함하는 본딩된 반도체 구조(232)를 나타낸다. 도너 구조의 일부분(216a) 및 복수의 이송되지 않은 영역들(240)은 본딩된 반도체 구조(232) 상에 비평면 주요면(234)의 형성을 야기할 수 있다.
도 2c는 도 2b의 본딩된 반도체 구조(232) 위로 비정질 필름(244)를 형성함으로써 형성될 수 있는 또 다른 본딩된 반도체 구조(242)를 나타낸다. 비정질 필름(244)은 전술한 방법들을 통해서 형성될 수 있다. 비정질 필름(244)은 비평면 주요면(246)을 포함할 수 있다.
비정질 필름(244)이 형성되면, 비정질 필름(244)은, 예컨대 도 2d에 도시된 바와 같이 본딩된 반도체 구조(248)의 평탄화된 주요면(234`)과 같은 그러한 하나 이상의 평탄화된 표면들을 형성하기 위하여 평탄화될 수 있다. 하나 이상의 평탄화된 표면들의 형성은, 예컨대 전술한 방법들과 같은 방법들을 사용하는 것을 포함할 수 있다. 예를 들면, 화학적-기계적 폴리싱 공정은 비정질 필름(244)을 평탄화하는데 사용될 수 있다.
비정질 필름의 잔여 부분들(244`)은 (도 2d에 도시된 바와 같이) 열 처리될 수 있다. 예를 들면, 비정질 필름의 잔여 부분들(244`)은, 비정질 필름의 잔여 부분들(244`)이 비정질 필름의 재결정화를 촉진시키기에 충분한 온도까지 가열됨으로써 도 2e에 도시된 바와 같이 재결정된 물질의 다수의 영역들(244``)을 형성하게 되는 가열 공정을 포함하는 열 처리의 대상이 될 수 있다. 따라서 도 2e에 도시된 본딩된 반도체 구조(250)는 도너 구조의 일부분(216a) 및 재결정화된 물질의 다수의 영역들(144``)을 구비하는 평탄화된 주요면(234`)를 포함할 수 있다.
도 2f는 도너 구조의 일부분(216a) 및 재결정된 물질의 영역들(144``)에서 추가적인 소자 구조들(204)을 제조함으로써 형성될 수 있는 본딩된 반도체(252)를 나타낸다. 추가적인 소자 구조들(204)은 다른 소자 구조들(104)을 차례로 덮을 수 있는 소자 구조들(154)을 덮을 수 있다. 복수의 상호연결 수단들(256 및 156)은 소자 구조들(204, 154 및 104) 사이에 형성됨으로써, 본딩된 반도체 구조(252) 내에서 복수의 상호 연결된 소자 구조들을 형성할 수 있다.
다른 도너 구조(들)가, 추가적인 소자 구조들을 포함하는 본딩된 반도체 구조들을 제조하기 위하여 본 발명의 실시예들에 따라 부착되고 가공될 수 있음은 반드시 인정되어야 하는데, 각각의 개별적인 가공된 반도체 구조의 소자 구조들은 본딩된 반도체 구조들의 다른 가공된 반도체 구조들의 소자 구조들과 상호 연결될 수 있다.
본 발명의 비제한적인 예시적 실시예가 이하에서 설명된다. 이어지는 예에서, 파라미터들(예를 들면, 물질들, 구조들 등)은 단지 실례를 들기 위한 목적들이고, 본 발명의 실시예를 제한하지 않는다는 점은 반드시 이해되어야 한다.
도 1a를 참조하여, 가공된 반도체 구조(100)는 복수의 트랜지스터 소자 구조들(104)을 포함한 상보성-금속-산화막-반도체 (complementary-metal-oxide-semiconductor, CMOS) 구조를 포함한다. CMOS 가공된 반도체 구조(100)는 단결정 실리콘뿐만 아니라 산화 실리콘, 실리콘 질화물 및 금속 물질들과 같은 비반도체 물질들을 포함하는 반도체 구조(110)로부터 제조될 수 있다. CMOS 가공된 반도체 구조(100)를 제조하는데 사용되는 공정들은, 예컨대 에칭 공정들, 퇴적 공정들, 리소그라피 공정들 및 핸들링 공정들을 포함한다. 그러한 공정들은 비평면 주요면(106) 및 비평면 측면(108)을 야기한다.
단결정 실리콘 서브스트레이트(substrate)를 포함하는 (도 1b에 도시된 바와 같은) 도너 구조(116)가 제공된다. 실리콘 도너 구조(116)는, 예컨대 하나 이상의 수소, 헬륨, 및 질소 이온들과 같은 이온들이 실리콘 도너 구조(116) 내에서 취약화 구역(130)을 형성하기 위하여 주입된다. 취약화 구역(130)를 포함하는 실리콘 도너 구조(116)는 본딩 공정을 통해서 CMOS 가공된 반도체 구조(100)로 부착된다.
본딩 공정은 하나 또는 양쪽 본딩 표면들에 하나 이상의 본딩-보조 레이어들(미도시)의 퇴적을 포함할 수 있다. 예를 들면, 본딩-보조 레이어들은 실리콘 도너(116)의 표면(120) 및 CMOS 가공된 반도체 구조(100)의 비평면 주요면(106) 가운데 적어도 하나에 제공될 수 있다. 본딩 공정은 CMOS 가공된 반도체 구조(100)의 비평면 주요면(106)을 실리콘 도너 구조(116)의 표면(120)과 밀접한 접촉면에 위치시키는 단계를 포함한다. 추가로 가압 및 가열 공정들이 본딩 구조들 사이의 본딩 강도를 개선시키기 위해서 적용된다.
CMOS 가공된 반도체 구조(100)를 실리콘 도너 구조(116)에 부착하면, 추가로 열 에너지가 취약화 구역(130)을 따라서 실리콘 도너 구조의 균열 및 분리를 촉진시키기 위해서 공급된다. CMOS 가공된 반도체 구조(100)의 비평면 주요면(106)으로 인하여, 실리콘 도너 구조의 불연속 부분(116a)은 (도 1c에 도시된 바와 같이) CMOS 가공된 반도체 구조(100)으로 이송되고 CMOS 가공된 반도체 구조에 의해 수반되어, 본딩된 반도체 구조(132)의 형성을 야기한다. 실리콘 도너 구조의 일부(116a)와 리세스들(140)을 포함하는 비평면 주요면(134)이 형성된다.
비정질 실리콘 필름(144)은 400℃ 미만의 온도에서 저압 화학적 증기 증착(low-pressure chemical vapor deposition, LPCVD) 공정 및 전구체(precursor)로서 시레인(silane) 가스(SiH4)를 이용하여 본딩된 반도체 구조(132) 위로 퇴적된다. 비정질 실리콘 필름(144)은 리세스들(140) 및 밸리 영역들(144) 위의 리세스들이 (도 1d에 도시된 바와 같이) 비정질 실리콘 필름(144)으로 메워지도록 평균 두께 D1으로 퇴적된다. 그 다음, 화학적 기계적 폴리싱 공정은 비정질 실리콘 필름(144)의 표면(146)을 평탄화하고, 도 1e에 도시된 바와 같이 비정질 실리콘 필름(144)의 비평면을 선택적으로 제거하고 평탄화된 주요면(134`)를 생산하는데 이용된다.
(도 1e의) 본딩된 반도체 구조(148)는 500℃ 미만의 온도에서 본딩된 반도체 구조(148)를 어닐(anneal)하기 위하여 가열 공정의 대상이 된다. 상기 어닐링(annealing) 공정은 비정질 실리콘 필름의 잔여 부분들(144``)의 재결정화 및 재결정된 실리콘의 복수의 영역들(144``)의 형성을 촉진시키는데 사용된다. 다음 공정들은 추가적인 트랜지스터들을 포함하는 추가적 소자 구조들(144)을 제조하기 위해서 CMOS 가공된 반도체 구조(100)를 형성하는데 사용되는 제조 공정들을 반복한다. 상기 제조 공정은, 소자 구조들(154)이 소자 구조들(104)과 상호 연결됨으로써 3D 집적 구조를 형성하도록, 다수의 상호연결 수단들(156)의 형성을 포함할 수 있다.
실시예1: 도너 구조의 일부분을 가공된 반도체 구조로 이송시키고 하나 이상의 비평면 표면들을 포함하는 본딩된 반도체 구조를 형성하는 단계;
상기 본딩된 반도체 구조의 적어도 상기 하나 이상의 비평면 표면들 위로 비정질 필름을 형성하는 단계; 및
하나 이상의 상기 비평면 표면들에서 적어도 하나의 리세스 밖에 있는 상기 비정질 필름의 일부를 제거하는 단계 및 하나 이상의 상기 비평면 표면들에서 적어도 하나의 상기 리세스 안에 있는 상기 비정질 필름의 일부를 남겨두는 단계를 포함하는 하나 이상의 평탄화된 표면들을 형성하도록 상기 비정질 필름을 평탄화하는 단계;를 구비하는 반도체 구조를 형성하는 방법.
실시예 2: 상기 실시예1의 방법에 있어서, 상기 도너 구조의 상기 부분을 상기 가공된 반도체 구조로 이송시키는 단계는 상기 도너 서브스트레이트의 상기 부분을 상기 가공된 반도체 구조의 비평면 표면으로 그것들 사이의 불연속 본딩 인터페이스를 따라 본딩시키는 단계; 및 상기 가공된 반도체 구조의 비평면 표면과 반대쪽에서 상기 도너 구조로부터 물질을 제거함으로써 상기 도너 구조를 박막화 하는 단계를 포함한다.
실시예3: 상기 실시예2의 방법에 있어서, 상기 도너 구조를 박막화 하는 단계는 상기 도너 구조 내에서 취약화 구역(zone of weakness)를 형성하기 위하여 상기 도너 구조로 이온들을 주입시키는 단계; 및 상기 취약화 구역에서 상기 도너 구조를 균열시키고 상기 가공된 반도체 구조의 비평면 표면에 본딩된 상기 도너 구조의 상기 부분으로부터 상기 도너 구조의 또 다른 부분을 분리시키는 단계;를 더 포함한다.
실시예 4: 상기 실시예1 내지 3 중 어느 하나의 방법에 있어서, 상기 도너 구조의 상기 부분을 상기 가공된 반도체 구조로 이송시키는 단계는 상기 도너 구조의 불연속 부분들을 상기 가공된 반도체 구조로 이송시키는 단계를 포함한다.
실시예 5: 상기 실시예 1 내지 4 중 어느 하나의 방법에 있어서, 상기 본딩된 반도체 구조의 적어도 하나 이상의 비평면 표면들 위로 상기 비정질 필름을 형성하는 단계는 400℃ 미만의 온도에서 화학적 증기 증착 공정을 사용하여 상기 비정질 필름을 퇴적시키는 단계를 포함한다.
실시예 6: 상기 실시예 1 내지 5 중 어느 하나의 방법에 있어서, 상기 비정질 필름을 평탄화시키는 단계는 상기 비정질 필름을 화학적으로 및 기계적으로 폴리싱하는 단계를 포함한다.
실시예 7: 상기 실시예 1 내지 6 중 어느 하나의 방법은 하나 이상의 비평면 표면들에서 적어도 하나의 상기 리세스 안에 있는 상기 비정질 필름의 상기 부분을, 적어도 하나 이상의 비평면 표면들에서 적어도 하나의 리세스들 안에 있는 상기 비정질 필름의 상기 부분에서 재결정화를 촉진시키기 충분한 온도까지 가열하는 단계; 및 상기 가공된 반도체 구조로 이송된 상기 도너 구조의 상기 부분 상에서 또는 안에서 하나 이상의 소자 구조들을 형성하는 단계;를 더 포함한다.
실시예 8: 상기 실시예 7의 방법에 있어서, 상기 가공된 반도체 구조로 이송된 상기 도너 구조의 상기 부분 상에서 또는 안에서 하나 이상의 상기 소자 구조들 중 적어도 하나의 소자 구조를 상기 가공된 반도체 구조의 적어도 하나의 소자 구조와 전기적으로 서로 연결시키는 단계를 더 포함한다.
실시예 9: 하나 이상의 비평면 표면들을 포함하는 다른 본딩된 반도체 구조를 형성하기 위하여 다른 도너 구조의 일부분을 상기 본딩된 반도체 구조로 이송시키는 단계; 상기 다른 본딩된 반도체 구조의 적어도 하나 이상의 비평면 표면들 위로 다른 비정질 필름을 형성하는 단계; 및 상기 다른 본딩된 반도체 구조의 하나 이상의 평탄화된 표면들을 형성하는 상기 다른 비정질 필름을 평탄화하는 단계;를 더 포함하는 상기 실시예1 내지 8 중 어느 하나의 방법에 있어서, 상기 다른 비정질 필름을 평탄화하는 단계는 상기 다른 본딩된 반도체 구조의 하나 이상의 상기 비평면 표면들에서 적어도 하나의 리세스 밖에 있는 상기 다른 비정질 필름의 일부분을 제거하는 단계; 및 상기 다른 본딩된 반도체의 하나 이상의 상기 비평면 표면들에서 적어도 상기 하나의 리세스 안에 있는 상기 다른 비정질 필름의 일부분을 남겨두는 단계;를 포함한다.
실시예10: 비평면 주요면 및 비평면 측면을 포함하도록 상기 가공된 반도체 구조를 형성하는 단계; 적어도 반도체 물질의 단결정으로 실질적으로 구성되도록 상기 도너 구조를 선택하는 단계; 및 상기 도너 구조의 부분을 상기 가공된 반도체 구조로 이송시키기고 상기 본딩된 반도체 구조를 형성하기 전에 상기 가공된 반도체 구조 위에서 또는 안에서 복수의 소자 구조들을 형성하는 단계;를 더 포함하는 상기 실시예들 1 내지 9 중 어느 하나의 방법에 있어서, 상기 도너 구조의 상기 부분을 이송시키는 단계는, 비평면 주요면 및 비평면 측면을 갖는 상기 본딩된 반도체 구조를 형성하기 위하여 상기 가공된 반도체 구조의 상기 비평면 주요면으로 도너 구조의 상기 부분을 이송시키는 단계를 더 포함하고, 상기 비정질 필름을 형성하는 단계는 상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면 위로 상기 비정질 필름을 형성하는 단계를 포함한다.
실시예 11: 비평면 주요면 및 비평면 측면을 구비하는 가공된 반도체 구조를 생산하기 위하여 반도체 구조 상에서 또는 안에서 복수의 소자 구조들을 형성하는 단계;
비평면 주요면 및 비평면 측면을 갖는 본딩된 반도체 구조를 형성하기 위하여 상기 가공된 반도체 구조의 상기 비평면 주요면으로 적어도 단결정 반도체 물질로 실질적으로 구성된 도너 구조의 일부분을 이송시키는 단계;
상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면 위로 비정질 필름을 형성하는 단계; 및
상기 비정질 필름의 부분들을 선택적으로 제거함으로써 적어도 상기 본딩된 반도체 구조의 상기 비평면 주요면을 평탄화하는 단계를 포함하는 반도체 구조를 형성하는 방법.
실시예12: 상기 실시예11의 방법에 있어서, 적어도 상기 단결정 반도체 물질로 실질적으로 구성되도록 상기 도너 구조를 선택하는 단계를 더 포함한다.
실시예13: 상기 실시예11 또는 12의 방법에 있어서, 적어도 단결정 실리콘으로 실질적으로 구성되도록 상기 도너 구조를 선택하는 단계를 더 포함한다.
실시예 14: 실시예11 내지 13 중 어느 하나의 방법에 있어서, 적어도 비정질 실리콘으로 실질적으로 구성되도록 상기 비정질 필름을 선택하는 단계를 더 포함한다.
실시예15: 상기 실시예11 내지 14 중 어느 하나의 방법에 있어서, 상기 비정질 필름의 하나 이상의 잔여 부분들을 적어도 상기 비정질 필름의 상기 하나 이상의 잔여 부분들의 재결정화를 촉진시키기 충분한 온도로 가열하는 단계; 및 상기 도너 구조의 상기 이송된 부분 상에서 또는 안에서 복수의 소자 구조들을 형성하는 단계를 더 포함한다.
실시예16: 상기 실시예15의 방법에 있어서, 상기 도너 구조의 상기 이송된 부분 상에서 또는 안에서 적어도 하나의 소자 구조와 상기 가공된 반도체 구조의 적어도 하나의 소자구조를 전기적으로 서로 연결시키는 단계를 더 포함한다.
실시예17: 비평면 주요면 및 비평면 측면을 구비하는 본딩된 반도체 구조; 및 비정질 필름;을 포함하는 반도체 구조에 있어서,
상기 본딩된 반도체 구조는 비평면 주요면 및 비평면 측면을 구비하는 가공된 반도체 구조 및 상기 가공된 반도체 구조의 상기 비평면 주요면으로 부착된 단결정 도너 구조의 일부분을 포함하고,
상기 비정질 필름은 상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면 위로 배치된 것을 특징으로 하는 반도체 구조.
실시예18: 상기 실시예17의 반도체 구조에 있어서, 상기 가공된 반도체 구조의 상기 비평면 주요면은 복수의 피크 영역들 및 복수의 밸리 영역들을 포함하고,
상기 단결정 도너 구조의 상기 부분은 상기 가공된 반도체 구조의 상기 비평면 주요면의 복수의 상기 피크 영역들에 부착된다.
실시예19: 상기 실시예18의 반도체 구조에 있어서, 상기 비정질 필름은 상기 가공된 반도체 구조의 상기 비평면 주요면의 복수의 상기 밸리 영역들 위로 배치된다.
실시예20: 상기 실시예15 내지 19 중 어느 하나의 반도체 구조에 있어서, 상기 단결정 도너 구조는 본질적으로 실리콘으로 구성된다.
실시예21: 상기 실시예17 내지 20 중 어느 하나의 반도체 구조에 있어서, 상기 비정질 필름은 본질적으로 비정질 실리콘으로 구성된다.
실시예22: 비평면 주요면 및 비평면 측면을 구비하는 본딩된 반도체 구조 및 재결정된 결정형 물질의 복수의 영역들을 포함하는 반도체 구조에 있어서, 상기 본딩된 반도체 구조는 복수의 소자 구조들, 비평면 주요면 및 비평면 측면을 구비하는 가공된 반도체 구조; 및 상기 가공된 반도체 구조의 상기 비평면 주요면에 부착된 단결정 도너 구조의 일부분;을 포함하고, 상기 복수의 재결정된 결정형 물질의 영역들은 상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면 위로 배치된다.
실시예23: 실시예 22의 반도체 구조에 있어서, 상기 재결정된 결정형 물질의 복수의 영역들은 적어도 상기 가공된 반도체 구조의 상기 비평면 주요면에서 리세스들을 실질적으로 채운다.
실시예24: 실시예22 또는 23의 반도체 구조에 있어서, 상기 재결정된 결정형 물질의 복수의 영역들 중 적어도 일부 영역들 내에서 복수의 소자 구조들이 적어도 부분적으로 배치된다.
실시예25: 실시예24의 반도체 구조에 있어서, 상기 재결정된 결정형 물질의 복수의 영역들 중 적어도 일부 영역들 내에서 적어도 부분적으로 배치된 상기 소자 구조들 중 적어도 하나는 상기 가공된 반도체 구조의 복수의 상기 소자 구조들 중 적어도 하나와 전기적으로 상호 연결된다.
전술한 본 발명의 실시예들은 단지 본 발명의 실시예들의 예시일 뿐이기 때문에, 이러한 실시예들은 첨부된 청구항들과 청구항들의 법적 균등물들의 범위에 의해 정의되는 발명의 범위를 제한하지 않는다. 임의의 균등한 실시예들은 본 발명의 범위 안에 있는 것으로 의도된다. 실제로, 여기서 도시되고 설명된 것뿐만 아니라, 설명된 구성요소들의 다른 유용한 조합들과 같이, 본 발명의 다양한 실시예들이 상기 설명들로부터 당해 기술분야의 당업자들에게 분명할 것이다. 또한, 그러한 변경들은 첨부된 청구항들의 범위 안에 속하는 것으로 의도된다. 표제들과 범례들은 단지 명료함과 편의를 위하여 여기서 사용되었다.
100: 반도체 구조 104: 소자 구조 106: 비평면 주요면
108: 비평면 측면 110: 반도체 구조 112: 피크 영역
114: 밸리 영역 116: 도너 구조 118: 본딩된 반도체 구조
120: 표면 122: 불연속적인 본딩 인터페이스
124: 본딩 영역 126: 본딩되지 않은 영역 128: 이온
130: 취약화 구역 132: 본딩된 반도체 구조
134: 비평면 주요면 136: 피크 영역 138: 밸리 영역
140: 리세스 142: 본딩된 반도체 구조
144: 비정질 필름 146: 표면
150: 본딩된 반도체 구조 152: 본딩된 반도체 구조 154: 소자 구조
156: 상호연결 수단 158: 비평면 주요면 160: 비평면 측면
204: 소자 구조 216: 도너 구조 218: 반도체 구조
220: 표면 222: 본딩 인터페이스 228: 이온
230: 취약화 구역 232: 반도체 구조 234: 비평면 주요면
240: 이송되지 않은 영역들 242: 본딩된 반도체 구조
244: 비정질 필름 246: 비평면 주요면 248: 본딩된 반도체 구조
252: 본딩된 반도체 구조 256: 상호 연결 수단

Claims (17)

  1. 도너(donor) 구조의 일부분을 가공된 반도체 구조로 이송시킴에 의해 적어도 하나의 리세스(recess) 및 하나 이상의 비평면(non-planar) 표면들을 포함하는 본딩(bonding)된 반도체 구조를 형성하는 단계;
    상기 본딩된 반도체 구조의 적어도 상기 하나 이상의 비평면 표면들 위로 및 상기 적어도 하나의 리세스 내로 비정질(amorphous) 필름을 형성하는 단계; 및
    상기 하나 이상의 비평면 표면들에서 상기 적어도 하나의 리세스 밖에 있는 상기 비정질 필름의 일부를 제거하는 단계 및 상기 하나 이상의 비평면 표면들에서 상기 적어도 하나의 리세스 안에 있는 상기 비정질 필름의 일부를 남겨두는 단계를 포함하는, 하나 이상의 평탄화된 표면들을 형성하도록 상기 비정질 필름을 평탄화하는 단계;를 포함하는 반도체 구조를 형성하는 방법.
  2. 제1항에 있어서, 상기 도너 구조의 일부분을 상기 가공된 반도체 구조로 이송시키는 단계는
    상기 도너 구조 내에서 취약화 구역(zone of weakness)를 형성하기 위하여 상기 도너 구조로 이온들을 주입시키는 단계; 및
    상기 취약화 구역에서 상기 도너 구조를 균열시키고 상기 가공된 반도체 구조의 상기 비평면 표면에 본딩된 상기 도너 구조의 상기 일부분으로부터 상기 도너 구조의 다른 부분을 분리시키는 단계;를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 도너 구조의 일부분을 상기 가공된 반도체 구조로 이송시키는 단계는
    상기 도너 구조의 불연속적인 부분들을 상기 가공된 반도체 구조로 이송시키는 단계를 포함하고,
    상기 가공된 반도체 구조의 상기 하나 이상의 비평면 표면들은 복수의 피크 영역들 및 복수의 밸리(valley) 영역들을 포함하고,
    상기 도너 구조의 상기 일부분은 상기 가공된 반도체 구조의 상기 하나 이상의 비평면 표면들의 상기 복수의 피크 영역들에 부착되는 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 하나 이상의 비평면 표면들에서 상기 적어도 하나의 리세스 안에 있는 상기 비정질 필름의 상기 일부분을, 상기 적어도 하나 이상의 비평면 표면들에서 상기 적어도 하나의 리세스 안에 있는 상기 비정질 필름의 상기 일부분에서 재결정화를 촉진시키기 충분한 온도까지 적어도 가열하는 단계; 및
    상기 가공된 반도체 구조로 이송된 상기 도너 구조의 상기 일부분 위에서 또는 안에서 하나 이상의 소자 구조들을 형성하는 단계;를 더 포함하는 방법.
  5. 제4항에 있어서,
    상기 가공된 반도체 구조로 이송된 상기 도너 구조의 상기 일부분 위에서 또는 안에서 상기 하나 이상의 소자 구조들 중 적어도 하나의 소자 구조를 상기 가공된 반도체 구조의 적어도 하나의 소자 구조와 전기적으로 서로 연결시키는 단계를 더 포함하는 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 방법은
    하나 이상의 비평면 표면들을 포함하는 다른 본딩된 반도체 구조를 형성하기 위하여 다른 도너 구조의 일부분을 상기 본딩된 반도체 구조로 이송시키는 단계;
    다른 비정질 필름을 상기 다른 본딩된 반도체 구조의 적어도 상기 하나 이상의 비평면 표면들 위로 형성시키는 단계; 및
    상기 다른 본딩된 반도체 구조의 하나 이상의 평탄화된 표면들을 형성하기 위하여 상기 다른 비정질 필름을 평탄화하는 단계;를 더 포함하고,
    상기 다른 비정질 필름을 평탄화하는 단계는 상기 다른 본딩된 반도체 구조의 상기 하나 이상의 비평면 표면들에서 적어도 하나의 리세스 밖에서 상기 다른 비정질 필름의 일부분을 제거하는 단계; 및 상기 다른 본딩된 반도체 구조의 상기 하나 이상의 비평면 표면들에서 상기 적어도 하나의 리세스 안에서 상기 다른 비정질 필름의 일부분을 남겨두는 단계;를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 방법은
    비평면 주요면(non-planar major surface) 및 비평면 측면(non-planar lateral side surface)을 포함하도록 상기 가공된 반도체 구조를 형성하는 단계;
    단결정 반도체 물질로 구성되도록 상기 도너 구조를 선택하는 단계;
    상기 도너 구조의 일부분을 상기 가공된 반도체 구조로 이송시키고 상기 본딩된 반도체 구조를 형성시키기 이전에 상기 가공된 반도체 구조 위에서 또는 안에서 복수의 소자 구조들을 형성하는 단계;를 포함하고,
    상기 도너 구조의 상기 일부분을 이송시키는 단계는 비평면 주요면 및 비평면 측면을 갖는 상기 본딩된 반도체 구조를 형성하기 위하여 도너 구조의 상기 일부분을 상기 가공된 반도체 구조의 상기 비평면 주요면으로 이송시키는 단계를 포함하고,
    상기 비정질 필름을 형성하는 단계는 상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면 위로 상기 비정질 필름을 형성시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    단결정 실리콘으로 구성되도록 상기 도너 구조를 선택하는 단계를 더 포함하는 방법.
  9. 제7항 또는 제8항에 있어서,
    비정질 실리콘으로 구성되도록 상기 비정질 필름을 선택하는 단계를 더 포함하는 방법.
  10. 비평면 주요면(non-planar major surface) 및 비평면 측면(non-planar lateral side surface)을 구비하는 본딩된 반도체 구조; 및
    상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면 위로 배치된 비정질 필름을 포함하고,
    상기 본딩된 반도체 구조는 비평면 주요면 및 비평면 측면을 포함하는 가공된 반도체 구조; 및 상기 가공된 반도체 구조의 상기 비평면 주요면에 부착된 단결정 도너(donor) 구조의 일부분;을 포함하고,
    상기 가공된 반도체 구조의 상기 비평면 주요면은 복수의 피크 영역들 및 복수의 밸리(valley) 영역들을 포함하고,
    상기 단결정 도너 구조의 상기 일부분은 상기 가공된 반도체 구조의 상기 비평면 주요면의 상기 복수의 피크 영역들에 부착되는 것을 특징으로 하는 반도체 구조.
  11. 제10항에 있어서, 상기 비정질 필름은
    상기 가공된 반도체 구조의 상기 비평면 주요면의 상기 복수의 밸리 영역들 위로 배치되는 것을 특징으로 하는 반도체 구조.
  12. 도너(donor) 구조의 일부분을 가공된 반도체 구조로 이송시키고 적어도 하나의 리세스(recess) 및 하나 이상의 비평면(non-planar) 표면들을 포함하는 본딩(bonding)된 반도체 구조를 형성하는 단계;
    상기 본딩된 반도체 구조의 적어도 상기 하나 이상의 비평면 표면들 위로 및 상기 적어도 하나의 리세스 내로 비정질(amorphous) 필름을 형성하는 단계; 및
    상기 하나 이상의 비평면 표면들에서 상기 적어도 하나의 리세스 밖에 있는 상기 비정질 필름의 일부를 제거하는 단계 및 상기 하나 이상의 비평면 표면들에서 상기 적어도 하나의 리세스 안에 있는 상기 비정질 필름의 일부를 남겨두는 단계를 포함하는, 하나 이상의 평탄화된 표면들을 형성하도록 상기 비정질 필름을 평탄화하는 단계;를 포함하며,
    상기 적어도 하나의 리세스는 상기 가공된 반도체 구조의 비평면 주요면 상에 이송된 상기 도너 구조의 상기 일부분에 의해 형성되는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  13. 비평면 주요면(non-planar major surface) 및 비평면 측면(non-planar lateral side surface)을 구비하는 본딩된 반도체 구조; 및
    상기 본딩된 반도체 구조의 상기 비평면 측면 및 상기 비평면 주요면의 복수의 밸리(valley) 영역들 위로 배치된 재결정화된 결정체 물질의 복수의 영역들;을 포함하는 반도체 구조에 있어서,
    상기 본딩된 반도체 구조는 복수의 소자 구조들, 비평면 주요면 및 비평면 측면을 포함하는 가공된 반도체 구조; 및 상기 가공된 반도체 구조의 상기 비평면 주요면에 부착된 단결정 도너(donor) 구조의 일부분;을 포함하고,
    상기 가공된 반도체 구조의 상기 비평면 주요면은 복수의 피크 영역들 및 상기 복수의 밸리 영역들을 포함하는 것을 특징으로 하는 반도체 구조.
  14. 제13항에 있어서, 상기 재결정화된 결정체 물질의 복수의 영역들은
    상기 가공된 반도체 구조의 상기 비평면 주요면에서 리세스(recess)들을 채우는 것을 특징으로 하는 반도체 구조.
  15. 제13항 또는 제14항에 있어서, 복수의 소자 구조들이
    상기 재결정화된 결정체 물질의 복수의 영역들 중 적어도 일부 영역들 내에서 적어도 부분적으로 배치되는 것을 특징으로 하는 반도체 구조.
  16. 제15항에 있어서, 상기 재결정된 결정체 물질의 복수의 영역들 중 적어도 일부 영역들 내에서 적어도 부분적으로 배치된 상기 소자 구조들 중 적어도 하나는
    상기 가공된 반도체 구조의 상기 복수의 소자 구조들 중 적어도 하나의 소자 구조와 전기적으로 서로 연결되는 것을 특징으로 하는 반도체 구조.
  17. 제1항에 있어서, 상기 가공된 반도체 구조의 상기 하나 이상의 비평면 표면들은 복수의 피크 영역들 및 복수의 밸리(valley) 영역들을 포함하고,
    상기 도너 구조의 상기 일부분은 상기 가공된 반도체 구조의 상기 하나 이상의 비평면 표면들의 상기 복수의 피크 영역들에 부착되는 것을 특징으로 하는 방법.
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