CN101416300A - 包括soi晶体管及体晶体管的半导体器件以及形成该半导体器件的方法 - Google Patents

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Abstract

通过在其它方面基于SOI之CMOS电路的感测RAM区中形成类似体之晶体管(151B)，可达成有价值的芯片区之显著的节省，因为该RAM区可在体晶体管配置的基础上来形成，从而排除磁滞效应(hysteresis effect)，该磁滞效应可通常通过提供具有增加的晶体管宽度之晶体管或通过提供本体束缚(body tie)而被列入考量。因此，高开关速度(switching speed)的好处可在诸如CPU核心之速度关键电路中得以维持，而同时该RAM电路可以高度有效空间的方式形成。

Description

包括SOI晶体管及体晶体管的半导体器件以及形成该半导体器件的方法
技术领域
本发明系大致有关集成电路的形成，且详言之，系有关在复合电路中场效晶体管之形成，包含高速逻辑电路及具有较少速度关键行为(less speed-critical behavior)之功能区块，诸如内存区，例如呈CPU之高速缓存的形式。
背景技术
集成电路的制造根据指定的电路布局要求在给定的芯片区上形成许多的电路组件。一般而言，目前实作有多个工艺技术，其中用于诸如微处理器、储存芯片、特定应用集成电路(application specific IC，ASIC)等之复合电路，由于考虑到运算速度及/或电力消耗及/或成本效益之优越特征，CMOS技术为目前最有前景的方法之一种。在使用CMOS技术制造复合集成电路期间，例如N型信道晶体管与P型信道晶体管之数百万互补式晶体管在包含结晶的半导体层之衬底上形成。无关是否考量N型信道晶体管或P型信道晶体管，MOS晶体管包括所谓的PN接面，该PN接面系由高掺杂之汲极和源极区与配置在该汲极和该源极区间之相反/或弱掺杂的信道区域之接口来形成。
该信道区域之导电性(例如，该导电信道驱动电流的能力)系受到在该信道区域上方形成的闸极电极控制且被薄绝缘层从那里隔开。由于对该闸极电极施加适当的控制电压，该信道区域之导电性(在形成导电信道时)取决于掺杂物浓度、多数电荷载子(charge carrier)之移动率(mobility)、以及取决于该源极与汲极间的距离(对该晶体管宽度方向中该信道区域之给定延伸部而言，该延伸部亦称为信道长度)。因此，在对该闸极电极施加控制电压后即在该绝缘层下结合快速产生导电信道的能力，该信道区域之导电性实质上决定该MOS晶体管之效能。因此，后者态样使得该信道长度缩小，并且连同降低信道电阻率、用于达成增加该集成电路之运算速度的主宰设计标准。
鉴于前者态样(除了其它优点外)，由于该PN接面之减少寄生电容(parasitic capacitance)之晶体管特征，该绝缘层上覆硅(silicon-on-insulator，SOI)架构在制造MOS晶体管之重要性上已持续增加。因此，相较于体晶体管，允许较高的交换速度。在SOI晶体管中，设置该汲极与源极区域以及该信道区域的半导体区域(也称为本体)系介电封装的，而提供显著的优点，然而也浮现多个问题。与该体器件之本体相反(其电性连接至该衬底并因此对该衬底施加特定电位而在特定电位下维持该体晶体管之本体)，没有将该SOI晶体管之本体连接至特定的参考电位，因此，本体的电位通常可浮动，且由于累积少数电荷载子，从而导致晶体管之临界电压Vt的变化，此也可称为磁滞现象(hystersis)。更特别是，对静态内存单元而言，该临界变化可能导致该单元之显著的不稳定性，因而就内存单元之资料完整性而言可能无法容忍。因此，在习知的SOI器件中，包含内存区块、与临界电压变化有关的驱动电流波动均将适当的设计测量列入考虑，以在该内存区块中提供该SOI晶体管够高的驱动电流范围。因此，于该内存区块中，个别SOI晶体管一般以足够大的宽度来形成以便提供所需驱动电流边限(margin)，从而需要适度高的芯片区。同样地，其它用于消除该浮动本体电位所造成的临界波动之设计测量(例如，所谓的本体束缚(bodyties))都是非常消耗空间的解决方案，且可能不需要高精度及包含延伸RAM区之复杂的半导体器件。
有鉴于先前描述的情形，存在有一种使高阶的SOI器件在关键功能的区块中形成，同时避免或至少降低上述确认之一个或多个问题之效应的替代技术的需求。
发明内容
以下提出本发明之简化概要以提供本发明之一些态样之基本了解。该概要不是本发明彻底的全览。该概要不是要确认本发明之重要或关键的组件或描述本发明之范畴。其唯一的目的系为了以简化形式提出一些概念作为稍后讨论之更详细说明之前言。
一般而言，本发明系针对目的在高阶集成电路中减少所需要之层面空间(floor space)之技术，该高阶集成电路具有在SOI架构之基础上形成的时间关键之功能电路区块，且亦具有对磁滞效应有增加的敏感度的器件区，例如静态RAM区等。为了此目的，在感测器件区内的晶体管(例如快取区或其它内存区)及较少关键速度需求之器件区域可在类似体(bulk-like)的晶体管架构之基础上来形成，而在其它区中，仍可使用该SOI架构，从而提供用于实质上排除在该类似体的器件之临界电压的波动的电位，其可在其它方面通过浮动本体电位造成。因此，可提供具有相较于等同之SOI晶体管为缩小之尺寸的类似体的晶体管，因为可决定这些器件的驱动电流能力(与该SOI晶体管相反)而不需将磁滞效应列入考量。
根据本发明之一示范的实施例，一种方法包括在位于衬底上方之绝缘层上形成第一结晶半导体区域。该方法进一步包括形成第二结晶半导体区域，其与该第一结晶半导体区域相邻，其中该第二结晶半导体区域连接至该衬底。第一多个晶体管在该第一结晶半导体区域中及上形成，且第二多个晶体管在该第二结晶半导体区域中及上形成。
根据本发明之另一示范实施例，一种半导体器件包括在衬底上方形成的绝缘层上形成的第一结晶半导体区域。第二结晶半导体区域系横向形成而与该第一结晶半导体区域相邻且连接至该衬底。此外，第一多个场效晶体管在第一结晶半导体区域中及上形成，且第二多个场效晶体管在该第二结晶半导体区域中及上形成。
附图说明
通过参考以下结合附加图式的说明可了解本发明，其中相似的组件符号标示相似的组件，且其中：
图1a至图1f系根据本发明示范的实施例，在以下各种制造阶段期间：开始自SOI衬底形成类似SOI(SOI-like)的晶体管和相邻器件区域中体晶体管，以及在衬底的结晶部分的基础上再生长半导体材料的相关部分而示意地图标半导体器件之剖面图；
图1g分别示意地图标形成为SOI器件与体器件之多个晶体管组件之俯视图，其中根据本发明相对相等SOI器件可减少该体器件之晶体管宽度；
图2a至图2d系对SOI器件及体器件在第一与第二结晶半导体区域之形成期间而分别示意地图标剖面图，其中根据本发明其它示范的实施例，诸如化学机械研磨法(CMP)之额外的材料移除工艺可被使用；
图3a至图3b系又根据其它示范实施例，在注入工艺的基础上示意地图标形成SOI区域及体区域之剖面图；以及
图4a至图4c系更根据本发明之其它示范实施例，示意地图标用于在该衬底上形成对应的SOI区域及体区域之衬底和施予衬底的剖面图。
虽然本发明可作各种修改与替代形式，然通过图式中的例子已示出其特定的实施例，且在本文中详细说明。然而应该了解，本文中特定实施例的说明不是要将本发明限制于所揭露之特定型式，但相反地，本发明系要涵盖落于本发明之精神与范畴内之所有修改、相等及替代，而如附加的申请权利范围所界定。
具体实施方式
以下说明本发明之示范实施例，为了清晰起见，没有将实际实施方式之所有特征描述于本说明书中。当然应该了解，任何此种实际实施例之发展中，可作出许多特定实施方式的决定以实现研发者的特定目标，例如遵从系统有关及商业有关的限制，而彼此之实施方式会有所变化。此外，应该了解此种发展的努力可能是复杂且耗时的，但对受益于本发明而在此技术领域具有通常技艺者仍然是例行性的工作。
现将本发明参考附加的图式来说明。示意地绘制于图式中的各种结构、系统及器件仅供解释的目的，且不致于对在此技术领域具有通常技艺者所熟悉之本发明之细节产生模糊。然而，所包含之附加图式系为了描述及解释本发明之示范实施例。应该了解本文所用之单字及用语，且诠释成具有与在相关技术领域具有通常技艺者所了解之这些单字及用语一致的意义。没有特别定义的术语或用语(亦即，不同于在此技术领域具有通常技艺者所了解之一般及习惯上意义之定义)被本文术语或用语之一致的用法所暗示。为了使术语或用语具有特殊意义的程度(亦即，非熟知此技艺者所了解的意义)，此种特殊定义将以直接且不含糊地对术语与用语提供特殊界定之定义方式明确地在说明书中提出。
本发明系大致有关在单一衬底中用于共同形成SOI晶体管及体晶体管的技术，其中该体器件可代表对磁滞效应(hysteresis effect)增加感应度之功能电路区块，亦即，在非束缚的(non-tied)SOI晶体管之晶体管本体中，由电荷载子累积造成个别场效晶体管之临界电压的变化，从而提供增强的器件稳定性，而不需要额外的本体束缚(body ties)或大幅增加的晶体管宽度以提供增加的驱动电流能力边限。因此，在关键电路区块中，例如CPU核心、组合逻辑区块等，可将晶体管设置于SOI架构中，从而获得SOI配置的优点，也就是，高开关速度系因降低的寄生电容，而在另一方面，在感测器件区中，例如静态RAM区、快取区等，相较于习知整体高阶SOI器件，可达成显著减少该电路所占有之芯片区。为了此目的，个别器件区域可在高效率制造技术的基础上来形成，其中例如埋入氧化物等之个别埋入绝缘层可以想要的特征来形成，同时可额外形成个别的体区域，其中，在一些示范的实施例中，个别的体区域可以标准的SOI衬底开始，然而，在其它示范的实施例中，可使用高阶注入或晶圆键合(wafer bonding)技术以提供个别的SOI/体衬底。
参考图1a-图1g，图2a-图2d，图3a-图3b以及图4a-图4c，本发明之进一步示范的实施例现将更详细的说明。图1a示意地图标半导体器件100在早期制造阶段时之剖面图。该器件100包括衬底101，其可代表诸如体半导体衬底的任何适当的衬底，例如硅衬底或任何其它半导体衬底。在一些示范的实施例中，该衬底101包含基底部分101A，其可具有任何配置且可例如由绝缘材料、半导体材料等组成，而上面部分101B可以是由诸如硅、硅/锗、硅/碳或其它适当的半导体材料之大量结晶半导体材料形成。如以下会更完整解释，该衬底101(亦即，至少其该部分(101B)可使用作为晶体模版，用于在该器件100之指定区处形成个别的结晶半导体区域，在某些实施例中，该衬底101可接收用于形成内存区之场效晶体管。因此取决于该个别半导体区域之想要的特征以在上面部分101B的基础上形成，可对该部分101B设置对应的结晶特征，例如由晶向(crystal orientation)、晶格间距(lattice spacing)等。例如，若特定的晶向需要该体半导体区域在该上面部分101B的基础上形成，则可对该部分101B提供个别的晶向。
该器件100可进一步包括埋入绝缘层102，其可包括诸如二氧化硅、氮化硅之任何适当的绝缘材料或其它在该器件100之特定区中对形成高阶SOI晶体管组件提供所需要特征之材料，上述内容将会于稍后描述。此外，结晶半导体层103在该埋入绝缘层102上形成，其中该半导体层103可具有如对SOI晶体管所需之特征以在该器件100之指定区上形成。例如，该半导体层103之材料组成分(composition)、晶向、厚度等可根据高阶SOI晶体管之器件需求条件来选取。在一些示范的实施例中，该半导体层103依据进一步的工艺及器件需求条件可由硅(可包括一定量之非硅原子，例如碳)、锗等组成。
典型上，如图1a所显示的该半导体器件100可在广为接受的技术基础上来形成，包含晶圆键合技术、高阶SIMOX注入技术等。
图1b以更高阶制造阶段示意地图标该器件100。该器件可包括屏蔽104，例如硬屏蔽层，该屏蔽104覆盖打算作为形成对应的SOI晶体管之SOI区域的器件区域105S，同时暴露用以接收连接到该衬底101之个别的结晶半导体材料之区域150B，例如，至少对该衬底101之上面部分101B。该屏蔽104可包括任何适当的材料，例如氮化硅、二氧化硅或其它适当的材料，以及在下面的工艺期间提供足够的选择性之材料组成份。在一示范的实施例中，可设置任选之蚀刻终止层105，例如，以相对于该屏蔽104之材料具有高蚀刻选择性之材料的形式，以便增强该屏蔽104之图案化，并且在稍后的制造阶段中将其移除。例如，该屏蔽104可由氮化硅组成，同时该任选的蚀刻终止层105可由二氧化硅形成。
该屏蔽104可使用以下的工艺来制造。首先，若设置任选的蚀刻终止层105，该蚀刻终止层105可在诸如电浆辅助化学气相沉积法(PECVD)等之广为接受之沉积技术的基础上由氧化及/或沉积来形成。之后，可在例如PECVD之基础上以所需的厚度及该屏蔽104想要的特征沉积材料层。然后，该材料层可通过形成个别的抗蚀屏蔽(resist mask)及使用该抗蚀屏蔽作为蚀刻屏蔽蚀刻该材料层而在微影(lithography)工艺的基础上图案化(patterned)。然后，可移除开抗蚀屏蔽，且将该器件100暴露至进一步的蚀刻环境106，用于移除该层105之暴露部分(若设有该层105)，且蚀刻穿过该层103及102。例如，在该蚀刻工艺106之第一步骤中，可能在移除该任选的蚀刻终止层105后，该步骤可蚀刻穿过该半导体层103，其中，可使用选择性的蚀刻化学作用以便可靠的终止该蚀刻工艺于该埋入绝缘层102中或之上。以这种方式，可在整个衬底101建立高度受控制之蚀刻工艺。然后，可改变蚀刻化学作用以对该埋入绝缘层102之材料提供高蚀刻率以便往下蚀刻至该上面部分101B。在一些示范的实施例中，于此蚀刻步骤，亦可选取与该上面部分101B之材料有关之高选择性的蚀刻化学作用，而因此亦可提供高控制性及横跨整个衬底101之高度一致的蚀刻结果。在其它示范的实施例中，可将该蚀刻工艺106执行在非选择性的蚀刻化学作用的基础上，从而在单一蚀刻步骤中蚀刻穿过该层103及该层102。在这种情况下，可在端点侦测的基础上或通过预定的蚀刻时间来决定该蚀刻工艺106之结束。
图1c，示意地图标在完成上述工艺顺序后及在用于移除来自于该部分101B之该暴露表面101C污染物之任何洁净工艺后之器件100，以便准备用于后续的外延生长工艺(epitaxial growth process)之该表面101C。在此制造阶段中，该器件100包括第一结晶半导体区域103S，其代表该结晶半导体层103之残余物，且形成在该埋入绝缘层102之残余物之上方，现在标示为102S，因此在该器件100内设置SOI区，该个别的SOI晶体管组件可在该SOI区中或上面形成。
图1d系在选择性的外延生长工艺107期间示意地图标在更高阶制造阶段中的半导体器件100，用于选择性地形成第二结晶半导体区域108，该第二结晶半导体区域108连接至该衬底101，亦即，连接至该衬底101之上面部分101B。在该选择性的外延生长工艺107中，可选取诸如压力、温度、前导气体(precursor gases)之组成份、载流气体(carriergases)之量及类型等之个别工艺参数，使得该半导体之材料沉积实质上局限于该部分101B之暴露部分，而实质上没有材料在该屏蔽104上形成。因此，在工艺107期间，半导体材料最初沉积在暴露表面101C且同样采用该表面101C之结晶结构。在完成外延生长材料之特定高度后，可停止该工艺107，因此提供结晶区域108，该结晶区域108之特征实质上由所沉积之材料类型及位于上面部分101B之下的结晶结构来决定。例如，相较于该第一结晶半导体区域103S，若不同的结晶向(crystallographic orientation)对形成在该第二结晶半导体区域108中的晶体管组件系有利的，则该部分101B可设有所需要的结晶向。因此，在一些示范的实施例中，分别提供该第一结晶半导体区域103S及第二结晶半导体区域108S作为SOI区域及体区域可结合提供该区域103S及108之不同的结晶特征。
在一示范的实施例中，如同样图标于图1d中，于该外延生长工艺107前，若在该外延生长工艺107期间，该半导体区域103S之结晶材料的影响被视为不适当的，该层堆栈102S、103S及104S之个别暴露的侧壁(sidewall)上可形成任选的间隔物(spacer)109。在这个情况下，该间隔物109可在任何广为接受的技术下来形成，包含适当间隔物材料之同形沉积(conformal deposition)，例如，氮化硅、二氧化硅等，该间隔物109可于后续从水平表面部分移除。因此，该半导体区域103S在该生长工艺107期间可被有效隔离。
图1e示意地图标更高阶制造阶段中的半导体器件100，其中该屏蔽104被移除，因此暴露该第一半导体区域103S，从而提供与该体区域150B相邻的SOI区域150S。该屏蔽104的移除可在高度选择性的蚀刻工艺的基础上来完成，如例如果为接受之复数介电材料，诸如与硅基(silicon-based)材料有关的二氧化硅、氮化硅等，同时该第一与第二半导体区域103S、108系实质上由结晶硅组成。例如，氮化硅可在热磷酸的基础上以高度选择性的方式有效地被移除，而没有大量的材料移除于该第二半导体区域108中。在其它示范的实施例中，在移除该屏蔽104后，若该器件100之结果表面地形(topography)对进一步的工艺可视为不够的，可执行进一步的平坦化工艺(planarization process)。例如，在该屏蔽104移除后，可执行化学机械研磨(CMP)工艺，从而提供平的表面配置，稍后亦将详细说明。
图1f示意地图标进一步高阶制造阶段中的半导体器件。在此，复数晶体管组件151S形成在第一半导体区域103S之中及之上，该第一半导体区域103S对应地代表以SOI架构为基础之晶体管组件。另一方面，复数晶体管组件151B形成在该第二半导体区域108之中及之上，从而提供类似体的晶体管架构。该晶体管151S、151B可根据特定的设计需求条件来形成，其中，如先前所解释，该SOI晶体管151S可在速度考虑的基础上来形成，而晶体管151B可在该器件100内之缩小的层空间处用以提供高功能稳定性而形成。为了此种目的，可使用广为接受的制造技术，可包含用于获取所需晶体管特征之任何精密的制造技术。例如，在高阶的应用中，可加入应力(stress)与张力(strain)工程技术以增强晶体管之效能，特别是该SOI晶体管151S，其中可对该晶体管151B提供不同的张力特征。例如，如先前所解释，该半导体区域108之材料的特征可不同于该区域103S之材料的特征以进一步增强与在不同器件区150S及150B中的功能有关的该对应晶体管特征。例如，在一些应用中，提供该半导体区域103S之材料作为有张力的硅材料可能是有利的，然而在该半导体区域108中的对应张力可能不是需要的。因此，在这情况下，通过在该衬底101之部分101B中提供大量非张力的半导体材料，该区域108之材料可生长为大量松弛的半导体材料，例如硅。
应该了解，显示于图1f中的晶体管配置系仅供示范的本质，且可采用任何适当的晶体管配置。例如，如所示之图，该晶体管151S与151B可具有个别的闸极电极152(在某些实施例中，可具有大约100nm且明显更小的尺寸)，其在个别闸极绝缘层153上形成，其中，例如所述个别层在单独晶体管组件间可能不同，而在该晶体管151S与151B间可能也不同。此外，可形成个别的汲极与源极154，因此包覆在本体区域155内所形成的信道区域。如先前解释的，由于提供个别的隔离结构156及下面的绝缘层102S，该SOI晶体管151S之本体区域155可被介电封装(dielectrically encapsulated)。因此，累积在该SOI晶体管151S之本体区域155中的电荷载子仅可经由该汲极与源极区域154透过漏电流(leakage)来放电，除非提供任何本体束缚(body ties)，不然电荷载子可能需要显著的层空间，且因此本体155一定程度之浮动电位(floating potential)之变化在晶体管之操作期间可产生。因此，可观察到该个别临界电压之对应的变化，此亦称为磁滞现象。对诸如CPU核心或任何其它时间关键电路之时间关键之电路区块而言，因为受益于增强的开关速度而可容忍该个别的磁滞效应，或可使用某种策略，诸如增加漏电流的PN接口、增加晶体管宽度以补偿由于磁滞效应等造成的驱动电流容量的损失。与该SOI晶体管151S之绝缘本体155相反，由于该半导体区域108直接连接至该上面部分101B，该体晶体管151B之本体区域155系电性连接至至少该衬底101之上面部分101B。因此，类似于通常的体配置，可将想要的参考电位156(例如接地电位)施加至该体晶体管151B之本体区域155。因此，在一些示范的实施例中，当该复数体晶体管151B可代表诸如静态RAM单元之内存单元时，该对应的内存单元呈现高稳定性，其中在体晶体管之驱动电流之需求条件的基础上可选取该晶体管配置(亦即，宽度方向的大小)，而不必迎合容纳大的临界电压之变化之需求条件而如同对相等SOI晶体管的情况一样，因此需要显著地增加晶体管宽度以便提供在SOI器件中内存单元之要求的稳定操作。例如，在一些精密的应用中，如图1f所示，相对于相等的SOI器件，通过使用混合的配置可在该内存区中省下达到约百分之三十或更多有价值的芯片空间，此可于诸如CPU核心之时间关键之功能区块中提供相同的效能，同时该内存区块亦在SOI技术下提供。
图1g示意地图标两个反相器对，其可例如分别在区域150S及150B中形成，其中例如该对应的电路可代表静态RAM单元。应该了解，在示范的实施例中，对应的RAM单元将实质上于该区域150S中形成，以便能省下显著的空间。因此，如显示于该区域150S中的电路可于在高阶SOI器件制造时代表习知的RAM单元，该高阶SOI器件包含：如例如在图1f中由该复数晶体管151S代表的时间关键功能区块。
在体区域150B形成的RAM单元160可包括N型信道晶体管161C及P型信道晶体管171C，而可形成被共同的闸极电极162所控制的个别反相器。此外，该晶体管161C、171C所形成该反相器的输出可连接至进一步的N型信道晶体管181C，该N型信道晶体管可代表由该反相器161C、171C提供之讯号的传递闸极(pass gate)。同样地，晶体管171D及161D可形成连接至进一步的传递闸极181D之更远的反相器。如先前解释的，由于该晶体管之体配置被该内存单元160所使用，在要求该内存单元160之适当操作的驱动电流容量的基础上，对于给定的技术节点(例如闸极之长度162W)可选取诸如161W或171W之个别晶体管长度，而不将临界变化列入考量。与上述相反，因为这里该个别的晶体管宽度161W、171W明显增加才能将磁滞效应列入考量，所以在该SOI区域150S中形成的个别配置将需要明显增加的芯片区，从而需要宽的驱动电流范围。因此根据本发明，在器件100中个别的内存区可在体晶体管架构之基础上于器件区域150B内形成，从而显著降低所需之层空间，同时对时间关键电路区块而言，可使用高效率SOI架构。
参考图2a至图2d，进一步之示范实施例现将更详细说明，其中额外的工艺技术将予以说明，以便显著放宽考虑到外延生长工艺的选择性之该需求条件或实质上避免外延生长工艺。
图2a示意地图标在早期制造阶段的半导体器件200，其可包括衬底201，该衬底201至少包含大量结晶半导体材料(在衬底的上面部分)，而可对该器件200之后续处理使用作为晶体模版(crystal temple)。有关该衬底201之特征，可适用相同的标准，如同先前参考该衬底101所作的解释。此外，个别的SOI区域250S及对应的体区域250B可依照器件及设计的需求条件在该器件200中形成。也就是说，取决于磁滞感测电路区块之复杂性，该个别体区域250B之大小及数目可相应地适应，而该个别SOI区域250S之大小及数目可依照个别的时间关键之电路区块来选取。因此，该区域250S、250B之侧边大小范围可从数十微米分布至一百或数百微米。同样地，如对该器件100所说明，在个别的SOI区域250S中，可设置层之堆栈，这些层可包含埋入绝缘层202S、第一结晶半导体区域203S及屏蔽204。此外，个别的第二结晶半导体区域208可在个别的体区域250B内形成，其中相较该区域203S之特征，该区域208之结晶特征可相同或可不同，如同先前参考该区域103S及108所作的解释。
如在图2a中所显示的器件200可在如先前参考该器件100而描述之实质上相同的工艺技术的基础上来形成。因此，在先前描述的技术基础上，于图案化用于在该区域205S中设置该层堆栈之个别的层后，可执行外延生长工艺207，其中取决于该区域250S之大小，可降低材料沉积之选择性，从而在该屏蔽204上也多少沉积连续的材料部分208A。因此，为了放宽有关该外延生长工艺207之选择性的需求条件，通过执行额外的材料移除工艺(例如在选择性蚀刻工艺及/或CMP工艺的基础上)，可将以残余物208A之形式沉积之一定量的材料列入考量。在一些实施例中，用于该区域208之材料可在该生长工艺207期间以超过的高度来形成，该超过的高度可在接下来由选择性的蚀刻工艺来移除，因此同样从该对应的屏蔽204移除残余物208A，以便在接下来的工艺步骤中对该屏蔽204提供高度一致的移除工艺，如同例如参考该器件100所作的说明。在其它示范的实施例中，该残余物208A的移除可在CMP工艺的基础上来完成，其中在一些示范的实施例中，当该区域208及屏蔽204之材料可具有不同的移除率时，该屏蔽204可包括终止层204A，该终止层204A可允许该对应的CMP工艺可靠的控制。例如，在一些实施例中，该屏蔽204可具有例如由二氧化硅组成的上面部分204B，而终止层204A可由氮化硅组成。因此，在抛光(polishing)工艺期间，可有效移除该残留物208A，且该部分204B也可有效抛光，其中由于相对该层204的材料之增加的硬度可减小该区域250B中的移除率。因此，在实质上完全移除该部分204B后，该终止层204A可在该区域250S处提供明显降低的抛光率，同时在该区域250B之材料立即抛光成实质上平面的表面配置。
图2b示意地图标在完成上述的工艺序列后的半导体器件200。因此，可获得实质上平面的表面地形，其中该终止层204A之残余物(其可具有相当小的厚度，例如大约5nm或更小)然后在如先前所述的选择性蚀刻工艺之基础上可被移除。因此，通过采用诸如额外的蚀刻工艺、CMP工艺或其组合之额外的材料移除工艺，有关该蚀刻工艺207之选择性的限制，以及有关横跨整个衬底201之沉积一致性可显著放松，因为通过高度可控制的沉积工艺(例如用于形成包含该部分204A与204B之终止层204之对应的沈积配方)可决定该区域208之最后获得之高度位准且以此方式而最后获得的表面平面性(surface planarity)。以此方式，在该凹槽(cavity)蚀刻工艺期间，非一致性之增加程度可被容忍。此外，有关该沉积工艺207之工艺参数以及对适当生长屏蔽材料之选取可达成增强的弹性，因为任何适当的材料可被选取而提供该外延生长工艺207期间之高度选择性，然而该外延生长工艺207可能在蚀刻工艺的基础上不需要对后续的移除呈现想要的高度蚀刻选择性。
图2c系根据进一步示范的实施例示意地显示器件200，其中该沉积工艺207可因明显降低选择性或相对该屏蔽204非选择性而设计为外延工艺。因此，该工艺207可形成该层208A，其中在该区域250B内之至少中央部分208C根据该衬底201之模版可具有实质上结晶之结构。在又其它示范实施例中，该层208A可被沉积为实质上非晶质层(amorphous layer)，而无关是否作为沉积的该层208A可包含结晶部分，其厚度被选取以便将该区域250B中的凹处填充至想要的高度。因此，为了将该层208A的表面地形平坦化，可执行CMP工艺。其中，在一些示范的实施例中，该层208A可从该个别的屏蔽层204实质上完全移除，该屏蔽层204现可作用为CMP终止层，如先前所解释。
图2d示意地图标完成上述工艺序列后的半导体器件200。因此，该器件包括具有相对该区域250S之实质上平面的表面配置的半导体区域208，其中该半导体区域208可以是实质上完整的非晶质、复晶或可包含该结晶部分208C。之后，该屏蔽层204可在选择性的蚀刻工艺之基础上被移除，其中，在移除该屏蔽层204之前或之后，可使用该衬底201或其部分作为晶体模版而执行适当设计的退火(annealing)工艺以再结晶该区域208。例如，为了再结晶该区域208可在大约600至1100℃之温度下使用热处理。在其它示范的实施例中，可用雷射为基础或闪光为基础的退火技术以在该区域208中有效获得对应的结晶结构。之后，可继续进一步的工艺，如参考图1f及图1g同样地说明，也就是，具有SOI配置之对应的晶体管可在该半导体区域203S之中或之上形成，而具有体配置之对应的晶体管可在结晶区域208之中或之上形成。因此，可达成个别混合的配置，同时当从SOI衬底开始时可完成有关形成该体区域250B之增强的工艺弹性。
参考图3a及图3b，将会说明进一步的示范实施例，其中个别的SOI区域及体区域可在高阶注入技术的基础上来形成。
图3a示意地图标包括衬底301的半导体器件300，其包含结晶半导体层303，在该结晶半导体层303上形成屏蔽层304。该衬底301可代表任何适当的载体材料，用于支撑该结晶半导体层303。此外，该屏蔽层34可由任何适当的材料组成，该材料在高阶注入工艺307中具有用以作用为注入屏蔽及用以忍受诸如高温之环境条件之特征，用于将诸如氧之指定原子物种引入至如303D所指示之指定的深度。
如图3a所显示的半导体器件300可在以下的工艺的基础上来形成。包含该结晶半导体层303之衬底301可从衬底制造商取得或可在广为接受的技术基础上来形成。之后，该屏蔽304(其可包含任何蚀刻终止层等)可在广为接受的沉积之基础上及在光微影(photolithography)的基础上来形成。例如，该屏蔽304可由二氧化硅、氮化硅等组成。在该屏蔽304图案化后(此图案化暴露SOI区域350S)，可在该屏蔽304的基础上执行工艺307。在一些示范的实施例中，该工艺307可代表由注入氧加以分离(separation by implantation of oxygen，SIMOX)之工艺以在该区域350S中局部形成埋入的绝缘层。该SIMOX技术(其可照惯例地使用用于形成整个SOI衬底)系根据特定的注入技术，用以将氧引入至指定的深度，也就是该深度303D，而没有将该层303之下面的结晶区域大量的非晶质化(amorphizing)。这可通过在例如大约400至600℃之升高的温度下执行该氧注入来完成，使得离子注入导致的损害立即被修复(至少到某一程度)，使得即使在所需之高剂量注入后，该注入氧上方之受损的半导体区域(集中在该深度303D之附近)在形成埋入绝缘层(例如氧化物层)时之退火周期期间可被大量再结晶化。通过现代的SIMOX注入机可完成高氧浓度的引入(例如需要一剂量大约1018离子/平方公分)，该SIMOX注入机以适度高均匀性提供高离子束电流横跨该衬底301。
图3b示意地图标在移除该屏蔽304及个别的热处理以便在该SOI区域350S的半导体层303内形成埋入的绝缘层302S后的半导体器件300。因此，该器件300包括在该埋入的绝缘层302S上形成第一结晶半导体区域303S及第二半导体区域308，而表示该半导体层303之残余物。然后，可在如先前参考图1f及图1g说明之工艺技术的基础上继续进一步的工艺。亦即，对应的SOI晶体管可在该区域303S之中及之上来形成，而用于内存区之对应的体器件可在该区域308之中及之上形成。
参考图4a至图4c，将说明本发明之进一步示范的实施例，其中晶圆键合技术根据本发明之其它示范的实施例可被用于形成复数SOI区域及用于制造其中个别晶体管之体区域。
图4a示意地图标衬底401，其可包括载体部分401A及上面部分401B，该衬底401可由诸如绝缘材料(例如二氧化硅)之任何适当的材料或诸如硅等的半导体材料来组成。此外，半导体器件400系显示包含施予(donator)衬底420，该施予衬底420可以体半导体衬底的形式来设置，例如硅衬底或具有在结晶半导体层403上所形成的任何其它载体材料。此外，部分的半导体层403被绝缘层402S所替换，该绝缘层402S可由任何适当的材料组成，例如二氧化硅、氮化硅等，因为该绝缘层402S可能需要SOI区域的形成。此外，诸如氢及/或氦之光原子物种422(其可能已通过相应地设计之注入工艺421所注入)可在指定的深度下在该层403内形成。
如显示于图4a的半导体器件400可根据以下的工艺来形成。在设置包括该半导体层403之施予衬底420后，该注入工艺421可在广为接受之注入基础上在适当的深度下而执行定位该光原子物种422。之后，可在该层403上形成蚀刻屏蔽(图中未显示)，以便将对应于该绝缘层402S之该层403之部分暴露。之后，为了移除该层403之材料达到想要的深度，可执行对应的蚀刻工艺，以及可沉积后续的绝缘材料，例如通过适当的CVD技术，其中，取决于工艺参数，可获得高度非同形(non-conformal)之沉积工艺。之后，该绝缘材料的过多的材料例如可由CMP来移除，以便最后暴露与该绝缘层402S相邻之该层403之材料。在其它示范的实施例中，在用于形成该绝缘层402S而移除该绝缘材料的过多材料后，在该绝缘材料沉积前或甚至在该层403图案化前可形成适当的CMP终止层，用以提供高度平面的表面地形。
图4b示意地图标在进一步的高阶制造阶段中结合该衬底401的半导体器件400，也就是，在将该半导体器件400与该层403键合至该衬底401(亦即该层部分401B)之后。为此目的，为了将该器件400与该衬底401稳固连接，可应用如在习知的晶圆键合技术中之温度(例如在大约800至1100℃之范围内)及高压。对在此技术领域所建立之广为接受的技术而言，于后续的劈开(cleavage)工艺(例如根据高压水柱等)中，为了在该层403中界定劈开面(cleavage plane)，用以移除该层403之剩余部分，在该键合工艺之前、之后或期间，该原子物种422可被加热处理以形成不平整或“气泡(bubble)”。在其它示范的实施例中，该层403之残余材料可通过研磨、抛光或蚀刻工艺来移除。在此情况中，被引入特定深度之原子物种422可用来控制该个别材料的移除工艺。
图4c示意地图标于完成上述工艺序列后之器件400。因此，该器件400包括含有形成在埋入绝缘层402S上的结晶区域403S的SOI区域450S，且同时包括具有结晶区域408之体区域450B。因此，对诸如CPU核心等之个别功能逻辑方块的有效高速度SOI晶体管可在该一个或多个SOI区域450S内形成，而体晶体管可在个别的体区域450B中形成，从而以有效空间的方式提供用于形成复杂内存区之可能，如同样先前参考图1f及图1g所作的说明。
因此，本发明提供使体晶体管架构整合之技术，例如，对于在其它方面之SOI电路的复杂SRAM区而言，该SOI电路具有快速开关速度的好处，然而该体SRAM区由于排除该内存区中的磁滞效应而提供了显著的区之节省。这在某些示范实施例中可通过SOI衬底开始及通过选择性的外延生长技术在该衬底中局部形成个别的体区来完成。在又其它的示范实施例中，为了提供增强的工艺弹性，诸如非选择性的外延生长、非晶质或复晶材料的沉积之较不复杂的沉积技术可用于结合额外的材料移除工艺。在更其它示范的实施例中，高阶的注入技术及晶圆键合技术可被用来局部形成个别的SOI区域及体区域。
以上揭露之特定的实施例仅为示范的，如本发明可以不同但相等的方式来修改及实作，该方式对在此技术领域具有通常技艺者且受益于本文中的教示会是显而易见的。例如，以上提出的工艺步骤可执行于不同的次序。此外，本文中所示的结构或设计之细节除了以下所描述的申请专利范围并未欲作限制。因此很明显的，可改变及修改以上揭露之特定实施例，且所有此种变化皆被视为在本发明之范畴及精神之内。因此，本文中所寻求的保护系如以下的申请专利范围所提。

Claims (13)

1.一种方法，包括：
在衬底(101)上形成的SOI区域(103S)中，形成电子电路的第一多个晶体管(151S)；以及
在该衬底(101)上形成的体区域(108)中，形成该电子电路的第二多个晶体管(151B)。
2.如权利要求1所述的方法，其中，至少一些该第二多个晶体管(151B)被形成以便界定内存单元(160)。
3.如权利要求1所述的方法，其中，形成该第一与第二多个晶体管(151S、151B)包括提供该衬底(101)，该衬底具有形成于其上的埋入绝缘层(102)以及在该埋入绝缘层(102)上形成的半导体材料(103)，将该半导体材料(103)与该埋入绝缘层(102)图案化以在该绝缘层上形成第一结晶半导体区域(150B)且暴露该衬底(101)的一部分(101C)，以及在该衬底(101)的该暴露的部分(101C)上形成第二结晶半导体区域(108)。
4.如权利要求3所述的方法，其中，在该衬底的该暴露的部分上形成该第二结晶半导体区域(108)包括使用该暴露的部分(101C)作为生长模版而外延生长该第二半导体区域(108)。
5.如权利要求3所述的方法，其中，形成该第二结晶半导体区域(108)包括沉积半导体材料，以及使用该衬底(101)的该暴露的部分(101C)作为晶体模版而将该沉积的半导体材料再结晶。
6.如权利要求1所述的方法，其中，形成该第一与第二多个晶体管(151S、151B)包括提供该衬底(301)，该衬底(301)具有形成于其上的半导体层(303)，以及在该半导体层中选择性地形成埋入绝缘层(302S)以界定该SOI区域(103S)。
7.如权利要求6所述的方法，其中，选择性地形成该埋入绝缘层(302S)包括通过离子注入将物种选择性地引入，以及执行热处理以在该物种的基础上形成该埋入绝缘层(302S)。
8.如权利要求1所述的方法，其中，形成该第一与第二多个晶体管(151S、151B)包括在施予衬底(420)的表面层中形成结晶部分(403)及绝缘部分(402S)，将该施予衬底(420)以该表面层键合至该衬底(401B)，以及将该施予衬底(420)的过多的材料移除，以便在该绝缘部分(402S)上维持材料(403S)作为该SOI区域(450S)以及使用该结晶部分(408)作为该体区域(450B)。
9.如权利要求8所述的方法，其中，该绝缘部分(402S)通过在该表面层中形成凹处及用绝缘材料填充该凹处而形成。
10.一种方法，包括：
提供衬底(101)，该衬底包括在第一结晶层(101B)上形成的埋入绝缘层(102)及在该埋入绝缘层(102)上形成的第二结晶层(103)；
将一部分的该第二结晶层(103)及该埋入绝缘层(102)移除以便暴露该第一结晶层(101B)的一部分(101C)；以及
通过使用该第一结晶层(101B)的该暴露的部分(101C)作为生长模板来执行选择性外延生长工艺而形成结晶体区域(150B)。
11.如权利要求10所述的方法，其中，该结晶体区域(150B)用于接收将在该衬底(101)上方形成的集成电路的多个内存单元(160)的区域。
12.一种半导体器件(100)，包括：
由多个SOI区域(150S)及多个体区域(150B)组成的衬底(101)；
在所述SOI区域(150S)中的第一多个晶体管(151S)；以及
在所述体区域(150B)中之第二多个晶体管(151B)。
13.如权利要求12所述的半导体器件(100)，其中，该第一多个场效晶体管(151S)代表逻辑电路且该第二多个场效晶体管(151B)代表内存区块。
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