JP3974542B2 - 半導体基板の製造方法および半導体装置の製造方法 - Google Patents
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- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ領域が部分的に形成された半導体基板の製造方法、およびこの半導体基板を具備する半導体装置の製造方法に係り、特に単結晶シリコン層がエピタキシャル成長により形成された半導体基板の製造方法、およびこの半導体基板を具備する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、高性能ロジック回路とＤＲＡＭとを混載させた半導体デバイスの需要が高まっている。これに伴って、ＳＯＩ（Silicon on Insulator）構造を有する半導体基板（ＳＯＩ基板）用いて高性能化させたロジック回路に、ＤＲＡＭを混載させる技術の要求が高まっている（例えば特許文献１参照）。特に、ＳＯＩ基板上にＭＯＳＦＥＴを形成したＳＯＩ−ＭＯＳＦＥＴは、高性能ロジック回路として有望視されている。
【０００３】
ところが、いわゆる基板浮遊効果により、たとえゲート電圧が０（ＯＦＦ状態）であっても、ソース電圧とドレイン電圧との差によっては、寄生ＭＯＳＦＥＴ電流や寄生バイポーラ電流がリーク電流としてソース・ドレイン間に流れる。このような現象は、ＤＲＡＭのメモリセル用トランジスタなど、リーク電流に対するスペックが厳しい箇所において、リテンションの劣化などを引き起こす。また、基板浮遊効果によってＤＲＡＭセンスアンプ回路が有するペア・トランジスタのしきい値がずれるので、センスマージンが低下する。このような理由により、高性能ロジック回路と同様のＭＯＳＦＥＴ構造を有するＤＲＡＭなどを、一般的なＳＯＩ基板上に形成することは困難である。
【０００４】
そこで、シリコン層がＳＯＩ領域および非ＳＯＩ領域の二つの領域から構成されている、いわゆる部分ＳＯＩ構造を有する部分ＳＯＩ基板の利用が試みられている（例えば特許文献２、３参照）。例えばトランジスタを非ＳＯＩ領域（バルク領域）に形成することにより、基板浮遊効果を回避できる。このように、部分ＳＯＩ基板は、ＤＲＡＭ混載ＬＯＧＩＣやembedded ＤＲＡＭ（ｅＤＲＡＭ）など、ＳＯＩ領域およびバルク領域の両領域を必要とする回路に有用である。
【０００５】
部分ＳＯＩ基板の作製法として、例えばＳＯＩ基板のＳＯＩ層とＢＯＸ（Buried Oxide）層とを選択的にエッチングして除去することにより形成された領域を、シリコンで埋め戻す方法が試みられている。あるいは、シリコン基板に部分的に酸素をインプラントして、このインプラント領域にのみ分離酸化膜を形成する方法が試みられている。しかし、これらの方法では、例えばＳＯＩ領域に隣接するバルク領域が重金属に汚染された場合におけるＳＯＩ領域のゲッタリング能力が不十分であり、高い歩留まりを安定的に得ることが難しい。これら以外の作製法としては、いわゆる貼り合わせ法がある。この貼り合わせ法では、シリコン基板上の一部に酸化膜を形成し、この酸化膜上にシリコンを堆積させた後、そのシリコン基板と他のシリコン基板とを貼り合わせて部分ＳＯＩ構造を作製する。以下、この貼り合わせ法を、図７および図８を参照しつつ簡潔に説明する。
【０００６】
先ず、図７（ａ）に示すように、シリコン基板１０１の一主面上に非単結晶シリコン膜１０２、単結晶シリコン膜１０３、およびシリコン酸化膜（ＳｉＯ2膜）１０４を積層させて形成する。続けて、図７（ｂ）に示すように、ＳｉＯ2膜１０４を部分的に剥離させて、単結晶シリコン膜１０３の表面を一部露出させる。続けて、図７（ｃ）に示すように、単結晶シリコン膜１０３およびＳｉＯ2膜１０４の上に、シリコン膜１０５をエピタキシャル成長法により堆積させる。この際、シリコン膜１０５は、その下地（シード層）の材質の違いにより、２種類の層に分かれつつ形成される。単結晶シリコン膜１０３上のシリコン膜１０５ａは、その大部分が単結晶シリコン膜（層）１０５ａとして形成される。これに対して、ＳｉＯ2膜１０４上のシリコン膜１０５ｂは、多結晶シリコン膜（層）１０５ｂとして形成される。また、単結晶シリコン膜１０５ａは、単結晶シリコン膜１０３と一体化しつつ単結晶シリコン膜１０３上に堆積される。
【０００７】
次に、図７（ｄ）に示すように、単結晶シリコン膜１０５ａおよび多結晶シリコン膜１０５ｂの表面を平坦化処理した後、膜１０５ａ，１０５ｂの表面に支持基板となる他のシリコン基板１０６を貼り合わせる。このシリコン基板１０６は単結晶シリコンにより形成されており、単結晶シリコン膜１０５ａと一体化する。続けて、図７（ｅ）に示すように、シリコン基板１０１を非単結晶シリコン膜１０２において切断し、図示しない半導体素子などが形成される活性層側のシリコン層（単結晶シリコン膜１０３）を薄膜化する。続けて、図７（ｆ）に示すように、非単結晶シリコン膜１０２を研磨して除去するとともに、単結晶シリコン膜１０３の表面に平坦化処理などの所定の表面処理を施す。以上の工程により、部分ＳＯＩ構造を有する部分ＳＯＩ基板１０７が作製される。
【０００８】
この部分ＳＯＩ基板１０７では、単結晶シリコン膜１０５ａに隣接する多結晶シリコン膜（非単結晶シリコン膜）１０５ｂが、ゲッタリングサイトとして機能する。このため、高い歩留まりを安定的に得ることが可能になる。ところが、多結晶シリコン膜１０５ｂは、単結晶シリコン膜１０５ａに比べて成長レートが早い。このため、単結晶シリコン膜１０５ａと多結晶シリコン膜１０５ｂとの界面は、図７（ｃ）に示すように、単結晶シリコン膜１０５ａ側に傾く。この結果、図８（ａ）に示すように、非ＳＯＩ領域（バルク領域）内において、例えば埋め込み型の半導体素子を形成するための十分な膜厚（深さ）を有する素子形成可能領域が減少する。また、図８（ｂ）に示すように、その減少量は、必要とされる膜厚が厚くなるにつれて増大する。これにより、例えばメモリトレンチセルなど深さ方向に延びた素子を形成するために素子形成可能領域の膜厚を厚くした場合、単結晶シリコン膜１０５ａと多結晶シリコン膜１０５ｂとの界面（エピ／サブ界面）を素子が横切るおそれが大きくなる。
【０００９】
【特許文献１】
特開平６−２３２３６７号公報
【００１０】
【特許文献２】
特開平８−３３０５２７号公報
【００１１】
【特許文献３】
特開２０００−２２３６７９号公報
【００１２】
【発明が解決しようとする課題】
前述したように、ＤＲＡＭなどの半導体素子を、基板浮遊効果が生じるおそれのある一般的なＳＯＩ基板上に形成することは困難である。また、隣接するバルク領域に対する十分なゲッタリング能力を有し、かつ、バルク領域（素子形成可能領域）を狭めるおそれのないＳＯＩ領域を有する部分ＳＯＩ構造を、エピタキシャル成長法を利用して形成する方法は確立されていない。
【００１３】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、ＳＯＩ領域が、隣接する非ＳＯＩ領域（バルク領域）に対する十分なゲッタリング能力を有し、かつ、バルク領域（素子形成可能領域）を狭めていない良質な部分ＳＯＩ構造を具備する半導体基板をエピタキシャル成長法を用いて容易に作製できる半導体基板の製造方法を提供することにある。また、そのような良質な部分ＳＯＩ構造を有する半導体基板に半導体素子が適正に機能し得るように設けられた品質および信頼性の高い半導体装置を高い歩留まりで容易に製造できる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明の一態様に係る半導体基板の製造方法は、第１の単結晶シリコン層の一主面を部分的に覆って絶縁層を設ける工程と、前記第１の単結晶シリコン層の前記一主面のうち前記絶縁層で覆われていない露出表面上に、この露出表面に隣接する前記絶縁層の縁部を覆って第２の単結晶シリコン層をエピタキシャル成長させる工程と、前記第２の単結晶シリコン層をさらにエピタキシャル成長させつつ、前記絶縁層の露出表面上に非単結晶シリコン層を設ける工程と、を含み、前記第１の単結晶シリコン層、前記絶縁層、前記第２の単結晶シリコン層、および前記非単結晶シリコン層からなる領域のうち、前記絶縁層ならびに前記絶縁層を間に挟んで設けられた前記第１の単結晶シリコン層、前記第２の単結晶シリコン層、および前記非単結晶シリコン層からなる領域をＳＯＩ領域として形成するとともに、前記絶縁層から外れた位置に設けられた前記第１の単結晶シリコン層および前記第２の単結晶シリコン層からなる領域を非ＳＯＩ領域として形成する、ことを特徴とするものである。
【００２４】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、本発明に係る半導体基板の製造方法により製造された半導体基板の前記絶縁層から外れた位置において、前記第１の単結晶シリコン層の前記一主面とは反対側の主面上または前記第１の単結晶シリコン層の前記反対側の主面から前記第１の単結晶シリコン層の内部にかけての所定の位置に第１の半導体素子を設ける工程と、前記半導体基板の前記絶縁層から外れた位置において、前記第１の単結晶シリコン層の前記反対側の主面から少なくとも前記第２の単結晶シリコン層の内部にかけて前記第１の半導体素子とは異なる第２の半導体素子を設ける工程と、を含むことを特徴とするものである。
【００２７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態により説明する。
【００２８】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図３を参照しつつ説明する。図１および図２は、本実施形態に係る半導体基板の製造方法を示す工程断面図である。図３は、本実施形態に係る半導体装置を示す断面図である。
【００２９】
本実施形態の半導体基板およびその製造方法は、いわゆる貼り合わせ法およびエピタキシャル成長法を用いて部分ＳＯＩ基板を製造する方法について改善を図ったことを特徴とする。具体的には、ＳＯＩ領域中の非単結晶シリコン層が、ＳＯＩ領域に隣接する非ＳＯＩ領域内に侵入していない部分ＳＯＩ構造を有する部分ＳＯＩ基板を、貼り合わせ法および２段階のエピタキシャル成長法により製造することを特徴とする。
【００３０】
先ず、図１（ａ）に示すように、単結晶シリコンからなる第１のシリコン基板１の表面上に、陽極化成法により多孔質シリコン層（ポーラスシリコン層）２を設ける。続けて、ポーラスシリコン層２が設けられた第１のシリコン基板１を水素雰囲気下でアニールして、ポーラスシリコン層２の表層部を単結晶化させる。これにより、第１のシリコン基板１の上に第１の単結晶シリコン層３を設ける。この第１の単結晶シリコン層３は、第１のシリコン基板１をシード層として、エピタキシャル成長法により設けられる。続けて、第１の単結晶シリコン層（第１のエピタキシャルシリコン層）３の一主面上に、絶縁層としての熱酸化膜４をその膜厚が約０．２μｍとなるまで設ける。熱酸化膜４は、具体的には、シリコン酸化膜（ＳｉＯ2膜）である。このＳｉＯ2膜４は、埋め込み絶縁膜、あるいは埋め込み酸化膜（ＢＯＸ層：Buried Oxide層）とも称される。
【００３１】
次に、図１（ｂ）に示すように、第１の単結晶シリコン層３の表面上に設けられたＳｉＯ2膜４のうち、後述する非ＳＯＩ領域となる部分のＳｉＯ2膜４を、通常のパターニングおよびエッチングなどにより部分的に剥離する。これにより、第１の単結晶シリコン層３の非ＳＯＩ領域に含まれる部分の表面を、一旦露出させる。ＳｉＯ2膜４が残された領域は、後述するＳＯＩ領域となる。また、残されたＳｉＯ2膜４は、第１の単結晶シリコン層３の表面を所定のパターンでマスキング（パターニング）している。したがって、残されたＳｉＯ2膜４は、次に述べる第２の単結晶シリコン層５を設ける工程において、マスク（酸化膜マスク）として機能する。
【００３２】
次に、図１（ｃ）に示すように、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の露出表面を覆って、第２の単結晶シリコン層５を設ける。先ず、ＳｉＯ2膜４が部分的に剥離された第１のシリコン基板１を、約１０００℃にて水素クリーニングする。これにより、第１の単結晶シリコン層３の露出表面上に形成された図示しない自然酸化膜を除去する。続けて、自然酸化膜が除去された第１のシリコン基板１を図示しないチャンバー内に収容する。続けて、チャンバー内の圧力を約１０Torrに設定するとともに、第１のシリコン基板１をその基板温度が約１０００℃になるまで加熱する。この後、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面に向けて、ジクロルシラン（ＤＣＳ）および塩酸（ＨＣｌ）を含む原料ガスを供給する。この際、ＤＣＳのガス流量を約０．２５ｓｌｍに設定した。それとともに、ＨＣｌのガス流量を約０．１ｓｌｍに設定した。
【００３３】
前述した条件下で処理（成膜処理）を行うと、処理の始めにおいては、酸化膜マスク４の表面上に単結晶シリコンを堆積させることなく、第１の単結晶シリコン層３の酸化膜マスク４で覆われていない領域上にのみ単結晶シリコンを選択的に堆積させることができる。すなわち、この成膜処理の始めにおいては、第１の単結晶シリコン層３の露出表面上にのみ、第２の単結晶シリコン層５をエピタキシャル成長させることができる。この際、第２の単結晶シリコン層（第２のエピタキシャルシリコン層）５は、第１の単結晶シリコン層３をシード層として、第１の単結晶シリコン層３と一体化しつつエピタキシャル成長する。このように、塩素（Ｃｌ）を含む原料ガスを用いることにより、第２の単結晶シリコン層５を下地の材質に応じて選択的にエピタキシャル成長させることができる。
【００３４】
成膜処理を続けると、第２の単結晶シリコン層５は酸化膜マスク４と同程度の高さ（膜厚）まで成長する。さらに成膜時間を延ばすと、図１（ｄ）に示すように、第２の単結晶シリコン層５が酸化膜マスク４の縁部の表面上に乗り上げるように成長する。すなわち、酸化膜マスク４から外れた第１の単結晶シリコン層３の露出表面上に、この露出表面に隣接する酸化膜マスク４の縁部を覆って第２の単結晶シリコン層５が設けられる。本実施形態では、第１の単結晶シリコン層３の露出表面上および酸化膜マスク４の縁部の表面上に、第２の単結晶シリコン層５を、その第１の単結晶シリコン層３上の膜厚が約０．４μｍになるまで設けた。この際、図１（ｄ）中Ｗで示す酸化膜マスク４上への第２の単結晶シリコン層５の乗り上げ幅は、約０．１８μｍであった。
【００３５】
次に、図１（ｅ）に示すように、第２の単結晶シリコン層５をエピタキシャル成長させつつ、第２の単結晶シリコン層５で覆われていない酸化膜マスク４の露出表面上に非単結晶シリコン層６を設ける。以下、詳しく説明する。
【００３６】
先ず、第２の単結晶シリコン層５が設けられた第１のシリコン基板１の基板温度（成膜温度）を約１０００℃から約７００℃まで低下させる。それとともに、チャンバー内に供給する原料ガスを、Ｃｌを含む原料ガスからＣｌを含まない原料ガスに切り替える。具体的には、チャンバー内にＳｉＨ4ガスを供給する。このような条件下で成膜処理を行うと、図１（ｅ）に示すように、酸化膜マスク４の有無に係わらず、第１の単結晶シリコン層３の上方で全面的に、第２の単結晶シリコン層５がさらにエピタキシャル成長し続ける。それとともに、第２の単結晶シリコン層５から外れた酸化膜マスク４の露出表面上には、非単結晶シリコン層６が成膜される。この非単結晶シリコン層６は、酸化膜マスク４を下地層として成長することにより、多結晶シリコン層となる。このように、塩素（Ｃｌ）を含まない原料ガスを用いることにより、下地層の材質に応じて、第２の単結晶シリコン層５および多結晶シリコン層６を併行して設けることができる。
【００３７】
一般に、多結晶シリコン層の成長表面には単結晶シリコン層の成長表面よりもステップが多く存在し、シリコン原子の吸着確率が高いため、同一の成膜条件下では多結晶シリコン層は単結晶シリコン層よりも成長速度が速い。したがって、単結晶シリコン層と多結晶シリコン層とを同一の成膜条件下で略同じ高さから設けると、図示は省略するが、成膜処理が進むに連れて多結晶シリコン層が単結晶シリコン層の上に覆い被さるように成長する。すなわち、単結晶シリコン層と多結晶シリコン層との界面が単結晶シリコン層の側に傾くように、単結晶シリコン層および多結晶シリコン層が併行して成長する。
【００３８】
この結果、従来技術に係る部分ＳＯＩ基板（部分ＳＯＩ構造）の製造方法では、ＳＯＩ領域中の多結晶シリコン層が非ＳＯＩ領域内に侵入して、非ＳＯＩ領域（バルク領域）中の素子形成可能領域が減少する。特に、メモリトレンチセルなど深さ方向に延びた埋め込み型の半導体素子を形成するための、十分な膜厚（深さ）を有する素子形成可能領域が減少する。そして、その減少量は、必要とされる膜厚が厚くなるにつれて増大する。多結晶シリコン層が侵入した素子形成可能領域内に埋め込み型の半導体素子を形成すると、半導体素子が単結晶シリコン層と多結晶シリコン層との界面を横切るおそれが大きい。半導体素子が単結晶シリコン層と多結晶シリコン層との界面を横切ると、半導体素子が正常に機能し難くなる。ひいては、半導体素子が単結晶シリコン層と多結晶シリコン層との界面を横切った状態で設けられた半導体装置は正常に機能し難くなる。また、半導体装置の歩留まりが低下する。
【００３９】
これに対して本実施形態では、前述したように、予め第１の単結晶シリコン層３の表面およびこの表面に隣接する酸化膜マスク４の縁部を覆って、第２の単結晶シリコン層５を設けておく。すると、第２の単結晶シリコン層５および多結晶シリコン層６の成膜を開始した際には、第２の単結晶シリコン層５は、主に酸化膜マスク４上に設けられていない部分がエピタキシャル成長する。それとともに、酸化膜マスク４の露出表面上および酸化膜マスク４の縁部上の第２の単結晶シリコン層５の表面上には、多結晶シリコン層６が堆積する。ところが、成膜処理を続けると、前述したように多結晶シリコン層６が第２の単結晶シリコン層５より成長速度が早いにも拘らず、酸化膜マスク４上の第２の単結晶シリコン層５が多結晶シリコン層６の上に覆い被さるようにエピタキシャル成長し始める。ちなみに、前述した成膜条件下では、第２の単結晶シリコン層５の成長速度（成膜レート）は約０．２５μｍ／ｍｉｎであった。これに対して、多結晶シリコン層６の成長速度は約０．３５μｍ／ｍｉｎであった。
【００４０】
以後、成膜処理を続けると、図１（ｅ）に示すように、第２の単結晶シリコン層５と多結晶シリコン層６との界面が多結晶シリコン層６の側に傾くように、第２の単結晶シリコン層５および多結晶シリコン層６が併行して成長する。本実施形態では、第２の単結晶シリコン層５の表面と多結晶シリコン層６の表面とが略同じ高さに達するまで、前述した成膜処理を約２分間続ける。これにより、第１のシリコン基板１上に、表面の段差が殆ど無い第２の単結晶シリコン層５および多結晶シリコン層６を設けることができる。
【００４１】
第２の単結晶シリコン層５の表面と多結晶シリコン層６の表面とが略同じ高さに達した際、図１（ｅ）中θで示す第２の単結晶シリコン層５と多結晶シリコン層６との界面の傾きの角度は、約３０℃であった。すなわち、第２の単結晶シリコン層５と多結晶シリコン層６との界面は、酸化膜マスク４（第１のシリコン基板１）の法線方向から酸化膜マスク４側に向けて約３０℃傾いていた。当然、第２の単結晶シリコン層５と多結晶シリコン層６との界面は、酸化膜マスク４上にとどまっている。
【００４２】
次に、図２（ａ）に示すように、第２の単結晶シリコン層５の表面および多結晶シリコン層６の表面に、第３の単結晶シリコン層７を貼り合わせる。具体的には、シリコン層６の表面に、単結晶シリコンからなる第２のシリコン基板７を接着する。この第２のシリコン基板７は支持基板、あるいはハンドリング・ウェーハとも称される。第２の単結晶シリコン層５の表面および多結晶シリコン層６の表面に貼り合わされた第３の単結晶シリコン層７は、第２の単結晶シリコン層５と一体化する。そして、図２（ｂ）に示すように、第１の単結晶シリコン層３、第２の単結晶シリコン層５、および第３の単結晶シリコン層７は、一体化して１つの単結晶シリコン層８を形成する。
【００４３】
なお、第２の単結晶シリコン層５の表面の高さと多結晶シリコン層６の表面の高さとが略一致していない場合、それら各表面上に第２のシリコン基板７を適正に貼り合わせることが困難になる。この場合、第２の単結晶シリコン層５および多結晶シリコン層６の各表面上に第３の単結晶シリコン層７を貼り合わせるのに先立って、それら各表面に平坦化処理を施す。例えば、第２の単結晶シリコン層５および多結晶シリコン層６の各表面にＣＭＰを施して、それら各表面を略同じ高さに調整する。
【００４４】
次に、図２（ｂ），（ｃ）に示すように、第１のシリコン基板１、ポーラスシリコン層２、および第１の単結晶シリコン層３からなる活性層側のシリコン層を薄肉化する。本実施形態では、この活性層側のシリコン層の薄肉化に、シリコン層の厚さを制御し易い、いわゆるＥＬＴＲＡＮ（Epitaxial Transfer）法を用いた。具体的には、図２（ｂ）に示すように、先ずポーラスシリコン層２をウォータジェットを用いて切断する。続けて、図２（ｃ）に示すように、第１の単結晶シリコン層３の表面（裏面）上に残留しているポーラスシリコン層２を、例えばウェットエッチングにより除去する。これにより、活性層側に第１の単結晶シリコン層３だけを残して、活性層側のシリコン層を薄肉化する。さらに、残された第１の単結晶シリコン層３の表面を水素雰囲気下で熱処理する。これにより、第１の単結晶シリコン層３の表面、すなわち活性層側シリコン層の表面を平坦化する。以上で、本実施形態の半導体基板の製造工程を終了する。
【００４５】
これまでの工程により、所望する部分ＳＯＩ構造を有する半導体基板（部分ＳＯＩ基板）１１を得ることができる。この部分ＳＯＩ基板１１は、図２（ｃ）に示すように、第１〜第３の単結晶シリコン層３，５，７からなる単結晶シリコン層８、ＳｉＯ2膜（絶縁層）４、および多結晶シリコン層（非単結晶シリコン層）６からなるＳＯＩ領域１０と、単結晶シリコン層８のみからなる非ＳＯＩ領域（バルク領域）９とが隣接する部分ＳＯＩ構造を有している。
【００４６】
詳しく説明すると、この部分ＳＯＩ基板１１では、単結晶シリコン層８の活性層側の表層部に、ＳｉＯ2膜４が単結晶シリコン層８の表面に沿って部分的に設けられている。そして、多結晶シリコン層６が、ＳｉＯ2膜４の主面のうち、単結晶シリコン層８の活性層側表面の反対側の主面に接して設けられている。また、多結晶シリコン層６は、その第２の単結晶シリコン層５との界面をＳｉＯ2膜４の主面上に位置して、ＳｉＯ2膜４の主面上にのみ設けられている。すなわち、この部分ＳＯＩ基板１１では、単結晶シリコン層８に対して十分なゲッタリング能力を発揮し得る多結晶シリコン層６がＳＯＩ領域１０中にのみ設けられており、非ＳＯＩ領域９中に侵入していない。これにより、非ＳＯＩ領域９全体を良質な素子形成可能領域として利用することができる。
【００４７】
次に、本実施形態に係る半導体装置およびその製造方法について、図３を参照しつつ説明する。本実施形態の半導体装置およびその製造方法は、埋め込み型の半導体素子が適正に機能するように、埋め込み型の半導体素子を十分な深さを確保して部分ＳＯＩ基板に設けることを特徴とする。それとともに、半導体素子を、基板浮遊効果を抑制して部分ＳＯＩ基板に設けることを特徴とする。具体的には、前述した半導体基板１１に半導体素子を設けることを特徴とする。
【００４８】
先ず、図３に示すように、部分ＳＯＩ基板１１の非ＳＯＩ領域（バルク領域）９内にトレンチ１２を形成する。本実施形態では、トレンチ１２を、単結晶シリコン層８の活性層側の表面から、ＳＯＩ領域１０中の多結晶シリコン層６の最下部と同程度の深い位置にかけて形成する。続けて、通常のキャパシタ素子の製造方法を用いて、埋め込みプレート電極１３、キャパシタ用絶縁膜１４、および蓄積電極１５をそれぞれトレンチ１２内に設ける。これにより、埋め込み型の半導体素子である、第２の半導体素子としてのメモリトレンチセル１６をバルク領域９内に作製する。
【００４９】
次に、素子分離領域１７をバルク領域９内の２箇所に形成する。この際、一方の素子分離領域１７は、バルク領域９とＳＯＩ領域１０との境界において、ＳｉＯ2膜４に接して形成される。続けて、バルク領域９内およびＳＯＩ領域１０内に、図示しないウェルおよびチャネルを形成する。続けて、単結晶シリコン層８の活性層側の表面上に、ゲート１８およびゲート絶縁膜１９を形成する。ゲート絶縁膜１９は、底壁部１９ａ、上壁部１９ｂ、および側壁部１９ｃから構成される。続けて、単結晶シリコン層８の活性層側の表層部にイオン注入した後、熱拡散処理などを行ってソース・ドレイン２０（２１）を形成する。これにより、第１の半導体素子としてのトランジスタ２２を、バルク領域９内およびＳＯＩ領域１０内にそれぞれ１個ずつ作製する。
【００５０】
なお、バルク領域９内に形成されるソース・ドレイン２０（２１）の一方は、メモリトレンチセル１６の上端部と電気的に接続されて形成される。また、ＳＯＩ領域１０内に作製されたトランジスタ２２は、バルク領域９内に作製されたトランジスタ２２に比べて、基板浮遊効果に対するスペックが緩く設定されていることが好ましい。
【００５１】
以上で、本実施形態の半導体装置の製造工程を終了する。これまでの工程により、所望する半導体装置２３を得ることができる。すなわち、この半導体装置２３では、メモリトレンチセル１６が、単結晶シリコン層８と多結晶シリコン層６との界面を横切ること無く、十分な深さを確保してバルク領域９内に設けられている。これにより、メモリトレンチセル１６は、十分な容量を確保しているとともに、適正に機能することができる。また、バルク領域９内に設けられたトランジスタ２２は、基板浮遊効果による性能劣化が生じるおそれが無いので、適正に機能することができる。なお、バルク領域９内に設けられたメモリトレンチセル１６およびトランジスタ２２を、図示しないロジック回路の構成要素としても構わない。同様に、ＳＯＩ領域１０内に設けられたトランジスタ２２を、図示しないＤＲＡＭの構成要素としても構わない。
【００５２】
以上説明したように、この第１実施形態によれば、部分ＳＯＩ基板１１のＳＯＩ領域１０は、これに隣接する非ＳＯＩ領域９に対する十分なゲッタリング能力を有している。それとともに、部分ＳＯＩ基板１１は、その非ＳＯＩ領域９全体を良質な素子形成可能領域として利用することができる。
【００５３】
また、本実施形態の半導体基板の製造方法においては、単結晶シリコン層８（第２の単結晶シリコン層５）を設ける際に、選択的エピタキシャル成長法および全面エピタキシャル成長法からなる２段階エピタキシャル成長法を採用する。これにより、ＳＯＩ領域１０中の多結晶シリコン層６と、この多結晶シリコン層６に隣接する非ＳＯＩ領域９中の第２の単結晶シリコン層５とを、それぞれ適正な位置に略併行して設けることができる。したがって、本実施形態の半導体基板の製造方法によれば、前述した良質な部分ＳＯＩ構造を具備する部分ＳＯＩ基板１１を、エピタキシャル成長法を用いて容易に製造できる。
【００５４】
また、本実施形態の半導体装置２３においては、部分ＳＯＩ基板１１の非ＳＯＩ領域９中に設けられたトランジスタ２２は、基板浮遊効果が生じるおそれを抑制されている。それとともに、非ＳＯＩ領域９中に設けられたメモリトレンチセル１６は、キャパシタ素子として適正に機能し得る十分な深さを確保されている。すなわち、半導体装置２３では、メモリトレンチセル１６およびトランジスタ２２が、それぞれ適正に機能し得る状態で良質な部分ＳＯＩ構造を有する部分ＳＯＩ基板１１に設けられているので、品質および信頼性が高い。
【００５５】
また、本実施形態の半導体装置の製造方法によれば、そのような品質および信頼性の高い半導体装置２３を、高い歩留まりで容易に製造できる。
【００５６】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図４〜図６を参照しつつ説明する。図４および図５は、本実施形態に係る半導体基板の製造方法を示す工程断面図である。図６は、本実施形態に係る半導体装置を示す断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００５７】
先ず、本実施形態に係る半導体基板およびその製造方法について、図４および図５を参照しつつ説明する。本実施形態の半導体基板およびその製造方法は、ＳＯＩ領域中の非単結晶シリコン層がＳＯＩ領域に隣接する非ＳＯＩ領域内に侵入していない部分ＳＯＩ構造を有する部分ＳＯＩ基板を、貼り合わせ法および固相エピタキシャル成長法により製造されていることを特徴とする。
【００５８】
先ず、図４（ａ）に示すように、第１実施形態と同様の方法により、第１のシリコン基板１の上に、ポーラスシリコン層２、第１の単結晶シリコン層３、および膜厚が約０．２μｍのＳｉＯ2膜４を積層して設ける。
【００５９】
次に、図４（ｂ）に示すように、第１実施形態と同様の方法により、後述する非ＳＯＩ領域となる領域のＳｉＯ2膜４を剥離させ、後述するＳＯＩ領域となる領域にのみＳｉＯ2膜４を残す。
【００６０】
次に、図４（ｃ）に示すように、第１の単結晶シリコン層３の露出表面上およびＳｉＯ2膜４の表面上に、全面的に非晶質シリコン層（アモルファスシリコン層）３１を設ける。具体的には、第１のシリコン基板１をその基板温度が約５００℃になるまで加熱した後、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面に向けて、ＳｉＨ4ガスを供給する。これにより、第１の単結晶シリコン層３の露出表面上およびＳｉＯ2膜４の表面上に、アモルファスシリコン層３１をその膜厚が約０．４μｍになるまで設ける。
【００６１】
次に、図４（ｄ）に示すように、少なくともＳｉＯ2膜４で覆われていない第１の単結晶シリコン層３の上方のアモルファスシリコン層３１を単結晶化させる。以下、詳しく説明する。
【００６２】
アモルファスシリコン層３１が設けられた第１のシリコン基板１の基板温度を約５００℃から約９００℃まで上昇させて、アモルファスシリコン層３１に加熱処理を施す。すると、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の上方のアモルファスシリコン層３１は、第１の単結晶シリコン層３をシード層として固相エピタキシャル成長し、第２の単結晶シリコン層３２に変質する。第２の単結晶シリコン層３２は、第１の単結晶シリコン層３と一体化しつつ固相エピタキシャル成長する。この際、ＳｉＯ2膜４の上方のアモルファスシリコン層３１は、ＳｉＯ2膜４を下地層として固相エピタキシャル成長して、多結晶シリコン層３３に変質する。
【００６３】
第２の単結晶シリコン層３２は、先ずアモルファスシリコン層３１の厚さ方向に沿って成長する。これにより、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の上方のアモルファスシリコン層３１は、全て第２の単結晶シリコン層３２に変質する。第２の単結晶シリコン層３２がアモルファスシリコン層３１の表面まで達した後、さらに加熱処理を続けると、ＳｉＯ2膜４上のアモルファスシリコン層３１も単結晶化し始める。これにより、図４（ｅ）に示すように、第２の単結晶シリコン層３２がＳｉＯ2膜４の縁部の表面上にも乗り上げるように成長する。本実施形態では、第２の単結晶シリコン層３２と多結晶シリコン層３３との界面の略すべてがＳｉＯ2膜４の上方に到達するまで、アモルファスシリコン層３１への加熱処理を続ける。
【００６４】
次に、図５（ａ）に示すように、第２の単結晶シリコン層３２および多結晶シリコン層３３の表面にＣＭＰ処理を施して、それら各層３２，３３の表面を平坦化する。これにより、第２の単結晶シリコン層３２の表面と多結晶シリコン層３３の表面とを、略等しい高さに調整する。
【００６５】
次に、図５（ｂ）に示すように、第１実施形態と同様の方法により、第２の単結晶シリコン層３２および多結晶シリコン層３３の表面に、第２のシリコン基板（第３の単結晶シリコン層）７を貼り合わせる。貼り合わされた第３の単結晶シリコン層７は、第２の単結晶シリコン層３２と一体化する。そして、図５（ｂ）に示すように、第１の単結晶シリコン層３、第２の単結晶シリコン層３２、および第３の単結晶シリコン層７は、一体化して１つの単結晶シリコン層３４を形成する。
【００６６】
次に、図５（ｃ），（ｄ）に示すように、第１実施形態と同様の方法により、活性層側のシリコン層を薄肉化した後、その表面を平坦化する。以上で、本実施形態の半導体基板の製造工程を終了する。
【００６７】
これまでの工程により、所望する部分ＳＯＩ構造を有する半導体基板（部分ＳＯＩ基板）３７を得ることができる。この部分ＳＯＩ基板３７は、図５（ｄ）に示すように、第１〜第３の単結晶シリコン層３，３２，７からなる単結晶シリコン層３４、ＳｉＯ2膜（絶縁層）４、および多結晶シリコン層（非単結晶シリコン層）３３からなるＳＯＩ領域３６と、単結晶シリコン層３４のみからなる非ＳＯＩ領域（バルク領域）３５とが隣接する部分ＳＯＩ構造を有している。この部分ＳＯＩ基板３７においては、多結晶シリコン層３３が、その第２の単結晶シリコン層３２との界面をＳｉＯ2膜４の主面上に位置して、ＳｉＯ2膜４の主面上にのみ設けられている。すなわち、この部分ＳＯＩ基板３７では、単結晶シリコン層３４に対して十分なゲッタリング能力を発揮し得る多結晶シリコン層３３がＳＯＩ領域３６中にのみ残されており、ＳＯＩ領域３６に隣接する非ＳＯＩ領域３５中に残っていない。これにより、非ＳＯＩ領域３５全体を良質な素子形成可能領域として利用することができる。
【００６８】
次に、本実施形態に係る半導体装置およびその製造方法について、図６を参照しつつ簡潔に説明する。本実施形態の半導体装置およびその製造方法は、半導体素子が適正に機能するように、前述した半導体基板３７に半導体素子を設けることを特徴とする。
【００６９】
本実施形態の半導体装置３８およびその製造方法が、前述した第１実施形態の半導体装置２３およびその製造方法と大きく異なっている点は、部分ＳＯＩ基板１１の代わりに、部分ＳＯＩ基板３７を用いるという点である。半導体装置３８では、メモリトレンチセル１６が、単結晶シリコン層３４と多結晶シリコン層３３との界面を横切ること無く、単結晶シリコン層３４の活性層側の表面から多結晶シリコン層３３の最下部よりも十分に深い位置にかけて設けられている。これにより、メモリトレンチセル１６は、極めて十分な容量を確保しているとともに、適正に機能することができる。また、非ＳＯＩ領域３５内に設けられたトランジスタ２２は、基板浮遊効果を抑制されているのはもちろんである。
【００７０】
以上説明したように、この第２実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、固相エピタキシャル成長法を用いることにより、単一のガスソースのみで、第２の単結晶シリコン層３２と多結晶シリコン層３３とを、それぞれ適正な位置に作り分けることができる。したがって、本実施形態の半導体基板の製造方法によれば、ＳＯＩ領域３６が隣接する非ＳＯＩ領域３５に対する十分なゲッタリング能力を有し、かつ、ＳＯＩ領域３６が非ＳＯＩ領域３５を狭めていない良質な部分ＳＯＩ構造を具備する部分ＳＯＩ基板３７を、より容易に製造できる。ひいては、良質な部分ＳＯＩ構造を有する半導体基板３７を具備するとともに、適正に機能し得るメモリトレンチセル１６およびトランジスタ２２が設けられた品質および信頼性の高い半導体装置を、高い歩留まりで、かつ、より容易に製造できる。
【００７１】
なお、本発明に係る半導体基板、半導体基板の製造方法、半導体装置、および半導体装置の製造方法は、前述した第１および第２の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００７２】
例えば、第１実施形態において、ＳｉＯ2膜４上に設ける第２の単結晶シリコン層５の乗り上げ幅Ｗおよび高さなどは、その後工程において成長させる第２の単結晶シリコン層５の成長速度と多結晶シリコン層６の成長速度との比に応じて適宜、適正な大きさに設定して構わない。これにより、第２の単結晶シリコン層５と多結晶シリコン層６との界面の傾きの角度θを適宜、適正な大きさに設定できる。すなわち、ＳＯＩ領域１０内へ侵入する第２の単結晶シリコン層５の侵入量（侵入幅）を適宜、適正な大きさに設定できる。これは、第２実施形態において、ＳｉＯ2膜４上に設ける第２の単結晶シリコン層３２の乗り上げ幅および高さなどについても同様である。
【００７３】
また、第１実施形態においては、第２の単結晶シリコン層５および多結晶シリコン層６を併行して設けるのに先立って、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の露出表面およびこの露出表面に隣接するＳｉＯ2膜４の縁部を覆って、第２の単結晶シリコン層５を設けた。しかし、このような成膜方法には限定されない。例えば、先ず、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面全体を覆って、第２の単結晶シリコン層５を設ける。続けて、所定のリソグラフィ工程およびエッチング工程により、第１の単結晶シリコン層３の表面に隣接するＳｉＯ2膜４の縁部上の第２の単結晶シリコン層５を除いて、ＳｉＯ2膜４上の第２の単結晶シリコン層５を除去する。この後、第２の単結晶シリコン層５が除去されたＳｉＯ2膜４上に、多結晶シリコン層６を選択的に設ける。このような成膜方法でも、前述した第１実施形態と同様に、所望の部分ＳＯＩ構造を有する部分ＳＯＩ基板１１を得ることができる。
【００７４】
また、第１および第２実施形態においては、シリコン層の厚さを制御し易いＥＬＴＲＡＮ法を用いて活性層側のシリコン層を薄膜化したが、これに限定されない。例えば、活性層側のシリコン層に水素イオンを打ち込んだ後に熱処理により薄肉化する方法（ＵＮＩＢＯＮＤ法）を採用しても構わない。あるいは、ＣＭＰ法などのように、研磨により薄肉化する方法などを採用しても構わない。
【００７５】
また、第２実施形態においては、第２の単結晶シリコン層３２および多結晶シリコン層３３のそれぞれの表面を平坦化して高さを揃える工程に、膜厚の制御性がよいＣＭＰ法を採用したが、これに限定されない。例えば、ウェットエッチングによっても同様の効果を得ることができる。あるいは、熱酸化およびウェットエッチングを組み合わせて用いてもよい。
【００７６】
また、第２実施形態においては、少なくともＳｉＯ2膜４から外れた第１の単結晶シリコン層３の上方のアモルファスシリコン層３１を単結晶化させた。しかし、このような成膜方法には限定されない。例えば、先ず、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面全体を覆って設けられたアモルファスシリコン層３１全体を、加熱処理により第２の単結晶シリコン層３２に変質させる。続けて、所定のリソグラフィ工程およびエッチング工程により、第１の単結晶シリコン層３の露出表面に隣接するＳｉＯ2膜４の縁部上の第２の単結晶シリコン層３２を除いて、ＳｉＯ2膜４上の第２の単結晶シリコン層３２を除去する。この後、第２の単結晶シリコン層３２が除去されたＳｉＯ2膜４上に、多結晶シリコン層３３を選択的に設ける。このような成膜方法でも、前述した第２実施形態と同様に、所望の部分ＳＯＩ構造を有する部分ＳＯＩ基板３７を得ることができる。
【００７７】
さらに、第１および第２実施形態においては、各部分ＳＯＩ基板１１，３７の非ＳＯＩ領域（バルク領域）９，３５にメモリトレンチセル１６およびトランジスタ２２を１個ずつ作製するとともに、ＳＯＩ領域１０，３６にはトランジスタ２２のみを作製したが、これに限定されない。メモリトレンチセル１６およびトランジスタ２２の作製位置や個数は、所望する半導体装置２３，３８の構成に応じて適宜、適正な状態に設定して構わない。また、部分ＳＯＩ基板１１，３７には、半導体素子としてメモリトレンチセル１６およびトランジスタ２２を設けたが、これらに限定されない。部分ＳＯＩ基板１１，３７には、所望する半導体装置２３，３８の構成に応じて様々な半導体素子を設けることができる。
【００７８】
なお、前述した良質な部分ＳＯＩ構造を有する部分ＳＯＩ基板１１，３７は、高性能ロジック回路とＤＲＡＭとを１チップに混載する半導体装置への採用に適しているのはもちろんである。特に、ＳＯＩ基板上にＭＯＳＦＥＴを形成する、ＳＯＩ−ＭＯＳＦＥＴへの採用に適している。
【００７９】
【発明の効果】
本発明に係る半導体基板の製造方法によれば、非単結晶シリコン層がＳＯＩ領域中にのみ設けられており、非ＳＯＩ領域全体を良質な素子形成可能領域として利用できる部分ＳＯＩ構造を有する半導体基板を、エピタキシャル成長法を用いて容易に製造することができる。すなわち、本発明に係る半導体基板の製造方法によれば、ＳＯＩ領域が、隣接する非ＳＯＩ領域に対する十分なゲッタリング能力を有し、かつ、バルク領域（素子形成可能領域）を狭めていない良質な部分ＳＯＩ構造を具備する半導体基板を、エピタキシャル成長法を用いて容易に製造することができる。
【００８２】
また、本発明に係る半導体装置の製造方法によれば、本発明に係る半導体基板の製造方法により製造された半導体基板を用いる。そして、これらの半導体基板の非ＳＯＩ領域中に、第１の半導体素子を、基板浮遊効果が生じるおそれを抑制して設ける。また、同じく非ＳＯＩ領域中に、第２の半導体素子を、適正に機能し得る十分な深さを確保して設ける。したがって、本発明に係る半導体装置の製造方法によれば、良質な部分ＳＯＩ構造を有する半導体基板に半導体素子が適正に機能し得るように設けられた品質および信頼性の高い半導体装置を、高い歩留まりで容易に製造することができる。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体基板の製造方法を示す工程断面図。
【図２】 第１実施形態に係る半導体基板の製造方法を示す工程断面図。
【図３】 第１実施形態に係る半導体装置を示す断面図。
【図４】 第２実施形態に係る半導体基板の製造方法を示す工程断面図。
【図５】 第２実施形態に係る半導体基板の製造方法を示す工程断面図。
【図６】 第２実施形態に係る半導体装置を示す断面図。
【図７】 従来技術に係る半導体基板の製造方法を示す工程断面図。
【図８】 従来技術に係る半導体基板を示す断面図。
【符号の説明】
３…第１の単結晶シリコン層、４…ＳｉＯ2膜（酸化膜マスク、絶縁層）、５，３２…第２の単結晶シリコン層、６，３３…多結晶シリコン層（非単結晶シリコン層）、７…第３の単結晶シリコン層（第２のシリコン基板）、８，３４…単結晶シリコン層、１１，３７…部分ＳＯＩ基板（半導体基板）、１６…メモリトレンチセル（第２の半導体素子）、２２…トランジスタ（第１の半導体素子）、２３，３８…半導体装置、３１…アモルファスシリコン層（非晶質シリコン層）
【発明の属する技術分野】
本発明は、ＳＯＩ領域が部分的に形成された半導体基板の製造方法、およびこの半導体基板を具備する半導体装置の製造方法に係り、特に単結晶シリコン層がエピタキシャル成長により形成された半導体基板の製造方法、およびこの半導体基板を具備する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、高性能ロジック回路とＤＲＡＭとを混載させた半導体デバイスの需要が高まっている。これに伴って、ＳＯＩ（Silicon on Insulator）構造を有する半導体基板（ＳＯＩ基板）用いて高性能化させたロジック回路に、ＤＲＡＭを混載させる技術の要求が高まっている（例えば特許文献１参照）。特に、ＳＯＩ基板上にＭＯＳＦＥＴを形成したＳＯＩ−ＭＯＳＦＥＴは、高性能ロジック回路として有望視されている。
【０００３】
ところが、いわゆる基板浮遊効果により、たとえゲート電圧が０（ＯＦＦ状態）であっても、ソース電圧とドレイン電圧との差によっては、寄生ＭＯＳＦＥＴ電流や寄生バイポーラ電流がリーク電流としてソース・ドレイン間に流れる。このような現象は、ＤＲＡＭのメモリセル用トランジスタなど、リーク電流に対するスペックが厳しい箇所において、リテンションの劣化などを引き起こす。また、基板浮遊効果によってＤＲＡＭセンスアンプ回路が有するペア・トランジスタのしきい値がずれるので、センスマージンが低下する。このような理由により、高性能ロジック回路と同様のＭＯＳＦＥＴ構造を有するＤＲＡＭなどを、一般的なＳＯＩ基板上に形成することは困難である。
【０００４】
そこで、シリコン層がＳＯＩ領域および非ＳＯＩ領域の二つの領域から構成されている、いわゆる部分ＳＯＩ構造を有する部分ＳＯＩ基板の利用が試みられている（例えば特許文献２、３参照）。例えばトランジスタを非ＳＯＩ領域（バルク領域）に形成することにより、基板浮遊効果を回避できる。このように、部分ＳＯＩ基板は、ＤＲＡＭ混載ＬＯＧＩＣやembedded ＤＲＡＭ（ｅＤＲＡＭ）など、ＳＯＩ領域およびバルク領域の両領域を必要とする回路に有用である。
【０００５】
部分ＳＯＩ基板の作製法として、例えばＳＯＩ基板のＳＯＩ層とＢＯＸ（Buried Oxide）層とを選択的にエッチングして除去することにより形成された領域を、シリコンで埋め戻す方法が試みられている。あるいは、シリコン基板に部分的に酸素をインプラントして、このインプラント領域にのみ分離酸化膜を形成する方法が試みられている。しかし、これらの方法では、例えばＳＯＩ領域に隣接するバルク領域が重金属に汚染された場合におけるＳＯＩ領域のゲッタリング能力が不十分であり、高い歩留まりを安定的に得ることが難しい。これら以外の作製法としては、いわゆる貼り合わせ法がある。この貼り合わせ法では、シリコン基板上の一部に酸化膜を形成し、この酸化膜上にシリコンを堆積させた後、そのシリコン基板と他のシリコン基板とを貼り合わせて部分ＳＯＩ構造を作製する。以下、この貼り合わせ法を、図７および図８を参照しつつ簡潔に説明する。
【０００６】
先ず、図７（ａ）に示すように、シリコン基板１０１の一主面上に非単結晶シリコン膜１０２、単結晶シリコン膜１０３、およびシリコン酸化膜（ＳｉＯ2膜）１０４を積層させて形成する。続けて、図７（ｂ）に示すように、ＳｉＯ2膜１０４を部分的に剥離させて、単結晶シリコン膜１０３の表面を一部露出させる。続けて、図７（ｃ）に示すように、単結晶シリコン膜１０３およびＳｉＯ2膜１０４の上に、シリコン膜１０５をエピタキシャル成長法により堆積させる。この際、シリコン膜１０５は、その下地（シード層）の材質の違いにより、２種類の層に分かれつつ形成される。単結晶シリコン膜１０３上のシリコン膜１０５ａは、その大部分が単結晶シリコン膜（層）１０５ａとして形成される。これに対して、ＳｉＯ2膜１０４上のシリコン膜１０５ｂは、多結晶シリコン膜（層）１０５ｂとして形成される。また、単結晶シリコン膜１０５ａは、単結晶シリコン膜１０３と一体化しつつ単結晶シリコン膜１０３上に堆積される。
【０００７】
次に、図７（ｄ）に示すように、単結晶シリコン膜１０５ａおよび多結晶シリコン膜１０５ｂの表面を平坦化処理した後、膜１０５ａ，１０５ｂの表面に支持基板となる他のシリコン基板１０６を貼り合わせる。このシリコン基板１０６は単結晶シリコンにより形成されており、単結晶シリコン膜１０５ａと一体化する。続けて、図７（ｅ）に示すように、シリコン基板１０１を非単結晶シリコン膜１０２において切断し、図示しない半導体素子などが形成される活性層側のシリコン層（単結晶シリコン膜１０３）を薄膜化する。続けて、図７（ｆ）に示すように、非単結晶シリコン膜１０２を研磨して除去するとともに、単結晶シリコン膜１０３の表面に平坦化処理などの所定の表面処理を施す。以上の工程により、部分ＳＯＩ構造を有する部分ＳＯＩ基板１０７が作製される。
【０００８】
この部分ＳＯＩ基板１０７では、単結晶シリコン膜１０５ａに隣接する多結晶シリコン膜（非単結晶シリコン膜）１０５ｂが、ゲッタリングサイトとして機能する。このため、高い歩留まりを安定的に得ることが可能になる。ところが、多結晶シリコン膜１０５ｂは、単結晶シリコン膜１０５ａに比べて成長レートが早い。このため、単結晶シリコン膜１０５ａと多結晶シリコン膜１０５ｂとの界面は、図７（ｃ）に示すように、単結晶シリコン膜１０５ａ側に傾く。この結果、図８（ａ）に示すように、非ＳＯＩ領域（バルク領域）内において、例えば埋め込み型の半導体素子を形成するための十分な膜厚（深さ）を有する素子形成可能領域が減少する。また、図８（ｂ）に示すように、その減少量は、必要とされる膜厚が厚くなるにつれて増大する。これにより、例えばメモリトレンチセルなど深さ方向に延びた素子を形成するために素子形成可能領域の膜厚を厚くした場合、単結晶シリコン膜１０５ａと多結晶シリコン膜１０５ｂとの界面（エピ／サブ界面）を素子が横切るおそれが大きくなる。
【０００９】
【特許文献１】
特開平６−２３２３６７号公報
【００１０】
【特許文献２】
特開平８−３３０５２７号公報
【００１１】
【特許文献３】
特開２０００−２２３６７９号公報
【００１２】
【発明が解決しようとする課題】
前述したように、ＤＲＡＭなどの半導体素子を、基板浮遊効果が生じるおそれのある一般的なＳＯＩ基板上に形成することは困難である。また、隣接するバルク領域に対する十分なゲッタリング能力を有し、かつ、バルク領域（素子形成可能領域）を狭めるおそれのないＳＯＩ領域を有する部分ＳＯＩ構造を、エピタキシャル成長法を利用して形成する方法は確立されていない。
【００１３】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、ＳＯＩ領域が、隣接する非ＳＯＩ領域（バルク領域）に対する十分なゲッタリング能力を有し、かつ、バルク領域（素子形成可能領域）を狭めていない良質な部分ＳＯＩ構造を具備する半導体基板をエピタキシャル成長法を用いて容易に作製できる半導体基板の製造方法を提供することにある。また、そのような良質な部分ＳＯＩ構造を有する半導体基板に半導体素子が適正に機能し得るように設けられた品質および信頼性の高い半導体装置を高い歩留まりで容易に製造できる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明の一態様に係る半導体基板の製造方法は、第１の単結晶シリコン層の一主面を部分的に覆って絶縁層を設ける工程と、前記第１の単結晶シリコン層の前記一主面のうち前記絶縁層で覆われていない露出表面上に、この露出表面に隣接する前記絶縁層の縁部を覆って第２の単結晶シリコン層をエピタキシャル成長させる工程と、前記第２の単結晶シリコン層をさらにエピタキシャル成長させつつ、前記絶縁層の露出表面上に非単結晶シリコン層を設ける工程と、を含み、前記第１の単結晶シリコン層、前記絶縁層、前記第２の単結晶シリコン層、および前記非単結晶シリコン層からなる領域のうち、前記絶縁層ならびに前記絶縁層を間に挟んで設けられた前記第１の単結晶シリコン層、前記第２の単結晶シリコン層、および前記非単結晶シリコン層からなる領域をＳＯＩ領域として形成するとともに、前記絶縁層から外れた位置に設けられた前記第１の単結晶シリコン層および前記第２の単結晶シリコン層からなる領域を非ＳＯＩ領域として形成する、ことを特徴とするものである。
【００２４】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、本発明に係る半導体基板の製造方法により製造された半導体基板の前記絶縁層から外れた位置において、前記第１の単結晶シリコン層の前記一主面とは反対側の主面上または前記第１の単結晶シリコン層の前記反対側の主面から前記第１の単結晶シリコン層の内部にかけての所定の位置に第１の半導体素子を設ける工程と、前記半導体基板の前記絶縁層から外れた位置において、前記第１の単結晶シリコン層の前記反対側の主面から少なくとも前記第２の単結晶シリコン層の内部にかけて前記第１の半導体素子とは異なる第２の半導体素子を設ける工程と、を含むことを特徴とするものである。
【００２７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態により説明する。
【００２８】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図３を参照しつつ説明する。図１および図２は、本実施形態に係る半導体基板の製造方法を示す工程断面図である。図３は、本実施形態に係る半導体装置を示す断面図である。
【００２９】
本実施形態の半導体基板およびその製造方法は、いわゆる貼り合わせ法およびエピタキシャル成長法を用いて部分ＳＯＩ基板を製造する方法について改善を図ったことを特徴とする。具体的には、ＳＯＩ領域中の非単結晶シリコン層が、ＳＯＩ領域に隣接する非ＳＯＩ領域内に侵入していない部分ＳＯＩ構造を有する部分ＳＯＩ基板を、貼り合わせ法および２段階のエピタキシャル成長法により製造することを特徴とする。
【００３０】
先ず、図１（ａ）に示すように、単結晶シリコンからなる第１のシリコン基板１の表面上に、陽極化成法により多孔質シリコン層（ポーラスシリコン層）２を設ける。続けて、ポーラスシリコン層２が設けられた第１のシリコン基板１を水素雰囲気下でアニールして、ポーラスシリコン層２の表層部を単結晶化させる。これにより、第１のシリコン基板１の上に第１の単結晶シリコン層３を設ける。この第１の単結晶シリコン層３は、第１のシリコン基板１をシード層として、エピタキシャル成長法により設けられる。続けて、第１の単結晶シリコン層（第１のエピタキシャルシリコン層）３の一主面上に、絶縁層としての熱酸化膜４をその膜厚が約０．２μｍとなるまで設ける。熱酸化膜４は、具体的には、シリコン酸化膜（ＳｉＯ2膜）である。このＳｉＯ2膜４は、埋め込み絶縁膜、あるいは埋め込み酸化膜（ＢＯＸ層：Buried Oxide層）とも称される。
【００３１】
次に、図１（ｂ）に示すように、第１の単結晶シリコン層３の表面上に設けられたＳｉＯ2膜４のうち、後述する非ＳＯＩ領域となる部分のＳｉＯ2膜４を、通常のパターニングおよびエッチングなどにより部分的に剥離する。これにより、第１の単結晶シリコン層３の非ＳＯＩ領域に含まれる部分の表面を、一旦露出させる。ＳｉＯ2膜４が残された領域は、後述するＳＯＩ領域となる。また、残されたＳｉＯ2膜４は、第１の単結晶シリコン層３の表面を所定のパターンでマスキング（パターニング）している。したがって、残されたＳｉＯ2膜４は、次に述べる第２の単結晶シリコン層５を設ける工程において、マスク（酸化膜マスク）として機能する。
【００３２】
次に、図１（ｃ）に示すように、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の露出表面を覆って、第２の単結晶シリコン層５を設ける。先ず、ＳｉＯ2膜４が部分的に剥離された第１のシリコン基板１を、約１０００℃にて水素クリーニングする。これにより、第１の単結晶シリコン層３の露出表面上に形成された図示しない自然酸化膜を除去する。続けて、自然酸化膜が除去された第１のシリコン基板１を図示しないチャンバー内に収容する。続けて、チャンバー内の圧力を約１０Torrに設定するとともに、第１のシリコン基板１をその基板温度が約１０００℃になるまで加熱する。この後、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面に向けて、ジクロルシラン（ＤＣＳ）および塩酸（ＨＣｌ）を含む原料ガスを供給する。この際、ＤＣＳのガス流量を約０．２５ｓｌｍに設定した。それとともに、ＨＣｌのガス流量を約０．１ｓｌｍに設定した。
【００３３】
前述した条件下で処理（成膜処理）を行うと、処理の始めにおいては、酸化膜マスク４の表面上に単結晶シリコンを堆積させることなく、第１の単結晶シリコン層３の酸化膜マスク４で覆われていない領域上にのみ単結晶シリコンを選択的に堆積させることができる。すなわち、この成膜処理の始めにおいては、第１の単結晶シリコン層３の露出表面上にのみ、第２の単結晶シリコン層５をエピタキシャル成長させることができる。この際、第２の単結晶シリコン層（第２のエピタキシャルシリコン層）５は、第１の単結晶シリコン層３をシード層として、第１の単結晶シリコン層３と一体化しつつエピタキシャル成長する。このように、塩素（Ｃｌ）を含む原料ガスを用いることにより、第２の単結晶シリコン層５を下地の材質に応じて選択的にエピタキシャル成長させることができる。
【００３４】
成膜処理を続けると、第２の単結晶シリコン層５は酸化膜マスク４と同程度の高さ（膜厚）まで成長する。さらに成膜時間を延ばすと、図１（ｄ）に示すように、第２の単結晶シリコン層５が酸化膜マスク４の縁部の表面上に乗り上げるように成長する。すなわち、酸化膜マスク４から外れた第１の単結晶シリコン層３の露出表面上に、この露出表面に隣接する酸化膜マスク４の縁部を覆って第２の単結晶シリコン層５が設けられる。本実施形態では、第１の単結晶シリコン層３の露出表面上および酸化膜マスク４の縁部の表面上に、第２の単結晶シリコン層５を、その第１の単結晶シリコン層３上の膜厚が約０．４μｍになるまで設けた。この際、図１（ｄ）中Ｗで示す酸化膜マスク４上への第２の単結晶シリコン層５の乗り上げ幅は、約０．１８μｍであった。
【００３５】
次に、図１（ｅ）に示すように、第２の単結晶シリコン層５をエピタキシャル成長させつつ、第２の単結晶シリコン層５で覆われていない酸化膜マスク４の露出表面上に非単結晶シリコン層６を設ける。以下、詳しく説明する。
【００３６】
先ず、第２の単結晶シリコン層５が設けられた第１のシリコン基板１の基板温度（成膜温度）を約１０００℃から約７００℃まで低下させる。それとともに、チャンバー内に供給する原料ガスを、Ｃｌを含む原料ガスからＣｌを含まない原料ガスに切り替える。具体的には、チャンバー内にＳｉＨ4ガスを供給する。このような条件下で成膜処理を行うと、図１（ｅ）に示すように、酸化膜マスク４の有無に係わらず、第１の単結晶シリコン層３の上方で全面的に、第２の単結晶シリコン層５がさらにエピタキシャル成長し続ける。それとともに、第２の単結晶シリコン層５から外れた酸化膜マスク４の露出表面上には、非単結晶シリコン層６が成膜される。この非単結晶シリコン層６は、酸化膜マスク４を下地層として成長することにより、多結晶シリコン層となる。このように、塩素（Ｃｌ）を含まない原料ガスを用いることにより、下地層の材質に応じて、第２の単結晶シリコン層５および多結晶シリコン層６を併行して設けることができる。
【００３７】
一般に、多結晶シリコン層の成長表面には単結晶シリコン層の成長表面よりもステップが多く存在し、シリコン原子の吸着確率が高いため、同一の成膜条件下では多結晶シリコン層は単結晶シリコン層よりも成長速度が速い。したがって、単結晶シリコン層と多結晶シリコン層とを同一の成膜条件下で略同じ高さから設けると、図示は省略するが、成膜処理が進むに連れて多結晶シリコン層が単結晶シリコン層の上に覆い被さるように成長する。すなわち、単結晶シリコン層と多結晶シリコン層との界面が単結晶シリコン層の側に傾くように、単結晶シリコン層および多結晶シリコン層が併行して成長する。
【００３８】
この結果、従来技術に係る部分ＳＯＩ基板（部分ＳＯＩ構造）の製造方法では、ＳＯＩ領域中の多結晶シリコン層が非ＳＯＩ領域内に侵入して、非ＳＯＩ領域（バルク領域）中の素子形成可能領域が減少する。特に、メモリトレンチセルなど深さ方向に延びた埋め込み型の半導体素子を形成するための、十分な膜厚（深さ）を有する素子形成可能領域が減少する。そして、その減少量は、必要とされる膜厚が厚くなるにつれて増大する。多結晶シリコン層が侵入した素子形成可能領域内に埋め込み型の半導体素子を形成すると、半導体素子が単結晶シリコン層と多結晶シリコン層との界面を横切るおそれが大きい。半導体素子が単結晶シリコン層と多結晶シリコン層との界面を横切ると、半導体素子が正常に機能し難くなる。ひいては、半導体素子が単結晶シリコン層と多結晶シリコン層との界面を横切った状態で設けられた半導体装置は正常に機能し難くなる。また、半導体装置の歩留まりが低下する。
【００３９】
これに対して本実施形態では、前述したように、予め第１の単結晶シリコン層３の表面およびこの表面に隣接する酸化膜マスク４の縁部を覆って、第２の単結晶シリコン層５を設けておく。すると、第２の単結晶シリコン層５および多結晶シリコン層６の成膜を開始した際には、第２の単結晶シリコン層５は、主に酸化膜マスク４上に設けられていない部分がエピタキシャル成長する。それとともに、酸化膜マスク４の露出表面上および酸化膜マスク４の縁部上の第２の単結晶シリコン層５の表面上には、多結晶シリコン層６が堆積する。ところが、成膜処理を続けると、前述したように多結晶シリコン層６が第２の単結晶シリコン層５より成長速度が早いにも拘らず、酸化膜マスク４上の第２の単結晶シリコン層５が多結晶シリコン層６の上に覆い被さるようにエピタキシャル成長し始める。ちなみに、前述した成膜条件下では、第２の単結晶シリコン層５の成長速度（成膜レート）は約０．２５μｍ／ｍｉｎであった。これに対して、多結晶シリコン層６の成長速度は約０．３５μｍ／ｍｉｎであった。
【００４０】
以後、成膜処理を続けると、図１（ｅ）に示すように、第２の単結晶シリコン層５と多結晶シリコン層６との界面が多結晶シリコン層６の側に傾くように、第２の単結晶シリコン層５および多結晶シリコン層６が併行して成長する。本実施形態では、第２の単結晶シリコン層５の表面と多結晶シリコン層６の表面とが略同じ高さに達するまで、前述した成膜処理を約２分間続ける。これにより、第１のシリコン基板１上に、表面の段差が殆ど無い第２の単結晶シリコン層５および多結晶シリコン層６を設けることができる。
【００４１】
第２の単結晶シリコン層５の表面と多結晶シリコン層６の表面とが略同じ高さに達した際、図１（ｅ）中θで示す第２の単結晶シリコン層５と多結晶シリコン層６との界面の傾きの角度は、約３０℃であった。すなわち、第２の単結晶シリコン層５と多結晶シリコン層６との界面は、酸化膜マスク４（第１のシリコン基板１）の法線方向から酸化膜マスク４側に向けて約３０℃傾いていた。当然、第２の単結晶シリコン層５と多結晶シリコン層６との界面は、酸化膜マスク４上にとどまっている。
【００４２】
次に、図２（ａ）に示すように、第２の単結晶シリコン層５の表面および多結晶シリコン層６の表面に、第３の単結晶シリコン層７を貼り合わせる。具体的には、シリコン層６の表面に、単結晶シリコンからなる第２のシリコン基板７を接着する。この第２のシリコン基板７は支持基板、あるいはハンドリング・ウェーハとも称される。第２の単結晶シリコン層５の表面および多結晶シリコン層６の表面に貼り合わされた第３の単結晶シリコン層７は、第２の単結晶シリコン層５と一体化する。そして、図２（ｂ）に示すように、第１の単結晶シリコン層３、第２の単結晶シリコン層５、および第３の単結晶シリコン層７は、一体化して１つの単結晶シリコン層８を形成する。
【００４３】
なお、第２の単結晶シリコン層５の表面の高さと多結晶シリコン層６の表面の高さとが略一致していない場合、それら各表面上に第２のシリコン基板７を適正に貼り合わせることが困難になる。この場合、第２の単結晶シリコン層５および多結晶シリコン層６の各表面上に第３の単結晶シリコン層７を貼り合わせるのに先立って、それら各表面に平坦化処理を施す。例えば、第２の単結晶シリコン層５および多結晶シリコン層６の各表面にＣＭＰを施して、それら各表面を略同じ高さに調整する。
【００４４】
次に、図２（ｂ），（ｃ）に示すように、第１のシリコン基板１、ポーラスシリコン層２、および第１の単結晶シリコン層３からなる活性層側のシリコン層を薄肉化する。本実施形態では、この活性層側のシリコン層の薄肉化に、シリコン層の厚さを制御し易い、いわゆるＥＬＴＲＡＮ（Epitaxial Transfer）法を用いた。具体的には、図２（ｂ）に示すように、先ずポーラスシリコン層２をウォータジェットを用いて切断する。続けて、図２（ｃ）に示すように、第１の単結晶シリコン層３の表面（裏面）上に残留しているポーラスシリコン層２を、例えばウェットエッチングにより除去する。これにより、活性層側に第１の単結晶シリコン層３だけを残して、活性層側のシリコン層を薄肉化する。さらに、残された第１の単結晶シリコン層３の表面を水素雰囲気下で熱処理する。これにより、第１の単結晶シリコン層３の表面、すなわち活性層側シリコン層の表面を平坦化する。以上で、本実施形態の半導体基板の製造工程を終了する。
【００４５】
これまでの工程により、所望する部分ＳＯＩ構造を有する半導体基板（部分ＳＯＩ基板）１１を得ることができる。この部分ＳＯＩ基板１１は、図２（ｃ）に示すように、第１〜第３の単結晶シリコン層３，５，７からなる単結晶シリコン層８、ＳｉＯ2膜（絶縁層）４、および多結晶シリコン層（非単結晶シリコン層）６からなるＳＯＩ領域１０と、単結晶シリコン層８のみからなる非ＳＯＩ領域（バルク領域）９とが隣接する部分ＳＯＩ構造を有している。
【００４６】
詳しく説明すると、この部分ＳＯＩ基板１１では、単結晶シリコン層８の活性層側の表層部に、ＳｉＯ2膜４が単結晶シリコン層８の表面に沿って部分的に設けられている。そして、多結晶シリコン層６が、ＳｉＯ2膜４の主面のうち、単結晶シリコン層８の活性層側表面の反対側の主面に接して設けられている。また、多結晶シリコン層６は、その第２の単結晶シリコン層５との界面をＳｉＯ2膜４の主面上に位置して、ＳｉＯ2膜４の主面上にのみ設けられている。すなわち、この部分ＳＯＩ基板１１では、単結晶シリコン層８に対して十分なゲッタリング能力を発揮し得る多結晶シリコン層６がＳＯＩ領域１０中にのみ設けられており、非ＳＯＩ領域９中に侵入していない。これにより、非ＳＯＩ領域９全体を良質な素子形成可能領域として利用することができる。
【００４７】
次に、本実施形態に係る半導体装置およびその製造方法について、図３を参照しつつ説明する。本実施形態の半導体装置およびその製造方法は、埋め込み型の半導体素子が適正に機能するように、埋め込み型の半導体素子を十分な深さを確保して部分ＳＯＩ基板に設けることを特徴とする。それとともに、半導体素子を、基板浮遊効果を抑制して部分ＳＯＩ基板に設けることを特徴とする。具体的には、前述した半導体基板１１に半導体素子を設けることを特徴とする。
【００４８】
先ず、図３に示すように、部分ＳＯＩ基板１１の非ＳＯＩ領域（バルク領域）９内にトレンチ１２を形成する。本実施形態では、トレンチ１２を、単結晶シリコン層８の活性層側の表面から、ＳＯＩ領域１０中の多結晶シリコン層６の最下部と同程度の深い位置にかけて形成する。続けて、通常のキャパシタ素子の製造方法を用いて、埋め込みプレート電極１３、キャパシタ用絶縁膜１４、および蓄積電極１５をそれぞれトレンチ１２内に設ける。これにより、埋め込み型の半導体素子である、第２の半導体素子としてのメモリトレンチセル１６をバルク領域９内に作製する。
【００４９】
次に、素子分離領域１７をバルク領域９内の２箇所に形成する。この際、一方の素子分離領域１７は、バルク領域９とＳＯＩ領域１０との境界において、ＳｉＯ2膜４に接して形成される。続けて、バルク領域９内およびＳＯＩ領域１０内に、図示しないウェルおよびチャネルを形成する。続けて、単結晶シリコン層８の活性層側の表面上に、ゲート１８およびゲート絶縁膜１９を形成する。ゲート絶縁膜１９は、底壁部１９ａ、上壁部１９ｂ、および側壁部１９ｃから構成される。続けて、単結晶シリコン層８の活性層側の表層部にイオン注入した後、熱拡散処理などを行ってソース・ドレイン２０（２１）を形成する。これにより、第１の半導体素子としてのトランジスタ２２を、バルク領域９内およびＳＯＩ領域１０内にそれぞれ１個ずつ作製する。
【００５０】
なお、バルク領域９内に形成されるソース・ドレイン２０（２１）の一方は、メモリトレンチセル１６の上端部と電気的に接続されて形成される。また、ＳＯＩ領域１０内に作製されたトランジスタ２２は、バルク領域９内に作製されたトランジスタ２２に比べて、基板浮遊効果に対するスペックが緩く設定されていることが好ましい。
【００５１】
以上で、本実施形態の半導体装置の製造工程を終了する。これまでの工程により、所望する半導体装置２３を得ることができる。すなわち、この半導体装置２３では、メモリトレンチセル１６が、単結晶シリコン層８と多結晶シリコン層６との界面を横切ること無く、十分な深さを確保してバルク領域９内に設けられている。これにより、メモリトレンチセル１６は、十分な容量を確保しているとともに、適正に機能することができる。また、バルク領域９内に設けられたトランジスタ２２は、基板浮遊効果による性能劣化が生じるおそれが無いので、適正に機能することができる。なお、バルク領域９内に設けられたメモリトレンチセル１６およびトランジスタ２２を、図示しないロジック回路の構成要素としても構わない。同様に、ＳＯＩ領域１０内に設けられたトランジスタ２２を、図示しないＤＲＡＭの構成要素としても構わない。
【００５２】
以上説明したように、この第１実施形態によれば、部分ＳＯＩ基板１１のＳＯＩ領域１０は、これに隣接する非ＳＯＩ領域９に対する十分なゲッタリング能力を有している。それとともに、部分ＳＯＩ基板１１は、その非ＳＯＩ領域９全体を良質な素子形成可能領域として利用することができる。
【００５３】
また、本実施形態の半導体基板の製造方法においては、単結晶シリコン層８（第２の単結晶シリコン層５）を設ける際に、選択的エピタキシャル成長法および全面エピタキシャル成長法からなる２段階エピタキシャル成長法を採用する。これにより、ＳＯＩ領域１０中の多結晶シリコン層６と、この多結晶シリコン層６に隣接する非ＳＯＩ領域９中の第２の単結晶シリコン層５とを、それぞれ適正な位置に略併行して設けることができる。したがって、本実施形態の半導体基板の製造方法によれば、前述した良質な部分ＳＯＩ構造を具備する部分ＳＯＩ基板１１を、エピタキシャル成長法を用いて容易に製造できる。
【００５４】
また、本実施形態の半導体装置２３においては、部分ＳＯＩ基板１１の非ＳＯＩ領域９中に設けられたトランジスタ２２は、基板浮遊効果が生じるおそれを抑制されている。それとともに、非ＳＯＩ領域９中に設けられたメモリトレンチセル１６は、キャパシタ素子として適正に機能し得る十分な深さを確保されている。すなわち、半導体装置２３では、メモリトレンチセル１６およびトランジスタ２２が、それぞれ適正に機能し得る状態で良質な部分ＳＯＩ構造を有する部分ＳＯＩ基板１１に設けられているので、品質および信頼性が高い。
【００５５】
また、本実施形態の半導体装置の製造方法によれば、そのような品質および信頼性の高い半導体装置２３を、高い歩留まりで容易に製造できる。
【００５６】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図４〜図６を参照しつつ説明する。図４および図５は、本実施形態に係る半導体基板の製造方法を示す工程断面図である。図６は、本実施形態に係る半導体装置を示す断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００５７】
先ず、本実施形態に係る半導体基板およびその製造方法について、図４および図５を参照しつつ説明する。本実施形態の半導体基板およびその製造方法は、ＳＯＩ領域中の非単結晶シリコン層がＳＯＩ領域に隣接する非ＳＯＩ領域内に侵入していない部分ＳＯＩ構造を有する部分ＳＯＩ基板を、貼り合わせ法および固相エピタキシャル成長法により製造されていることを特徴とする。
【００５８】
先ず、図４（ａ）に示すように、第１実施形態と同様の方法により、第１のシリコン基板１の上に、ポーラスシリコン層２、第１の単結晶シリコン層３、および膜厚が約０．２μｍのＳｉＯ2膜４を積層して設ける。
【００５９】
次に、図４（ｂ）に示すように、第１実施形態と同様の方法により、後述する非ＳＯＩ領域となる領域のＳｉＯ2膜４を剥離させ、後述するＳＯＩ領域となる領域にのみＳｉＯ2膜４を残す。
【００６０】
次に、図４（ｃ）に示すように、第１の単結晶シリコン層３の露出表面上およびＳｉＯ2膜４の表面上に、全面的に非晶質シリコン層（アモルファスシリコン層）３１を設ける。具体的には、第１のシリコン基板１をその基板温度が約５００℃になるまで加熱した後、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面に向けて、ＳｉＨ4ガスを供給する。これにより、第１の単結晶シリコン層３の露出表面上およびＳｉＯ2膜４の表面上に、アモルファスシリコン層３１をその膜厚が約０．４μｍになるまで設ける。
【００６１】
次に、図４（ｄ）に示すように、少なくともＳｉＯ2膜４で覆われていない第１の単結晶シリコン層３の上方のアモルファスシリコン層３１を単結晶化させる。以下、詳しく説明する。
【００６２】
アモルファスシリコン層３１が設けられた第１のシリコン基板１の基板温度を約５００℃から約９００℃まで上昇させて、アモルファスシリコン層３１に加熱処理を施す。すると、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の上方のアモルファスシリコン層３１は、第１の単結晶シリコン層３をシード層として固相エピタキシャル成長し、第２の単結晶シリコン層３２に変質する。第２の単結晶シリコン層３２は、第１の単結晶シリコン層３と一体化しつつ固相エピタキシャル成長する。この際、ＳｉＯ2膜４の上方のアモルファスシリコン層３１は、ＳｉＯ2膜４を下地層として固相エピタキシャル成長して、多結晶シリコン層３３に変質する。
【００６３】
第２の単結晶シリコン層３２は、先ずアモルファスシリコン層３１の厚さ方向に沿って成長する。これにより、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の上方のアモルファスシリコン層３１は、全て第２の単結晶シリコン層３２に変質する。第２の単結晶シリコン層３２がアモルファスシリコン層３１の表面まで達した後、さらに加熱処理を続けると、ＳｉＯ2膜４上のアモルファスシリコン層３１も単結晶化し始める。これにより、図４（ｅ）に示すように、第２の単結晶シリコン層３２がＳｉＯ2膜４の縁部の表面上にも乗り上げるように成長する。本実施形態では、第２の単結晶シリコン層３２と多結晶シリコン層３３との界面の略すべてがＳｉＯ2膜４の上方に到達するまで、アモルファスシリコン層３１への加熱処理を続ける。
【００６４】
次に、図５（ａ）に示すように、第２の単結晶シリコン層３２および多結晶シリコン層３３の表面にＣＭＰ処理を施して、それら各層３２，３３の表面を平坦化する。これにより、第２の単結晶シリコン層３２の表面と多結晶シリコン層３３の表面とを、略等しい高さに調整する。
【００６５】
次に、図５（ｂ）に示すように、第１実施形態と同様の方法により、第２の単結晶シリコン層３２および多結晶シリコン層３３の表面に、第２のシリコン基板（第３の単結晶シリコン層）７を貼り合わせる。貼り合わされた第３の単結晶シリコン層７は、第２の単結晶シリコン層３２と一体化する。そして、図５（ｂ）に示すように、第１の単結晶シリコン層３、第２の単結晶シリコン層３２、および第３の単結晶シリコン層７は、一体化して１つの単結晶シリコン層３４を形成する。
【００６６】
次に、図５（ｃ），（ｄ）に示すように、第１実施形態と同様の方法により、活性層側のシリコン層を薄肉化した後、その表面を平坦化する。以上で、本実施形態の半導体基板の製造工程を終了する。
【００６７】
これまでの工程により、所望する部分ＳＯＩ構造を有する半導体基板（部分ＳＯＩ基板）３７を得ることができる。この部分ＳＯＩ基板３７は、図５（ｄ）に示すように、第１〜第３の単結晶シリコン層３，３２，７からなる単結晶シリコン層３４、ＳｉＯ2膜（絶縁層）４、および多結晶シリコン層（非単結晶シリコン層）３３からなるＳＯＩ領域３６と、単結晶シリコン層３４のみからなる非ＳＯＩ領域（バルク領域）３５とが隣接する部分ＳＯＩ構造を有している。この部分ＳＯＩ基板３７においては、多結晶シリコン層３３が、その第２の単結晶シリコン層３２との界面をＳｉＯ2膜４の主面上に位置して、ＳｉＯ2膜４の主面上にのみ設けられている。すなわち、この部分ＳＯＩ基板３７では、単結晶シリコン層３４に対して十分なゲッタリング能力を発揮し得る多結晶シリコン層３３がＳＯＩ領域３６中にのみ残されており、ＳＯＩ領域３６に隣接する非ＳＯＩ領域３５中に残っていない。これにより、非ＳＯＩ領域３５全体を良質な素子形成可能領域として利用することができる。
【００６８】
次に、本実施形態に係る半導体装置およびその製造方法について、図６を参照しつつ簡潔に説明する。本実施形態の半導体装置およびその製造方法は、半導体素子が適正に機能するように、前述した半導体基板３７に半導体素子を設けることを特徴とする。
【００６９】
本実施形態の半導体装置３８およびその製造方法が、前述した第１実施形態の半導体装置２３およびその製造方法と大きく異なっている点は、部分ＳＯＩ基板１１の代わりに、部分ＳＯＩ基板３７を用いるという点である。半導体装置３８では、メモリトレンチセル１６が、単結晶シリコン層３４と多結晶シリコン層３３との界面を横切ること無く、単結晶シリコン層３４の活性層側の表面から多結晶シリコン層３３の最下部よりも十分に深い位置にかけて設けられている。これにより、メモリトレンチセル１６は、極めて十分な容量を確保しているとともに、適正に機能することができる。また、非ＳＯＩ領域３５内に設けられたトランジスタ２２は、基板浮遊効果を抑制されているのはもちろんである。
【００７０】
以上説明したように、この第２実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、固相エピタキシャル成長法を用いることにより、単一のガスソースのみで、第２の単結晶シリコン層３２と多結晶シリコン層３３とを、それぞれ適正な位置に作り分けることができる。したがって、本実施形態の半導体基板の製造方法によれば、ＳＯＩ領域３６が隣接する非ＳＯＩ領域３５に対する十分なゲッタリング能力を有し、かつ、ＳＯＩ領域３６が非ＳＯＩ領域３５を狭めていない良質な部分ＳＯＩ構造を具備する部分ＳＯＩ基板３７を、より容易に製造できる。ひいては、良質な部分ＳＯＩ構造を有する半導体基板３７を具備するとともに、適正に機能し得るメモリトレンチセル１６およびトランジスタ２２が設けられた品質および信頼性の高い半導体装置を、高い歩留まりで、かつ、より容易に製造できる。
【００７１】
なお、本発明に係る半導体基板、半導体基板の製造方法、半導体装置、および半導体装置の製造方法は、前述した第１および第２の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００７２】
例えば、第１実施形態において、ＳｉＯ2膜４上に設ける第２の単結晶シリコン層５の乗り上げ幅Ｗおよび高さなどは、その後工程において成長させる第２の単結晶シリコン層５の成長速度と多結晶シリコン層６の成長速度との比に応じて適宜、適正な大きさに設定して構わない。これにより、第２の単結晶シリコン層５と多結晶シリコン層６との界面の傾きの角度θを適宜、適正な大きさに設定できる。すなわち、ＳＯＩ領域１０内へ侵入する第２の単結晶シリコン層５の侵入量（侵入幅）を適宜、適正な大きさに設定できる。これは、第２実施形態において、ＳｉＯ2膜４上に設ける第２の単結晶シリコン層３２の乗り上げ幅および高さなどについても同様である。
【００７３】
また、第１実施形態においては、第２の単結晶シリコン層５および多結晶シリコン層６を併行して設けるのに先立って、ＳｉＯ2膜４から外れた第１の単結晶シリコン層３の露出表面およびこの露出表面に隣接するＳｉＯ2膜４の縁部を覆って、第２の単結晶シリコン層５を設けた。しかし、このような成膜方法には限定されない。例えば、先ず、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面全体を覆って、第２の単結晶シリコン層５を設ける。続けて、所定のリソグラフィ工程およびエッチング工程により、第１の単結晶シリコン層３の表面に隣接するＳｉＯ2膜４の縁部上の第２の単結晶シリコン層５を除いて、ＳｉＯ2膜４上の第２の単結晶シリコン層５を除去する。この後、第２の単結晶シリコン層５が除去されたＳｉＯ2膜４上に、多結晶シリコン層６を選択的に設ける。このような成膜方法でも、前述した第１実施形態と同様に、所望の部分ＳＯＩ構造を有する部分ＳＯＩ基板１１を得ることができる。
【００７４】
また、第１および第２実施形態においては、シリコン層の厚さを制御し易いＥＬＴＲＡＮ法を用いて活性層側のシリコン層を薄膜化したが、これに限定されない。例えば、活性層側のシリコン層に水素イオンを打ち込んだ後に熱処理により薄肉化する方法（ＵＮＩＢＯＮＤ法）を採用しても構わない。あるいは、ＣＭＰ法などのように、研磨により薄肉化する方法などを採用しても構わない。
【００７５】
また、第２実施形態においては、第２の単結晶シリコン層３２および多結晶シリコン層３３のそれぞれの表面を平坦化して高さを揃える工程に、膜厚の制御性がよいＣＭＰ法を採用したが、これに限定されない。例えば、ウェットエッチングによっても同様の効果を得ることができる。あるいは、熱酸化およびウェットエッチングを組み合わせて用いてもよい。
【００７６】
また、第２実施形態においては、少なくともＳｉＯ2膜４から外れた第１の単結晶シリコン層３の上方のアモルファスシリコン層３１を単結晶化させた。しかし、このような成膜方法には限定されない。例えば、先ず、第１の単結晶シリコン層３の露出表面およびＳｉＯ2膜４の表面全体を覆って設けられたアモルファスシリコン層３１全体を、加熱処理により第２の単結晶シリコン層３２に変質させる。続けて、所定のリソグラフィ工程およびエッチング工程により、第１の単結晶シリコン層３の露出表面に隣接するＳｉＯ2膜４の縁部上の第２の単結晶シリコン層３２を除いて、ＳｉＯ2膜４上の第２の単結晶シリコン層３２を除去する。この後、第２の単結晶シリコン層３２が除去されたＳｉＯ2膜４上に、多結晶シリコン層３３を選択的に設ける。このような成膜方法でも、前述した第２実施形態と同様に、所望の部分ＳＯＩ構造を有する部分ＳＯＩ基板３７を得ることができる。
【００７７】
さらに、第１および第２実施形態においては、各部分ＳＯＩ基板１１，３７の非ＳＯＩ領域（バルク領域）９，３５にメモリトレンチセル１６およびトランジスタ２２を１個ずつ作製するとともに、ＳＯＩ領域１０，３６にはトランジスタ２２のみを作製したが、これに限定されない。メモリトレンチセル１６およびトランジスタ２２の作製位置や個数は、所望する半導体装置２３，３８の構成に応じて適宜、適正な状態に設定して構わない。また、部分ＳＯＩ基板１１，３７には、半導体素子としてメモリトレンチセル１６およびトランジスタ２２を設けたが、これらに限定されない。部分ＳＯＩ基板１１，３７には、所望する半導体装置２３，３８の構成に応じて様々な半導体素子を設けることができる。
【００７８】
なお、前述した良質な部分ＳＯＩ構造を有する部分ＳＯＩ基板１１，３７は、高性能ロジック回路とＤＲＡＭとを１チップに混載する半導体装置への採用に適しているのはもちろんである。特に、ＳＯＩ基板上にＭＯＳＦＥＴを形成する、ＳＯＩ−ＭＯＳＦＥＴへの採用に適している。
【００７９】
【発明の効果】
本発明に係る半導体基板の製造方法によれば、非単結晶シリコン層がＳＯＩ領域中にのみ設けられており、非ＳＯＩ領域全体を良質な素子形成可能領域として利用できる部分ＳＯＩ構造を有する半導体基板を、エピタキシャル成長法を用いて容易に製造することができる。すなわち、本発明に係る半導体基板の製造方法によれば、ＳＯＩ領域が、隣接する非ＳＯＩ領域に対する十分なゲッタリング能力を有し、かつ、バルク領域（素子形成可能領域）を狭めていない良質な部分ＳＯＩ構造を具備する半導体基板を、エピタキシャル成長法を用いて容易に製造することができる。
【００８２】
また、本発明に係る半導体装置の製造方法によれば、本発明に係る半導体基板の製造方法により製造された半導体基板を用いる。そして、これらの半導体基板の非ＳＯＩ領域中に、第１の半導体素子を、基板浮遊効果が生じるおそれを抑制して設ける。また、同じく非ＳＯＩ領域中に、第２の半導体素子を、適正に機能し得る十分な深さを確保して設ける。したがって、本発明に係る半導体装置の製造方法によれば、良質な部分ＳＯＩ構造を有する半導体基板に半導体素子が適正に機能し得るように設けられた品質および信頼性の高い半導体装置を、高い歩留まりで容易に製造することができる。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体基板の製造方法を示す工程断面図。
【図２】 第１実施形態に係る半導体基板の製造方法を示す工程断面図。
【図３】 第１実施形態に係る半導体装置を示す断面図。
【図４】 第２実施形態に係る半導体基板の製造方法を示す工程断面図。
【図５】 第２実施形態に係る半導体基板の製造方法を示す工程断面図。
【図６】 第２実施形態に係る半導体装置を示す断面図。
【図７】 従来技術に係る半導体基板の製造方法を示す工程断面図。
【図８】 従来技術に係る半導体基板を示す断面図。
【符号の説明】
３…第１の単結晶シリコン層、４…ＳｉＯ2膜（酸化膜マスク、絶縁層）、５，３２…第２の単結晶シリコン層、６，３３…多結晶シリコン層（非単結晶シリコン層）、７…第３の単結晶シリコン層（第２のシリコン基板）、８，３４…単結晶シリコン層、１１，３７…部分ＳＯＩ基板（半導体基板）、１６…メモリトレンチセル（第２の半導体素子）、２２…トランジスタ（第１の半導体素子）、２３，３８…半導体装置、３１…アモルファスシリコン層（非晶質シリコン層）
Claims (2)
- 第１の単結晶シリコン層の一主面を部分的に覆って絶縁層を設ける工程と、
前記第１の単結晶シリコン層の前記一主面のうち前記絶縁層で覆われていない露出表面上に、この露出表面に隣接する前記絶縁層の縁部を覆って第２の単結晶シリコン層をエピタキシャル成長させる工程と、
前記第２の単結晶シリコン層をさらにエピタキシャル成長させつつ、前記絶縁層の露出表面上に非単結晶シリコン層を設ける工程と、
を含み、前記第１の単結晶シリコン層、前記絶縁層、前記第２の単結晶シリコン層、および前記非単結晶シリコン層からなる領域のうち、前記絶縁層ならびに前記絶縁層を間に挟んで設けられた前記第１の単結晶シリコン層、前記第２の単結晶シリコン層、および前記非単結晶シリコン層からなる領域をＳＯＩ領域として形成するとともに、前記絶縁層から外れた位置に設けられた前記第１の単結晶シリコン層および前記第２の単結晶シリコン層からなる領域を非ＳＯＩ領域として形成する、ことを特徴とする半導体基板の製造方法。 - 請求項１に記載の半導体基板の製造方法により製造された半導体基板の前記絶縁層から外れた位置において、前記第１の単結晶シリコン層の前記一主面とは反対側の主面上または前記第１の単結晶シリコン層の前記反対側の主面から前記第１の単結晶シリコン層の内部にかけての所定の位置に第１の半導体素子を設ける工程と、
前記半導体基板の前記絶縁層から外れた位置において、前記第１の単結晶シリコン層の前記反対側の主面から少なくとも前記第２の単結晶シリコン層の内部にかけて前記第１の半導体素子とは異なる第２の半導体素子を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
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