JPH0575053A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0575053A JPH0575053A JP3233270A JP23327091A JPH0575053A JP H0575053 A JPH0575053 A JP H0575053A JP 3233270 A JP3233270 A JP 3233270A JP 23327091 A JP23327091 A JP 23327091A JP H0575053 A JPH0575053 A JP H0575053A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- substrate
- semiconductor region
- insulating film
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 微細化に適したトレンチキャパシタと短チャ
ンネル効果の少ない転送用ＭＯＳトランジスタとを備え
た半導体記憶装置を提供する。 【構成】 厚さの異なる絶縁膜（４）（５）に埋め込ま
れた半導体領域（８）にメモリセルの転送用ＭＯＳトラ
ンジスタを形成し、半導体領域（８）と電気的に分離さ
れた半導体基板（３０）にトレンチ（２５）を設けて、
このトレンチ（１５）内面に極めて薄い容量酸化膜（２
６）を用いて単位面積当りの容量値の大きいメモリセル
の容量（５３）（５４）を形成することを特徴とする。
ンネル効果の少ない転送用ＭＯＳトランジスタとを備え
た半導体記憶装置を提供する。 【構成】 厚さの異なる絶縁膜（４）（５）に埋め込ま
れた半導体領域（８）にメモリセルの転送用ＭＯＳトラ
ンジスタを形成し、半導体領域（８）と電気的に分離さ
れた半導体基板（３０）にトレンチ（２５）を設けて、
このトレンチ（１５）内面に極めて薄い容量酸化膜（２
６）を用いて単位面積当りの容量値の大きいメモリセル
の容量（５３）（５４）を形成することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特にＳ
ＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）構造
を有するＤＲＡＭに関する。
ＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）構造
を有するＤＲＡＭに関する。
【０００２】
【従来の技術】１トランジスタ１キャパシタのメモリセ
ルで形成されるＤＲＡＭは、メモリ容量の増加とともに
微細化が進められている。この微細化の構造としては、
トレンチキャパシタとスタックトキャパシタとがある。
図１５はトレンチキャパシタのメモリセル構造の断面図
である。このメモリセルは、Ｐ型の半導体基板（６１）
と、基板（６１）表面から形成されたトレンチ（６２）
と、トレンチ（６２）表面に形成された容量酸化膜（６
３）と、トレンチ（６２）に埋め込まれたＮ+型ポリシ
リコンより成る容量電極（６４）と、トレンチ（６２）
に隣接して形成された転送用ＭＯＳトランジスタのＮ+
型ソ−ス領域（６５）およびドレイン領域（６６）と、
ゲ−ト酸化膜（６７）上に設けたＮ+型ポリシリコンよ
りなるゲ−ト電極（６８）と、層間絶縁膜（６９）上に
延在されるビット線（７０）と、容量電極（６４）上の
酸化膜上を延在されるワ−ド線（７１）とで構成されて
いる。従って、メモリセルの容量は、転送用ＭＯＳトラ
ンジスタのソ−ス領域（６５）と直接コンタクトした容
量電極（６４）と基板（６１）間で形成され、容量酸化
膜（６３）が誘電体となる。
ルで形成されるＤＲＡＭは、メモリ容量の増加とともに
微細化が進められている。この微細化の構造としては、
トレンチキャパシタとスタックトキャパシタとがある。
図１５はトレンチキャパシタのメモリセル構造の断面図
である。このメモリセルは、Ｐ型の半導体基板（６１）
と、基板（６１）表面から形成されたトレンチ（６２）
と、トレンチ（６２）表面に形成された容量酸化膜（６
３）と、トレンチ（６２）に埋め込まれたＮ+型ポリシ
リコンより成る容量電極（６４）と、トレンチ（６２）
に隣接して形成された転送用ＭＯＳトランジスタのＮ+
型ソ−ス領域（６５）およびドレイン領域（６６）と、
ゲ−ト酸化膜（６７）上に設けたＮ+型ポリシリコンよ
りなるゲ−ト電極（６８）と、層間絶縁膜（６９）上に
延在されるビット線（７０）と、容量電極（６４）上の
酸化膜上を延在されるワ−ド線（７１）とで構成されて
いる。従って、メモリセルの容量は、転送用ＭＯＳトラ
ンジスタのソ−ス領域（６５）と直接コンタクトした容
量電極（６４）と基板（６１）間で形成され、容量酸化
膜（６３）が誘電体となる。
【０００３】図１６はスタックトキャパシタのメモリセ
ル構造の断面図である。このメモリセルは、Ｐ型の半導
体基板（８１）と、選択酸化により形成されたＬＯＣＯ
Ｓ酸化膜（８２）と、基板（８１）の表面に形成された
転送用ＭＯＳトランジスタのＮ+型のソ−ス領域（８
３）およびドレイン領域（８４）と、ゲ−ト酸化膜（８
５）上に設けたＮ+型ポリシリコンより成るゲ−ト電極
（８６）と、ソ−ス領域（８３）にコンタクトしＬＯＣ
ＯＳ酸化膜（８２）およびゲ−ト電極（８６）上に重畳
して広がるＮ+型ポリシリコンよりなる容量電極（８
７）と、容量電極（８７ ）の表面に熱酸化で形成した
容量酸化膜（８８）と、容量酸化膜（８８）上に設けら
れたＮ+型ポリシリコンよりなる共通電極（８９）と、
ドレイン領域（８４）とコンタクトし層間絶縁膜（９
０）上を延在させるビット線（９１）と、ＬＯＣＯＳ酸
化膜（８２）上を延在させるワ−ド線（９２）とで構成
されている。従って、メモリセルの容量は、容量電極
（８７）と共通電極（８９）間で形成され、容量酸化膜
（８８）が誘電体となる。
ル構造の断面図である。このメモリセルは、Ｐ型の半導
体基板（８１）と、選択酸化により形成されたＬＯＣＯ
Ｓ酸化膜（８２）と、基板（８１）の表面に形成された
転送用ＭＯＳトランジスタのＮ+型のソ−ス領域（８
３）およびドレイン領域（８４）と、ゲ−ト酸化膜（８
５）上に設けたＮ+型ポリシリコンより成るゲ−ト電極
（８６）と、ソ−ス領域（８３）にコンタクトしＬＯＣ
ＯＳ酸化膜（８２）およびゲ−ト電極（８６）上に重畳
して広がるＮ+型ポリシリコンよりなる容量電極（８
７）と、容量電極（８７ ）の表面に熱酸化で形成した
容量酸化膜（８８）と、容量酸化膜（８８）上に設けら
れたＮ+型ポリシリコンよりなる共通電極（８９）と、
ドレイン領域（８４）とコンタクトし層間絶縁膜（９
０）上を延在させるビット線（９１）と、ＬＯＣＯＳ酸
化膜（８２）上を延在させるワ−ド線（９２）とで構成
されている。従って、メモリセルの容量は、容量電極
（８７）と共通電極（８９）間で形成され、容量酸化膜
（８８）が誘電体となる。
【０００４】
【発明が解決しようとする課題】上述したトレンチキャ
パシタのメモリセルでは、容量電極（６４）の電位によ
り容量酸化膜（６３）下のトレンチ（６２）表面がＮ型
化して、ソース領域（６５）からリ−ク電流を発生し易
いので、容量酸化膜（６３）を薄く形成できず、容量値
を大きくできない問題点を有していた。
パシタのメモリセルでは、容量電極（６４）の電位によ
り容量酸化膜（６３）下のトレンチ（６２）表面がＮ型
化して、ソース領域（６５）からリ−ク電流を発生し易
いので、容量酸化膜（６３）を薄く形成できず、容量値
を大きくできない問題点を有していた。
【０００５】また、スタックトキャパシタのメモリセル
では、容量電極（８７）および共通電極（８９）基板
（８１）上に積み重ねて形成するので、メモリ周辺回路
との段差が大きくなり、フォトリソ工程でのピント合わ
せが困難になる問題点を有していた。さらに上記した両
メモリセルにおいて、転送用ＭＯＳトランジスタを基板
（６１）（８１）表面に形成しているので、ドレイン電
界が深さ方向にも広がり短チャンネル効果を発生するた
め、ソ−スドレイン間隔を小さくできず、転送用ＭＯＳ
トランジスタの微細化が困難となる問題点を有してい
た。
では、容量電極（８７）および共通電極（８９）基板
（８１）上に積み重ねて形成するので、メモリ周辺回路
との段差が大きくなり、フォトリソ工程でのピント合わ
せが困難になる問題点を有していた。さらに上記した両
メモリセルにおいて、転送用ＭＯＳトランジスタを基板
（６１）（８１）表面に形成しているので、ドレイン電
界が深さ方向にも広がり短チャンネル効果を発生するた
め、ソ−スドレイン間隔を小さくできず、転送用ＭＯＳ
トランジスタの微細化が困難となる問題点を有してい
た。
【０００６】
【課題を解決するための手段】本発明は斯る諸々の問題
点に鑑みてなされ、半導体基板上に設けた厚さの異なる
部分を有する絶縁膜に埋め込まれた半導体領域にメモリ
セルの転送用ＭＯＳトランジスタを形成し、半導体基板
に設けたトレンチに半導体基板との間で容量を形成する
ことにより、従来の問題点を大幅に解決した半導体記憶
装置を提供するものである。
点に鑑みてなされ、半導体基板上に設けた厚さの異なる
部分を有する絶縁膜に埋め込まれた半導体領域にメモリ
セルの転送用ＭＯＳトランジスタを形成し、半導体基板
に設けたトレンチに半導体基板との間で容量を形成する
ことにより、従来の問題点を大幅に解決した半導体記憶
装置を提供するものである。
【０００７】
【作用】本発明によれば、半導体基板と半導体領域とを
絶縁膜で電気的に分離しているので、極めて薄い半導体
領域内にメモリセルの転送用ＭＯＳトランジスタを形成
すると、ドレイン電界の深さ方向への広がりが抑制され
て短チャンネル効果を少なくし、転送用ＭＯＳトランジ
スタの微細化に寄与する。
絶縁膜で電気的に分離しているので、極めて薄い半導体
領域内にメモリセルの転送用ＭＯＳトランジスタを形成
すると、ドレイン電界の深さ方向への広がりが抑制され
て短チャンネル効果を少なくし、転送用ＭＯＳトランジ
スタの微細化に寄与する。
【０００８】また本発明によれば、トレンチ表面がＮ型
化されても、半導体基板と半導体領域とが絶縁膜で電気
的に分離されているので、容量からのリ−ク電流の発生
を防止でき、この結果容量酸化膜を極めて薄くできる。
化されても、半導体基板と半導体領域とが絶縁膜で電気
的に分離されているので、容量からのリ−ク電流の発生
を防止でき、この結果容量酸化膜を極めて薄くできる。
【０００９】
【実施例】本発明による半導体記憶装置を図１を参照し
て説明する。本装置は、Ｎ型の単結晶シリコン板（７）
とＮ型の多結晶シリコン層（６）とで形成される半導体
基板（３０）と、基板（３０）の表面を被覆し厚い部分
と薄い部分とを有する酸化シリコンよりなる絶縁膜
（４）（５）と、絶縁膜の薄い部分（５）上に埋め込ま
れたＰ型の単結晶シリコン半導体領域（８）とを有し、
半導体領域（８）には隣接するメモリセルの転送用ＭＯ
Ｓトランジスタ（５１）（５２）を形成し、半導体領域
（８）の両端には薄い絶縁膜（５）を貫通して半導体基
板（３０）まで到達するトレンチ（２５）（２５）を設
け、トレンチ（２５）（２５）にはそれぞれのメモリセ
ルの容量（５３）（５４）が形成されている。転送用Ｍ
ＯＳトランジスタ（５１）（５２）は半導体領域（８）
上のゲ−ト酸化膜（９）を介して設けたポリシリコンよ
りなるゲ−ト電極（１２）（１２）と、半導体領域
（８）表面にゲ−ト電極（１２）（１２）にセルフアラ
インに形成されたＮ-型のソ−ス領域（１４）（１５）
およびドレイン領域（１６）（１７）と、半導体領域
（８）の底面まで達するＮ+型のソ−ス領域（１９）
（２０）および共通ドレイン領域（２１）とでＬＤＤ構
造のＭＯＳトランジスタを構成している。容量（５３）
（５４）はトレンチ（２５）（２５）内面に設けた薄い
容量酸化膜（２６）とトレンチ（２５）（２５）内に充
填されたポリシリコンよりなる容量電極（２７）（２
７）とで形成され、容量電極（２７）（２７）はＮ+型
のソ−ス領域（１９）（２０）と直接コンタクトしてい
る。さらに容量電極（２７）およびゲ−ト電極（１２）
を含む全面に層間絶縁膜（２８）を付着し、その上にＮ
+型の共通ドレイン領域（２１）とコンタクトしたビッ
ト線（２９）を延在させている。なおゲ−ト電極（１
２）（１２）も延在されてワ−ド線（１３）を構成して
いる。
て説明する。本装置は、Ｎ型の単結晶シリコン板（７）
とＮ型の多結晶シリコン層（６）とで形成される半導体
基板（３０）と、基板（３０）の表面を被覆し厚い部分
と薄い部分とを有する酸化シリコンよりなる絶縁膜
（４）（５）と、絶縁膜の薄い部分（５）上に埋め込ま
れたＰ型の単結晶シリコン半導体領域（８）とを有し、
半導体領域（８）には隣接するメモリセルの転送用ＭＯ
Ｓトランジスタ（５１）（５２）を形成し、半導体領域
（８）の両端には薄い絶縁膜（５）を貫通して半導体基
板（３０）まで到達するトレンチ（２５）（２５）を設
け、トレンチ（２５）（２５）にはそれぞれのメモリセ
ルの容量（５３）（５４）が形成されている。転送用Ｍ
ＯＳトランジスタ（５１）（５２）は半導体領域（８）
上のゲ−ト酸化膜（９）を介して設けたポリシリコンよ
りなるゲ−ト電極（１２）（１２）と、半導体領域
（８）表面にゲ−ト電極（１２）（１２）にセルフアラ
インに形成されたＮ-型のソ−ス領域（１４）（１５）
およびドレイン領域（１６）（１７）と、半導体領域
（８）の底面まで達するＮ+型のソ−ス領域（１９）
（２０）および共通ドレイン領域（２１）とでＬＤＤ構
造のＭＯＳトランジスタを構成している。容量（５３）
（５４）はトレンチ（２５）（２５）内面に設けた薄い
容量酸化膜（２６）とトレンチ（２５）（２５）内に充
填されたポリシリコンよりなる容量電極（２７）（２
７）とで形成され、容量電極（２７）（２７）はＮ+型
のソ−ス領域（１９）（２０）と直接コンタクトしてい
る。さらに容量電極（２７）およびゲ−ト電極（１２）
を含む全面に層間絶縁膜（２８）を付着し、その上にＮ
+型の共通ドレイン領域（２１）とコンタクトしたビッ
ト線（２９）を延在させている。なおゲ−ト電極（１
２）（１２）も延在されてワ−ド線（１３）を構成して
いる。
【００１０】本発明による半導体記憶装置によれば、第
１にメモリセルの転送用ＭＯＳトランジスタを、絶縁膜
の薄い部分（５）に埋め込まれたＰ型の単結晶シリコン
半導体領域（８）に形成している点に特徴がある。この
半導体領域（８）は約１０００Åと極めて薄く形成され
ているので、Ｎ+型の共通ドレイン領域（２１）の底面
は絶縁膜（５）と接している。このため半導体領域
（８）の基板不純物濃度を下げても、縦方向電界は絶縁
膜（５）で弱められ、ドレイン電界が２次方向で弱くな
る。この結果、短チャンネル効果が少なくなり、ソース
・ドレイン間隔（チャンネル長）を小さくでき、よりＭ
ＯＳトランジスタの微細化が実現される。また、半導体
領域（８）の基板不純物濃度を低く設計できるので、キ
ャリアのモビリティも上げられ、ＭＯＳトランジスタの
ドライブ能力を向上できる。
１にメモリセルの転送用ＭＯＳトランジスタを、絶縁膜
の薄い部分（５）に埋め込まれたＰ型の単結晶シリコン
半導体領域（８）に形成している点に特徴がある。この
半導体領域（８）は約１０００Åと極めて薄く形成され
ているので、Ｎ+型の共通ドレイン領域（２１）の底面
は絶縁膜（５）と接している。このため半導体領域
（８）の基板不純物濃度を下げても、縦方向電界は絶縁
膜（５）で弱められ、ドレイン電界が２次方向で弱くな
る。この結果、短チャンネル効果が少なくなり、ソース
・ドレイン間隔（チャンネル長）を小さくでき、よりＭ
ＯＳトランジスタの微細化が実現される。また、半導体
領域（８）の基板不純物濃度を低く設計できるので、キ
ャリアのモビリティも上げられ、ＭＯＳトランジスタの
ドライブ能力を向上できる。
【００１１】第２に、メモリセルの容量をトレンチ（２
５）に形成する点に特徴がある。半導体基板（３０）は
転送用ＭＯＳトランジスタを形成した半導体領域（８）
と電気的に分離されているので、半導体基板（３０）の
トレンチ（２５）表面がさらにＮ型化されても、容量の
リ−クも発生しない。この結果、トレンチ（２５）表面
に形成される容量酸化膜（２６）を約１００Åと極めて
薄く形成でき、容量値を大きくできる。
５）に形成する点に特徴がある。半導体基板（３０）は
転送用ＭＯＳトランジスタを形成した半導体領域（８）
と電気的に分離されているので、半導体基板（３０）の
トレンチ（２５）表面がさらにＮ型化されても、容量の
リ−クも発生しない。この結果、トレンチ（２５）表面
に形成される容量酸化膜（２６）を約１００Åと極めて
薄く形成でき、容量値を大きくできる。
【００１２】次に、本発明による半導体記憶装置の製造
方法について図２乃至図１４を参照して説明する。図２
において、Ｐ型シリコン基板（１）の１主面に熱酸化に
より５００Åの酸化膜（２）を形成し、その上にシリコ
ン窒化膜（３）を減圧ＣＶＤ法により約１５００Åの厚
みにデポジションする。その後、薄い部分の絶縁膜
（５）に対応する部分を残してエッチング除去する。
方法について図２乃至図１４を参照して説明する。図２
において、Ｐ型シリコン基板（１）の１主面に熱酸化に
より５００Åの酸化膜（２）を形成し、その上にシリコ
ン窒化膜（３）を減圧ＣＶＤ法により約１５００Åの厚
みにデポジションする。その後、薄い部分の絶縁膜
（５）に対応する部分を残してエッチング除去する。
【００１３】図３において、シリコン窒化膜（３）をマ
スクにして、周知の選択酸化を行い、約５０００Åの厚
い部分の絶縁膜（４）を形成する。その後、シリコン窒
化膜（３）をエッチング除去する。図４において、全面
を熱酸化して前工程でシリコン窒化膜（３）で被覆した
部分に約３０００Åの薄い部分の絶縁膜（５）を形成す
る。
スクにして、周知の選択酸化を行い、約５０００Åの厚
い部分の絶縁膜（４）を形成する。その後、シリコン窒
化膜（３）をエッチング除去する。図４において、全面
を熱酸化して前工程でシリコン窒化膜（３）で被覆した
部分に約３０００Åの薄い部分の絶縁膜（５）を形成す
る。
【００１４】図５において、全面に多結晶シリコン層
（６）を約１００００Åの厚みにデポジションした後、
リン（ＰＯＣｌ3）を拡散して比抵抗ＲSが２０オ−ムに
ド−プする。さらに多結晶シリコン層（６）の表面を研
摩して、平坦な表面を形成する。図６において、多結晶
シリコン層（６）の表面にＮ型単結晶シリコン板（７）
を貼り合わせる。
（６）を約１００００Åの厚みにデポジションした後、
リン（ＰＯＣｌ3）を拡散して比抵抗ＲSが２０オ−ムに
ド−プする。さらに多結晶シリコン層（６）の表面を研
摩して、平坦な表面を形成する。図６において、多結晶
シリコン層（６）の表面にＮ型単結晶シリコン板（７）
を貼り合わせる。
【００１５】図７において、Ｐ型シリコン基板（１）を
表面から研摩して、厚い部分の絶縁膜（４）が露出する
まで研摩を続ける。この結果、薄い部分の絶縁膜（５）
上にＰ型の半導体領域（８）が絶縁膜（４）（５）に埋
め込まれる形状に形成される。この半導体領域（８）に
ボロン（11Ｂ+）をイオン注入して、スレッショルド電
位の調整を行う。
表面から研摩して、厚い部分の絶縁膜（４）が露出する
まで研摩を続ける。この結果、薄い部分の絶縁膜（５）
上にＰ型の半導体領域（８）が絶縁膜（４）（５）に埋
め込まれる形状に形成される。この半導体領域（８）に
ボロン（11Ｂ+）をイオン注入して、スレッショルド電
位の調整を行う。
【００１６】図８において、半導体領域（８）表面を熱
酸化し酸化膜を形成した後、この酸化膜をエッチング除
去して、約１０００Åの厚みに調整する。図９におい
て、半導体領域（８）表面に熱酸化により約１５０Åの
ゲ−ト酸化膜（９）を形成し、全面にＮ+型にド−プさ
れた約２０００Åの厚みのポリシリコン層（１０）およ
びその上に約１０００ÅのＣＶＤ酸化膜（１１）をデポ
ジションし、所定のパタ−ンにＣＶＤ酸化膜（１１）お
よびポリシリコン層（１０）をエッチングして転送用Ｍ
ＯＳトランジスタのゲ−ト電極（１２）およびワ−ド線
（１３）を形成する。
酸化し酸化膜を形成した後、この酸化膜をエッチング除
去して、約１０００Åの厚みに調整する。図９におい
て、半導体領域（８）表面に熱酸化により約１５０Åの
ゲ−ト酸化膜（９）を形成し、全面にＮ+型にド−プさ
れた約２０００Åの厚みのポリシリコン層（１０）およ
びその上に約１０００ÅのＣＶＤ酸化膜（１１）をデポ
ジションし、所定のパタ−ンにＣＶＤ酸化膜（１１）お
よびポリシリコン層（１０）をエッチングして転送用Ｍ
ＯＳトランジスタのゲ−ト電極（１２）およびワ−ド線
（１３）を形成する。
【００１７】図１０において、半導体領域（８）にＬＤ
Ｄ構造の転送用ＭＯＳトランジスタのソ−ス・ドレイン
領域を形成する。すなわち、ゲ−ト電極（１２）をマス
クとして用いて、半導体領域（８）にＮ-型のソ−ス領
域（１４）（１５）およびドレイン領域（１６）（１
７）を形成する。このイオン注入は、リン（31Ｐ+）を
ド−ズ量３×１０13cm-2、加速電圧４０ｋｅＶで行う。
つぎにゲ−ト電極（１２）の側面にサイドウォ−ルスペ
−サ膜（１８）を形成した後、Ｎ+型のソ−ス領域（１
９）（２０）および共通ドレイン領域（２１）をイオン
注入により形成する。このイオン注入は、ヒ素（75Ａｓ
+）をド−ズ量５×１０15cm-2、加速電圧４０ｋｅＶで
行う。
Ｄ構造の転送用ＭＯＳトランジスタのソ−ス・ドレイン
領域を形成する。すなわち、ゲ−ト電極（１２）をマス
クとして用いて、半導体領域（８）にＮ-型のソ−ス領
域（１４）（１５）およびドレイン領域（１６）（１
７）を形成する。このイオン注入は、リン（31Ｐ+）を
ド−ズ量３×１０13cm-2、加速電圧４０ｋｅＶで行う。
つぎにゲ−ト電極（１２）の側面にサイドウォ−ルスペ
−サ膜（１８）を形成した後、Ｎ+型のソ−ス領域（１
９）（２０）および共通ドレイン領域（２１）をイオン
注入により形成する。このイオン注入は、ヒ素（75Ａｓ
+）をド−ズ量５×１０15cm-2、加速電圧４０ｋｅＶで
行う。
【００１８】図１１において、メモリセルの容量を形成
する領域の半導体領域（８）表面の酸化膜（９）をエッ
チング除去する。すなわち、容量形成領域を露出して、
レジスト膜（２２）で被覆し、選択的に酸化膜（９）の
ドライエッチングをする。図１２において、レジスト膜
（２２）を除去した後、全面にシリコン窒化膜（２３）
を５００Åの厚みにデポジションし、トレンチ（２５）
を形成する領域上を除いて、新たにレジスト膜（２４）
で被覆する。続いてこのレジスト膜（２４）をマスクと
してシリコン窒化膜（２３）、半導体領域（８）のシリ
コン、薄い部分の絶縁膜（５）のＳｉＯ2および半導体
基板（３０）のポリシリコンとシリコンを順次異方性エ
ッチングして、トレンチ（２５）を形成する。レジスト
膜（２４）を除去した後、トレンチ（２５）の内表面を
熱酸化して、約１００Åの容量酸化膜（２６）を半導体
領域（８）および半導体基板（３０）側面に形成し、シ
リコン窒化膜（２３）を除去する。
する領域の半導体領域（８）表面の酸化膜（９）をエッ
チング除去する。すなわち、容量形成領域を露出して、
レジスト膜（２２）で被覆し、選択的に酸化膜（９）の
ドライエッチングをする。図１２において、レジスト膜
（２２）を除去した後、全面にシリコン窒化膜（２３）
を５００Åの厚みにデポジションし、トレンチ（２５）
を形成する領域上を除いて、新たにレジスト膜（２４）
で被覆する。続いてこのレジスト膜（２４）をマスクと
してシリコン窒化膜（２３）、半導体領域（８）のシリ
コン、薄い部分の絶縁膜（５）のＳｉＯ2および半導体
基板（３０）のポリシリコンとシリコンを順次異方性エ
ッチングして、トレンチ（２５）を形成する。レジスト
膜（２４）を除去した後、トレンチ（２５）の内表面を
熱酸化して、約１００Åの容量酸化膜（２６）を半導体
領域（８）および半導体基板（３０）側面に形成し、シ
リコン窒化膜（２３）を除去する。
【００１９】図１３において、トレンチ（２５）に容量
電極（２７）を形成する。すなわち、全面にポリシリコ
ン膜を約１００００Åの厚みにデポジションし、トレン
チ（２５）内にポリシリコンを充填して、容量電極（２
７）を形成する。なおポリシリコン膜はＮ+型にド−プ
され、その表面は熱酸化されて酸化膜で被覆されてい
る。
電極（２７）を形成する。すなわち、全面にポリシリコ
ン膜を約１００００Åの厚みにデポジションし、トレン
チ（２５）内にポリシリコンを充填して、容量電極（２
７）を形成する。なおポリシリコン膜はＮ+型にド−プ
され、その表面は熱酸化されて酸化膜で被覆されてい
る。
【００２０】最後に、図１４において、全面を層間絶縁
膜（２８）で被覆して表面の平坦化を行った後、共通ド
レイン領域（２１）にコンタクトしたビット線（２９）
をアルミニウムのスパッタによりその上に形成する。そ
の後、半導体基板（３０）の裏面に裏張り電極をスパッ
タにより形成する。半導体基板（３０）はメモリセルの
容量の共通電極として利用され、この裏張り電極で取り
出される。
膜（２８）で被覆して表面の平坦化を行った後、共通ド
レイン領域（２１）にコンタクトしたビット線（２９）
をアルミニウムのスパッタによりその上に形成する。そ
の後、半導体基板（３０）の裏面に裏張り電極をスパッ
タにより形成する。半導体基板（３０）はメモリセルの
容量の共通電極として利用され、この裏張り電極で取り
出される。
【００２１】
【発明の効果】本発明によれば、第１に絶縁膜の薄い部
分（５）上に設けた約１０００Åの半導体領域（８）に
メモリセルを形成する転送用ＭＯＳトランジスタを形成
しているので、ドレイン電界が絶縁膜（５）により縦方
向で弱められ、短チャンネル効果を抑制してさらに短チ
ャンネルに設計でき、転送用ＭＯＳトランジスタの微細
化が実現され、半導体記憶装置の高密度化に寄与できる
利点を有する。また、半導体領域（８）の基板不純物濃
度を低く設計できるので、キャリアのモビリティも上げ
られ、ＭＯＳトランジスタのドライブ能力を向上できる
ので、さらに転送用ＭＯＳトランジスタの微細化に寄与
できる。
分（５）上に設けた約１０００Åの半導体領域（８）に
メモリセルを形成する転送用ＭＯＳトランジスタを形成
しているので、ドレイン電界が絶縁膜（５）により縦方
向で弱められ、短チャンネル効果を抑制してさらに短チ
ャンネルに設計でき、転送用ＭＯＳトランジスタの微細
化が実現され、半導体記憶装置の高密度化に寄与できる
利点を有する。また、半導体領域（８）の基板不純物濃
度を低く設計できるので、キャリアのモビリティも上げ
られ、ＭＯＳトランジスタのドライブ能力を向上できる
ので、さらに転送用ＭＯＳトランジスタの微細化に寄与
できる。
【００２２】第２に、メモリセルの容量をトレンチ（２
５）に形成し、トレンチ（２５）を形成した半導体基板
（３０）と転送用ＭＯＳトランジスタを形成した半導体
領域（８）とを電気的に分離しているので、容量電極
（２７）により容量酸化膜（２６）下のトレンチ（２
５）表面が容量の電界でよりＮ型化しても、容量のリ−
クは全く発生しない。この結果、トレンチ（２５）表面
に形成される容量酸化膜（２６）を約１００Åと極めて
薄く形成でき、単位面積当りの容量値を従来のものより
１．５〜２倍と大きくでき、容量の微細化に寄与でき
る。
５）に形成し、トレンチ（２５）を形成した半導体基板
（３０）と転送用ＭＯＳトランジスタを形成した半導体
領域（８）とを電気的に分離しているので、容量電極
（２７）により容量酸化膜（２６）下のトレンチ（２
５）表面が容量の電界でよりＮ型化しても、容量のリ−
クは全く発生しない。この結果、トレンチ（２５）表面
に形成される容量酸化膜（２６）を約１００Åと極めて
薄く形成でき、単位面積当りの容量値を従来のものより
１．５〜２倍と大きくでき、容量の微細化に寄与でき
る。
【００２３】第３に、メモリセルの容量は薄い容量酸化
膜（２６）により、その容量値の増大が図れ、容量値を
増加させるためのスタックトキャパシタ構造が不要とな
り、メモリセルとその周辺回路との段差が解消され、ホ
トリソ工程での露光ぼけを無くすることができる。第４
に、トレンチ（２５）内の容量電極（２７）に電荷が蓄
積されるので、α線によるソフトエラ−を防止できる構
造となっている。
膜（２６）により、その容量値の増大が図れ、容量値を
増加させるためのスタックトキャパシタ構造が不要とな
り、メモリセルとその周辺回路との段差が解消され、ホ
トリソ工程での露光ぼけを無くすることができる。第４
に、トレンチ（２５）内の容量電極（２７）に電荷が蓄
積されるので、α線によるソフトエラ−を防止できる構
造となっている。
【００２４】第５に、容量の一方の電極として働く半導
体基板（３０）にその裏面に電極を形成して、例えば−
３Ｖの負の電圧を半導体基板（３０）に印加すると、薄
い部分の絶縁膜（５）を介して容量結合によりＰ型の半
導体領域（８）の下部にホ−ルを誘起し、半導体領域
（８）に形成した転送用ＭＯＳトランジスタのスレシュ
ホルド電位を上げる様に働く。
体基板（３０）にその裏面に電極を形成して、例えば−
３Ｖの負の電圧を半導体基板（３０）に印加すると、薄
い部分の絶縁膜（５）を介して容量結合によりＰ型の半
導体領域（８）の下部にホ−ルを誘起し、半導体領域
（８）に形成した転送用ＭＯＳトランジスタのスレシュ
ホルド電位を上げる様に働く。
【図１】本発明に依る半導体記憶装置を説明する断面図
である。
である。
【図２】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図３】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図４】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図５】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図６】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図７】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図８】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図９】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図１０】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１１】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１２】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１３】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１４】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１５】従来のトレンチキャパシタ型半導体記憶装置
を説明する断面図である。
を説明する断面図である。
【図１６】従来のスタックトキャパシタ型半導体記憶装
置を説明する断面図である。
置を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】 半導体基板と、前記基板表面を被覆する
厚さの異なる部分を有する絶縁膜と、前記絶縁膜の薄い
部分に埋め込まれた半導体領域と、前記半導体領域から
前記絶縁膜を貫通して前記基板に到達するトレンチとを
備え、前記半導体領域にメモリセルの転送用ＭＯＳトラ
ンジスタを形成し、前記トレンチの内面に容量絶縁膜を
介して容量電極を設け前記容量電極と前記基板間でメモ
リセルの容量を形成することを特徴とする半導体記憶装
置。 - 【請求項２】 前記半導体基板は単結晶層と多結晶層の
２層で形成することを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記半導体領域と前記基板とを電気的に
絶縁することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】 前記基板をメモリセルの容量の共通電極
として用いることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233270A JPH0575053A (ja) | 1991-09-12 | 1991-09-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233270A JPH0575053A (ja) | 1991-09-12 | 1991-09-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575053A true JPH0575053A (ja) | 1993-03-26 |
Family
ID=16952461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3233270A Pending JPH0575053A (ja) | 1991-09-12 | 1991-09-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321223A (ja) * | 1994-05-25 | 1995-12-08 | Nec Kyushu Ltd | 半導体装置及びその製造方法 |
| US7122864B2 (en) | 2003-03-17 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor substrate having a partial SOI structure, method of manufacturing the same, a semiconductor device having a partial SOI structure, and method of manufacturing the same |
-
1991
- 1991-09-12 JP JP3233270A patent/JPH0575053A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321223A (ja) * | 1994-05-25 | 1995-12-08 | Nec Kyushu Ltd | 半導体装置及びその製造方法 |
| US7122864B2 (en) | 2003-03-17 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor substrate having a partial SOI structure, method of manufacturing the same, a semiconductor device having a partial SOI structure, and method of manufacturing the same |
| US7294562B2 (en) | 2003-03-17 | 2007-11-13 | Kabushiki Kaisha Toshiba | Semiconductor substrate, method of manufacturing the same, semiconductor device, and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5811283A (en) | Silicon on insulator (SOI) dram cell structure and process | |
| JP3172321B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0795587B2 (ja) | 半導体メモリセル及びその製造方法 | |
| JPH10178162A (ja) | Ｓｏｉ埋込プレート・トレンチ・キャパシタ | |
| JPH08111530A (ja) | Ｓｏｉ形電界効果トランジスタ | |
| JP3132435B2 (ja) | 半導体装置の製造方法 | |
| US5041887A (en) | Semiconductor memory device | |
| JPH0888336A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10144886A (ja) | 半導体装置及びその製造方法 | |
| JPS6145390B2 (ja) | ||
| US20050112839A1 (en) | Method of selectively etching HSG layer in deep trench capacitor fabrication | |
| JPH0715949B2 (ja) | Ｄｒａｍセル及びその製造方法 | |
| GB2233154A (en) | Manufacturing a DRAM cell semi-conductor device | |
| JPH0750772B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0347588B2 (ja) | ||
| JPH11135752A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0575053A (ja) | 半導体記憶装置 | |
| JPH0555511A (ja) | 半導体記憶装置 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH1022471A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3129750B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH10321822A (ja) | 半導体素子の構造並びに製造方法 | |
| JPH0575054A (ja) | 半導体記憶装置 | |
| JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0590535A (ja) | 半導体記憶装置の製造方法 |