JP2806286B2 - 半導体装置 - Google Patents

半導体装置

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JP2806286B2
JP2806286B2 JP7019555A JP1955595A JP2806286B2 JP 2806286 B2 JP2806286 B2 JP 2806286B2 JP 7019555 A JP7019555 A JP 7019555A JP 1955595 A JP1955595 A JP 1955595A JP 2806286 B2 JP2806286 B2 JP 2806286B2
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    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にＳＯ
Ｉ（Silicon On Insulating Substrate）構造を有する
ＤＲＡＭ（Dynamic Random Access Memory）に関するも
のである。
【０００２】
【従来の技術】従来、基板内に埋込み酸化膜を形成し、
その上方に前記酸化膜により絶縁されたシリコン層を有
する構造、いわゆるＳＯＩ構造をシリコン基板上で選択
的に形成する方法は、例えば特開平２−２１８１５９号
公報に記載されている。デバイスに対してこの種の構造
を適用した場合には、ＳＯＩ領域の特長とシリコン基板
領域の特長を共有したデバイスを実現することができ
る。
【０００３】図７は、上記公報に記載されたＳＯＩ形成
技術を用いた半導体装置の一例として示す、スタックキ
ャパシタ型セルを有するＤＲＡＭの構成を示すものであ
る。
【０００４】図７において、符号１はＰ型シリコン基
板、２は埋込み酸化膜層、３はＰウェル層、４はＳＯＩ
層、５はＮウェル層、６はフィールド酸化膜、７はゲー
ト酸化膜、８はゲート電極、９ａはｎ+ 型ソース拡散
層、９ｂはｎ+ 型ドレイン拡散層、１０ａはｐ+ 型ソー
ス拡散層、１０ｂはｐ+ 型ドレイン拡散層、１１、１
２、１３は層間絶縁膜、１４はビット線、１５は容量蓄
積電極、１６は容量絶縁膜、１７はセルプレート電極、
１８はコンタクト孔、１９はアルミ配線である。
【０００５】このＤＲＡＭ２０の構造上の特徴は、大電
流を流す必要のある入出力回路部２１を放熱性の高いＰ
型シリコン基板領域２４に形成し、メモリセル部２２お
よびロジック回路部２３を高速動作が可能なＳＯＩ領域
２５に形成した点である。そこで、このＤＲＡＭ２０に
おいて、ＳＯＩ領域２５に形成されたメモリセル部２２
およびロジック回路部２３のトランジスタは埋込み酸化
膜２およびフィールド酸化膜６により完全に絶縁分離さ
れているので、メモリセル間の干渉やロジック回路部２
３におけるラッチアップを防止することができる。さら
に、ＳＯＩ領域２５では寄生容量の低減が図れるので、
メモリセル部２２のビット線容量の低減によるセルの読
み出し信号量の増加やロジック回路部２３の高速動作が
可能になる。また、メモリセル部２２がＳＯＩ領域２５
に形成されたことで、α線によるソフトエラー耐性が向
上する、ＰＮ接合面積が減少することで接合リーク電流
を減少させてデータの保持特性を向上させることができ
る、という利点を有している。
【０００６】以下、上記構成のＤＲＡＭ２０の製造方法
を説明する。図８および図９はＤＲＡＭ２０の製造工程
を順を追って示す断面図である。
【０００７】まず、図８（ａ）に示すように、Ｐ型シリ
コン基板１表面にシリコン酸化膜２６を形成した後に、
フォトレジスト２７をマスクとしてメモリセル部とロジ
ック回路部を形成する領域にのみＰ型シリコン基板１中
に酸素イオン（Ｏ+ ）を加速電圧２００ｋｅＶ、注入密
度１×１０17〜２×１０18ｃｍ-2程度で注入し、つい
で、１３００℃、６時間の熱処理を行なう。
【０００８】これにより、図８（ｂ）に示すように、注
入された酸素がＰ型シリコン基板１中のシリコンと反応
して埋込み酸化膜層２が形成され、その上方がシリコン
層２８（ＳＯＩ層）となるＳＯＩ領域２５が形成され
る。このＳＯＩ層２８の膜厚は注入された酸素の量によ
り異なるが、１０18ｃｍ-2の注入密度の場合には１５０
ｎｍ程度となる。また、ＳＯＩ領域２５以外の埋込み酸
化膜層２が形成されていない領域をＰ型シリコン基板領
域２４と称する。
【０００９】つぎに、図８（ｂ）に示すように、フォト
レジスト２９をマスクとしてボロン（Ｂ+ ）を加速電圧
７０ｋｅＶ、注入密度１〜２×１０13ｃｍ-2程度で注入
する。
【００１０】ついで、図８（ｃ）に示すように、前工程
のレジストパターンに対して反転したパターンとされた
フォトレジスト３０をマスクとして、リン（Ｐ+ ）を加
速電圧１５０ｋｅＶ、注入密度１〜２×１０13ｃｍ-2程
度で注入し、さらに、窒素と酸素の雰囲気中で１２００
℃、約１時間の熱処理を行なう。この熱処理により注入
したボロンとリンを拡散させ、図８（ｄ）に示すよう
に、Ｐウェル層３およびＮウェル層５を形成する。
【００１１】つぎに、図９（ａ）に示すように、通常の
ＬＯＣＯＳ法を用いてフィールド酸化膜６を形成する。
【００１２】さらに、ゲート酸化膜形成、ゲート電極形
成、ｎ+ 型不純物、ｐ+ 型不純物導入等の各工程を経
て、図９（ｂ）に示すように、Ｐウェル層３上のゲート
酸化膜７、ゲート電極８、ｎ+ 型ソース拡散層９ａ、お
よびｎ+ 型ドレイン拡散層９ｂからなるＮＭＯＳトラン
ジスタと、Ｎウェル層５上のゲート酸化膜７、ゲート電
極８、ｐ+ 型ソース拡散層１０ａ、およびｐ+ 型ドレイ
ン拡散層１０ｂからなるＰＭＯＳトランジスタを形成す
る。
【００１３】ついで、図９（ｃ）に示すように、ＣＶＤ
法によるシリコン酸化膜、ＰＳＧ膜またはＢＰＳＧ膜か
らなる層間絶縁膜１１、タングステンシリサイド（ＷＳ
ｉ）からなるビット線１４、および層間絶縁膜１２を形
成する。ついで、多結晶シリコンからなる容量蓄積電極
１５、シリコン窒化膜とシリコン酸化膜からなる容量絶
縁膜１６、および多結晶シリコンからなるセルプレート
電極１７を形成する。
【００１４】つぎに、図９（ｄ）に示すように、シリコ
ン酸化膜、ＰＳＧ膜あるいはＢＰＳＧ膜からなる層間絶
縁膜１３を形成した後に、所定の領域にコンタクト孔１
８を開口し、ついでアルミ配線１９を形成することによ
り、上記構成のＤＲＡＭ２０が完成する。
【００１５】
【発明が解決しようとする課題】ところで、上記従来の
ＤＲＡＭ２０では、入出力回路部２１のみをＰ型シリコ
ン基板領域２４に形成し、ロジック回路部２３およびメ
モリセル部２２をＳＯＩ領域２５に形成したが、現在の
大容量ＤＲＡＭではチップ全体の面積に占めるメモリセ
ル部２２、ロジック回路部２３、入出力回路部２１の面
積比は、それぞれ５０％、４０％、１０％程度となって
いる。そして、入出力回路部２１の面積は大容量化には
関係なくほぼ一定の占有面積を維持しているのに対し
て、メモリセル部２２およびロジック回路部２３の面積
は大容量化に伴って必要とする占有面積は増大する一方
である。
【００１６】また、大容量化に伴って大電流を充放電す
る回路は入出力回路部２１内だけではなく、ロジック回
路部２３内にも増大してきている。すなわち、チップ全
体の発熱量が増加してきており、したがって、上記従来
のＤＲＡＭ２０のように入出力回路部２１のみを放熱性
の高いＰ型シリコン基板領域２４に形成しただけではチ
ップ温度の上昇を抑えることができず、メモリセルのデ
ータ保持特性が劣化してしまうといった問題点があっ
た。
【００１７】一方、ＳＯＩ領域２５に形成したトランジ
スタの長所であるサブスレショルド特性の改善や短チャ
ネル効果の抑制を図るためには、ＳＯＩ領域２５のシリ
コン膜厚を１００ｎｍ以下に薄膜化しなければならない
が、そのようにすると今度はソース・ドレイン拡散層の
寄生抵抗が増大するという問題点が生じてしまう。そこ
で、チタンシリサイド（ＴｉＳｉ）を用いたサリサイド
技術や選択タングステン（Ｗ）成長技術を用いて拡散層
をせり上げて形成することで上記問題点を対策するよう
に考えることもできる。
【００１８】しかしながら、チタンやタングステン等の
高融点金属を用いる場合には７５０℃以上の熱処理を施
すことができないことから、これらの金属はキャパシタ
形成時に８００℃以上の熱処理を行なう必要があるＤＲ
ＡＭ製造プロセスとの相性が悪いという問題がある。ま
た、特に低価格であることが重要なＤＲＡＭにおいて
は、製造コストを増大させる要因となる高融点金属の使
用は極力避けなければならないという事情もある。この
ような理由から、ＤＲＡＭ製造プロセスにはチタンシリ
サイド技術や選択タングステン成長技術を用いることが
できないため、ソース・ドレイン拡散層の寄生抵抗増大
に対する有効な対策を行なうことが極めて困難であっ
た。
【００１９】本発明は、前記の課題を解決するためにな
されたものであって、シリコン基板領域とＳＯＩ領域に
それぞれ形成したトランジスタの長所を充分に生かすこ
とで良好な特性を実現するとともに、大容量化に対応し
得る半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の半導体装置は、回路構成としてメモリセ
ル部と、ロジック回路部と、入出力回路部を有するとと
もに、デバイス構造としてシリコン基板中に埋込み酸化
膜層が形成されたＳＯＩ領域と、前記埋込み酸化膜層が
形成されていないシリコン基板領域とを有する半導体装
置において、前記メモリセル部が前記ＳＯＩ領域上に形
成され、前記ロジック回路部と前記入出力回路部が前記
シリコン基板領域上に形成されたことを特徴とするもの
である。また、前記ＳＯＩ領域における埋め込み酸化膜
層上方のシリコン層の膜厚は１０〜１００ｎｍとするこ
とが望ましい。
【００２１】または、回路構成としてメモリセル部と、
センスアンプ回路部を含むロジック回路部と、入出力回
路部を有するとともに、デバイス構造としてシリコン基
板中に埋込み酸化膜層が形成されたＳＯＩ領域と、前記
埋込み酸化膜層が形成されていないシリコン基板領域と
を有する半導体装置において、前記メモリセル部と前記
センスアンプ回路部が前記ＳＯＩ領域上に形成され、前
記センスアンプ回路部を除くロジック回路部と前記入出
力回路部が前記シリコン基板領域上に形成されるととも
に、前記ＳＯＩ領域内において前記センスアンプ回路部
にあたる前記埋込み酸化膜層上方のシリコン層の膜厚が
前記メモリセル部にあたるシリコン層の膜厚に比べて厚
くされたことを特徴とするものである。また、前記ＳＯ
Ｉ領域において前記センスアンプ回路部にあたる前記シ
リコン層の膜厚を１００〜１５０ｎｍとし、前記メモリ
セル部にあたるシリコン層の膜厚を１０〜１００ｎｍと
することが望ましい。
【００２２】
【作用】本発明の半導体装置においては、メモリセル部
がＳＯＩ領域に形成されているので、埋め込み酸化膜に
より領域中に形成した各トランジスタが絶縁分離され、
ラッチアップを防止することができるとともに、寄生容
量の低減を図ることができる。その一方、ロジック回路
部と入出力回路部がシリコン基板領域に形成されている
ので、これら回路部から発生する熱が効率良く放熱さ
れ、チップ温度の上昇防止を図ることができる。この
際、前記ＳＯＩ領域における埋め込み酸化膜層上方のシ
リコン層の膜厚を１０〜１００ｎｍとすれば、メモリセ
ルトランジスタのサブスレショルド特性の改善や短チャ
ネル効果の抑制が図れる。
【００２３】また、ロジック回路部の一部を構成するセ
ンスアンプ回路部をＳＯＩ領域に形成し、かつ、センス
アンプ回路部にあたる前記シリコン層の膜厚を前記メモ
リセル部にあたるシリコン層の膜厚に比べて厚くした場
合には、センスアンプ回路部のビット線の寄生容量が低
減されると同時に、拡散層の接合深さを深くできるため
拡散層抵抗が低減される。この際、前記ＳＯＩ領域にお
いて前記センスアンプ回路部にあたる前記シリコン層の
膜厚を１００〜１５０ｎｍとし、前記メモリセル部にあ
たるシリコン層の膜厚を１０〜１００ｎｍとすれば、セ
ンスアンプ回路部の拡散層接合深さを１００〜１５０ｎ
ｍとすることで拡散層抵抗を１００〜３００Ω／□程度
に設定できる。
【００２４】
【実施例】以下、本発明の第１実施例を図１ないし図４
を参照して説明する。
【００２５】図１は本実施例のＤＲＡＭ３１（半導体装
置）を示す断面図であって、図中符号１はＰ型シリコン
基板、２は埋込み酸化膜層、３はＰウェル層、４はＳＯ
Ｉ層、５はＮウェル層、６はフィールド酸化膜、７はゲ
ート酸化膜、８はゲート電極、９ａはｎ+ 型ソース拡散
層、９ｂはｎ+ 型ドレイン拡散層、１０ａはｐ+ 型ソー
ス拡散層、１０ｂはｐ+ 型ドレイン拡散層、１１、１
２、１３は層間絶縁膜、１４はビット線、１５は容量蓄
積電極、１６は容量絶縁膜、１７はセルプレート電極、
１８はコンタクト孔、１９はアルミ配線である。なお、
図において、図７に示した従来のＤＲＡＭと同一の構成
要素については同一の符号を付す。
【００２６】また、図４はこのＤＲＡＭ３１の平面図で
あって、このＤＲＡＭ３１は、メモリセル部２２と、入
出力回路部２１と、行アドレス制御信号発生回路３２、
列デコーダ制御信号発生回路３３、行デコーダ部３４、
列デコーダ部３５、メモリセルの信号を増幅するための
センスアンプ回路部３６等を含むロジック回路部２３と
を有している。そして、図１に示すように、大電流を流
す必要のある入出力回路部２１とロジック回路部２３は
放熱性を良くするためにＰ型シリコン基板領域２４に設
けられ、メモリセル部２２はＳＯＩ領域２５に設けられ
ている。また、ＳＯＩ領域２５における埋込み酸化膜層
２上方、すなわちＳＯＩ層４のシリコン膜厚は１０〜１
００ｎｍ程度とされている。
【００２７】以下、上記構成のＤＲＡＭ３１の製造方法
を説明する。図２および図３は本実施例のＤＲＡＭ３１
の製造工程を示す図である。
【００２８】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１表面にシリコン酸化膜２６を形成した後に、
フォトレジスト２７をマスクとしてメモリセル部を形成
する領域にのみＰ型シリコン基板１中に酸素イオン（Ｏ
+ ）を加速電圧２００ｋｅＶ、注入密度１×１０17〜２
×１０18ｃｍ-2程度で注入し、ついで、１３００℃、６
時間の熱処理を行なう。
【００２９】これにより、図２（ｂ）に示すように、注
入された酸素がＰ型シリコン基板１中のシリコンと反応
して埋込み酸化膜層２が形成され、その上方にはシリコ
ン層であるＳＯＩ層４が形成され、この部分がＳＯＩ領
域２５となる。このＳＯＩ層４の膜厚は注入された酸素
の量により異なるが、１０18ｃｍ-2の注入密度の場合に
は１５０ｎｍ程度となってしまう。そこで、ＳＯＩ層４
のシリコン膜厚を１０〜１００ｎｍの範囲、例えば５０
ｎｍにするためには、前述したように熱処理によって埋
込み酸化膜層２を形成した後、Ｐ型シリコン基板１全面
を２００ｎｍ程度熱酸化し、ついで、フッ化水素酸（Ｈ
Ｆ）液によるウェットエッチングで２００ｎｍの酸化膜
を除去すると、２００ｎｍの酸化膜形成時にほぼ１／２
の膜厚の１００ｎｍ分が基板側に成長するので、結果的
にＰ型シリコン基板１表面が１００ｎｍ程度削られるこ
とになり、膜厚５０ｎｍのＳＯＩ層４が得られる。ま
た、ＳＯＩ領域２５以外の埋込み酸化膜層２が形成され
ていない領域をＰ型シリコン基板領域２４と称する。
【００３０】つぎに、図２（ｂ）に示すように、フォト
レジスト２９をマスクとしてボロン（Ｂ+ ）を加速電圧
７０ｋｅＶ、注入密度１〜２×１０13ｃｍ-2程度で注入
する。
【００３１】ついで、図２（ｃ）に示すように、前工程
のレジストパターンに対して反転したパターンとされた
フォトレジスト３０をマスクとして、リン（Ｐ+ ）を加
速電圧１５０ｋｅＶ、注入密度１〜２×１０13ｃｍ-2程
度で注入し、さらに、窒素と酸素の雰囲気中で１２００
℃、約１時間の熱処理を行なう。この熱処理により注入
したボロンとリンを拡散させ、図２（ｄ）に示すよう
に、Ｐウェル層３およびＮウェル層５を形成する。
【００３２】つぎに、図３（ａ）に示すように、通常の
ＬＯＣＯＳ法を用いてフィールド酸化膜６を形成する。
【００３３】さらに、ゲート酸化膜形成、ゲート電極形
成、ｎ+ 型不純物、ｐ+ 型不純物導入等の各工程を経
て、図３（ｂ）に示すように、Ｐウェル層３上のゲート
酸化膜７、ゲート電極８、ｎ+ 型ソース拡散層９ａ、お
よびｎ+ 型ドレイン拡散層９ｂからなるＮＭＯＳトラン
ジスタと、Ｎウェル層５上にゲート酸化膜７、ゲート電
極８、ｐ+ 型ソース拡散層１０ａ、およびｐ+ 型ドレイ
ン拡散層１０ｂからなるＰＭＯＳトランジスタを形成す
る。
【００３４】つぎに、図３（ｃ）に示すように、ＣＶＤ
法によるシリコン酸化膜、ＰＳＧ膜またはＢＰＳＧ膜か
らなる層間絶縁膜１１、タングステンシリサイド（ＷＳ
ｉ）からなるビット線１４、および層間絶縁膜１２を形
成する。ついで、多結晶シリコンからなる容量蓄積電極
１５、シリコン窒化膜とシリコン酸化膜からなる容量絶
縁膜１６、および多結晶シリコンからなるセルプレート
電極１７を形成する。
【００３５】つぎに、図３（ｄ）に示すように、シリコ
ン酸化膜、ＰＳＧ膜あるいはＢＰＳＧ膜からなる層間絶
縁膜１３を形成した後に、所定の領域にコンタクト孔１
８を開口し、ついでアルミ配線１９を形成することによ
り、上記構成のＤＲＡＭ３１が完成する。
【００３６】本実施例のＤＲＡＭ３１においては、従来
のＤＲＡＭと同様、ＳＯＩ領域２５上にメモリセル部２
２を形成したので、メモリセルトランジスタのサブスレ
ショルド特性の改善や短チャネル効果の抑制、データ保
持特性の向上、α線によるソフトエラー耐性の向上、ビ
ット線容量の低減といった良好なメモリセル特性を維持
することができる。そして、従来のＤＲＡＭではＳＯＩ
領域２５に形成していたロジック回路部２３をＰ型シリ
コン基板領域２４に形成するようにしたので、近年の大
容量化に伴って増大したロジック回路部２３から発生す
る熱をＰ型シリコン基板１を通して効率的に放熱するこ
とができる。その結果、チップの温度上昇を抑えること
ができるので、データ保持特性の劣化を防止することが
できる。
【００３７】ところで、従来ＳＯＩ領域２５に形成して
いたロジック回路部２３をＰ型シリコン基板領域２４に
形成したことで、ロジック回路の高速動作が図れるとい
うロジック回路部２３をＳＯＩ領域２５に形成する際の
利点が失われる懸念がある。しかしながら、ロジック回
路部２３をＰ型シリコン基板領域２４に形成した場合に
は、ＳＯＩ層４の膜厚が５０ｎｍと限りがあることから
ＳＯＩ領域２５では深いソース・ドレイン拡散層が形成
できないのに対して、Ｐ型シリコン基板領域２４では例
えばＸj ＝０．１〜０．１５μｍといった充分に深いソ
ース・ドレイン拡散層が形成できるため、トランジスタ
の拡散層抵抗を１００〜３００Ω／□程度に低く抑える
ことができる。これにより、ロジック回路の高速動作が
可能であるという利点を従来通り確保することができ
る。
【００３８】以下、本発明の第２実施例について図５お
よび図６を参照して説明する。
【００３９】図５は本実施例のＤＲＡＭ３８（半導体装
置）を示す断面図であって、図中符号１はＰ型シリコン
基板、２は埋込み酸化膜層、３はＰウェル層、４はＳＯ
Ｉ層、５はＮウェル層、６はフィールド酸化膜、７はゲ
ート酸化膜、８はゲート電極、９ａはｎ+ 型ソース拡散
層、９ｂはｎ+ 型ドレイン拡散層、１０ａはｐ+ 型ソー
ス拡散層、１０ｂはｐ+ 型ドレイン拡散層、１１、１
２、１３は層間絶縁膜、１４はビット線、１５は容量蓄
積電極、１６は容量絶縁膜、１７はセルプレート電極、
１８はコンタクト孔、１９はアルミ配線である。なお、
図において、図１に示した第１実施例のＤＲＡＭ３１と
同一の構成要素については同一の符号を付す。
【００４０】本実施例のＤＲＡＭ３８の構成が第１実施
例のＤＲＡＭと異なる点は、ロジック回路部２３の一部
を構成するセンスアンプ回路部３６をメモリセル部２２
とともにＳＯＩ領域２５に形成し、センスアンプ回路部
３６を除くロジック回路部２３と入出力回路部２１をＰ
型シリコン基板領域２４に形成した点である。そして、
さらにＳＯＩ領域２５においてメモリセル部２２とセン
スアンプ回路部３６を形成する領域のシリコン層４（Ｓ
ＯＩ層）膜厚をそれぞれ区別している。すなわち、メモ
リセル部形成領域のＳＯＩ層膜厚を１０〜１００ｎｍと
し、センスアンプ回路部形成領域のＳＯＩ層膜厚を１０
０〜１５０ｎｍとしてメモリセル部より厚く形成してい
る。
【００４１】以下、上記構成のＤＲＡＭ３８の製造方法
を説明する。図６は本実施例のＤＲＡＭ３８の製造工程
を示す図である。なお、Ｐ型シリコン基板１中に埋込み
酸化膜層２を形成し、ＳＯＩ領域２５のＳＯＩ層４膜厚
をメモリセル部形成領域とセンスアンプ回路部形成領域
で作り分けた後の工程は第１実施例のものと同様である
ため、それ以降の工程については、図示を省略する。
【００４２】まず、図６（ａ）に示すように、Ｐ型シリ
コン基板１表面にシリコン酸化膜２６を形成した後に、
フォトレジスト２７をマスクとしてメモリセル部とセン
スアンプ回路部を形成する領域のＰ型シリコン基板１中
に酸素イオン（Ｏ+ ）を加速電圧２００ｋｅＶ、注入密
度１×１０17〜２×１０18ｃｍ-2程度で注入し、つい
で、１３００℃、６時間の熱処理を行なう。
【００４３】これにより、図６（ｂ）に示すように、注
入された酸素がＰ型シリコン基板１中のシリコンと反応
して埋込み酸化膜層２が形成され、その上方はシリコン
層であるＳＯＩ層４となる。このＳＯＩ層４の膜厚は注
入された酸素の量によって異なるが、１０18ｃｍ-2の注
入密度の場合には１５０ｎｍ程度となる。
【００４４】ここで、本実施例の場合には第１実施例の
場合と異なり、ＳＯＩ領域２５においてメモリセル部２
２形成領域のＳＯＩ層４膜厚を１０〜１００ｎｍ、セン
スアンプ回路部３６形成領域のＳＯＩ層４膜厚を１００
〜１５０ｎｍと異なる膜厚にする必要がある。そこで、
一例としてメモリセル部２２形成領域のＳＯＩ層４膜厚
を５０ｎｍ、センスアンプ回路部３６形成領域のＳＯＩ
層４膜厚を１２０ｎｍとする場合には、まず、Ｐ型シリ
コン基板１全面に６０ｎｍ程度のシリコン熱酸化膜３９
と１００ｎｍ程度のシリコン窒化膜４０を順次形成した
後、フォトレジストをマスクとしてメモリセル部２２形
成領域のシリコン窒化膜４０のみをエッチング除去す
る。
【００４５】つぎに、図６（ｃ）に示すように、フォト
レジスト４１を除去した後、酸素／水素雰囲気中で９８
０℃の酸化処理を行ない、メモリセル部２２形成領域の
シリコン酸化膜３９を選択酸化することでこの部分の膜
厚を６０ｎｍから２００ｎｍに成長させる。ついで、シ
リコン窒化膜４０をリン酸（ＨＰＯ3 ）溶液でエッチン
グ除去した後にフッ化水素酸（ＨＦ）液によるウェット
エッチングを施すことによりシリコン酸化膜３９を除去
する。
【００４６】以上の処理を施すと、シリコン熱酸化膜３
９の形成においては膜厚のほぼ１／２がシリコン基板側
に成長するため、６０ｎｍのシリコン酸化膜形成工程で
は３０ｎｍ分のシリコン基板がシリコン酸化膜３９とな
ることにより、ＳＯＩ領域２５のシリコン膜厚が当初の
１５０ｎｍから１２０ｎｍとなり、センスアンプ回路部
３６形成領域ではこの膜厚が最後まで維持されるため、
センスアンプ回路部３６のＳＯＩ層４膜厚は１２０ｎｍ
となる。そして、この状態からメモリセル部２２形成領
域における２００ｎｍのシリコン酸化膜形成工程でさら
に７０ｎｍ分のシリコン基板がシリコン酸化膜となるこ
とにより、メモリセル部２２形成領域のＳＯＩ層４膜厚
が１２０ｎｍから５０ｎｍとなる。このようにして、図
６（ｄ）に示すようなそれぞれの領域において膜厚の異
なるＳＯＩ層４を得ることができる。
【００４７】その後、図２（ｂ）以降に示した第１実施
例と同様の製造工程、すなわち、Ｐウェル層／Ｎウェル
層形成、フィールド酸化膜形成、ＰＭＯＳ、ＮＭＯＳト
ランジスタ形成、ビット線形成、キャパシタ形成、アル
ミ配線形成等の種々の工程を経て、本実施例のＤＲＡＭ
３８が完成する。
【００４８】本実施例のＤＲＡＭ３８においても、基本
的にメモリセル部２２をＳＯＩ領域２５に、ロジック回
路部２３と入出力回路部２１をＰ型シリコン基板領域２
４に形成したことで、第１実施例の場合と同様、メモリ
セルトランジスタの特性改善、データ保持特性の向上、
α線によるソフトエラー耐性の向上、ビット線容量の低
減等の良好なメモリセル特性、また、ロジック回路部２
３における放熱性向上によるデータ保持特性の劣化防
止、といった優れた効果を奏することができる。
【００４９】そして、本実施例における格別な効果とし
ては、以下の点を挙げることができる。すなわち、ロジ
ック回路部２３のうちセンスアンプ回路部３６のみをＳ
ＯＩ領域２５に形成するようにし、センスアンプ回路部
３６のＳＯＩ層４膜厚を１００〜１５０ｎｍとメモリセ
ル部２２に比べて厚く形成するようにしたので、センス
アンプ回路部３６のトランジスタにおけるソース・ドレ
イン拡散層の接合深さを例えばＸj ＝０．１〜０．１５
μｍと充分に深くすることができ、トランジスタの拡散
層抵抗をＰ型シリコン基板領域２４に形成した他のロジ
ック回路部２３のトランジスタと同等の１００〜３００
Ω／□程度に低く抑えることができる。したがって、ロ
ジック回路全体として高速動作を可能とすることができ
る。そして、第１実施例のＤＲＡＭに比べてセンスアン
プ回路部３６のビット線の寄生容量を低減することがで
きるので、メモリセルからの読み出し信号量が増加し、
ノイズ耐性をより改善することができる。
【００５０】なお、上記第１、第２実施例においては、
材料となるシリコン基板としてＰ型シリコン基板１を用
いたが、Ｎ型シリコン基板を用いてもよい。また、イオ
ン注入工程における加速電圧、注入密度、熱処理工程に
おける時間、温度等、各製造工程における製造条件につ
いては、これら実施例に記載した条件に限ることなく、
適宜変更してよいことは勿論である。
【００５１】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置においては、従来のＤＲＡＭと同様、ＳＯＩ
領域上にメモリセル部を形成したことで、メモリセルト
ランジスタのサブスレショルド特性の改善や短チャネル
効果の抑制、データ保持特性の向上、α線によるソフト
エラー耐性の向上、ビット線容量の低減といった良好な
メモリセル特性を確保することができる。その上で、従
来のＤＲＡＭではＳＯＩ領域に形成していたロジック回
路部をシリコン基板領域に形成するようにしたので、ロ
ジック回路部から発生する熱をシリコン基板を通して効
率的に放熱し、チップの温度上昇を抑えることができる
ので、データ保持特性の劣化を防止することができる。
さらに、ロジック回路部をシリコン基板領域に形成した
ことで、シリコン基板領域では充分に深い拡散層が形成
できるため、ロジック回路部のトランジスタの拡散層抵
抗を小さく抑えることができ、ロジック回路の高速動作
を可能にすることができる。
【００５２】また、ロジック回路部の一部であるセンス
アンプ回路部をメモリセル部と同様ＳＯＩ領域に形成
し、さらに、ＳＯＩ領域においてセンスアンプ部にあた
るシリコン層の膜厚をメモリセル部にあたるシリコン層
の膜厚より厚くした場合には、センスアンプ回路部のト
ランジスタにおける拡散層の接合深さを充分に深くする
ことができ、トランジスタの拡散層抵抗をシリコン基板
領域に形成した他のロジック回路部のトランジスタと同
等に小さく抑えることができる。したがって、ロジック
回路全体として高速動作を可能とすることができる。そ
の上で、センスアンプ回路部のビット線の寄生容量を低
減することができるので、メモリセルからの読み出し信
号量が増加し、ノイズ耐性をより改善することができ
る。
【００５３】このように、本発明の半導体装置によれ
ば、大容量化に伴う発熱量の増加に起因する問題点を解
消することができるとともに、シリコン基板領域上とＳ
ＯＩ領域上にそれぞれ形成したトランジスタの長所を充
分に生かすことで、全体として良好な特性を有する半導
体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるＤＲＡＭ（半導体装
置）を示す断面図である。
【図２】同、ＤＲＡＭの製造工程を順を追って示す断面
図の前半部分である。
【図３】同、後半部分である。
【図４】同、ＤＲＡＭの平面図である。
【図５】本発明の第２実施例であるＤＲＡＭ（半導体装
置）を示す断面図である。
【図６】同、ＤＲＡＭの製造工程を順を追って示す断面
図である。
【図７】従来の一例として示すＤＲＡＭの断面図であ
る。
【図８】同、ＤＲＡＭの製造工程を順を追って示す断面
図の前半部分である。
【図９】同、後半部分である。
【符号の説明】
１ Ｐ型シリコン基板（シリコン基板） ２ 埋込み酸化膜層 ３ Ｐウェル層 ４ ＳＯＩ層 ５ Ｎウェル層 ６ フィールド酸化膜 ７ ゲート酸化膜 ８ ゲート電極 ９ａ ｎ+ 型ソース拡散層 ９ｂ ｎ+ 型ドレイン拡散層 １０ａ ｐ+ 型ソース拡散層 １０ｂ ｐ+ 型ドレイン拡散層 １１、１２、１３ 層間絶縁膜 １４ ビット線 １５ 容量蓄積電極 １６ 容量絶縁膜 １７ セルプレート電極 １８ コンタクト孔 １９ アルミ配線 ２０、３１、３８ ＤＲＡＭ（半導体装置） ２１ 入出力回路部 ２２ メモリセル部 ２３ ロジック回路部 ２４ Ｐ型シリコン基板領域（シリコン基板領域） ２５ ＳＯＩ領域 ２６、３９ シリコン酸化膜 ２７、２９、３０、４１ フォトレジスト ３２ 行アドレス制御信号発生回路 ３３ 列デコーダ制御信号発生回路 ３４ 行デコーダ部 ３５ 列デコーダ部 ３６ センスアンプ回路部 ４０ シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 回路構成としてメモリセル部とセンスア
    ンプ回路部を含むロジック回路部と、入出力回路部を有
    するとともに、デバイス構造としてシリコン基板中に埋
    込み酸化膜層が形成されたＳＯＩ領域と、前記埋込み酸
    化膜層が形成されていないシリコン基板領域とを有する
    半導体装置において、前記メモリセル部と前記センスア
    ンプ回路部が前記ＳＯＩ領域上に形成され、前記センス
    アンプ回路部を除くロジック回路部と前記入出力回路部
    が前記シリコン基板領域上に形成されるとともに、前記
    ＳＯＩ領域内において前記センスアンプ回路部にあたる
    前記埋込み酸化膜層上方のシリコン層の膜厚が前記メモ
    リセル部にあたるシリコン層の膜厚に比べて厚くされた
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記ＳＯＩ領域において前記センスアン
    プ回路部にあたる前記シリコン層の膜厚が１００〜１５
    ０ｎｍとされ、前記メモリセル部にあたるシリコン層の
    膜厚が１０〜１００ｎｍとされたことを特徴とする請求
    項１記載の半導体装置。
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