JPH02218159A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH02218159A JPH02218159A JP3804689A JP3804689A JPH02218159A JP H02218159 A JPH02218159 A JP H02218159A JP 3804689 A JP3804689 A JP 3804689A JP 3804689 A JP3804689 A JP 3804689A JP H02218159 A JPH02218159 A JP H02218159A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- implanted
- ions
- oxygen
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000001301 oxygen Substances 0.000 claims abstract description 25
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 25
- -1 Oxygen ions Chemical class 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 28
- 229910052681 coesite Inorganic materials 0.000 abstract description 14
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 14
- 239000000377 silicon dioxide Substances 0.000 abstract description 14
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 14
- 229910052682 stishovite Inorganic materials 0.000 abstract description 14
- 229910052905 tridymite Inorganic materials 0.000 abstract description 14
- 239000013078 crystal Substances 0.000 abstract description 7
- 238000010438 heat treatment Methods 0.000 abstract description 6
- 230000008569 process Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、基板表面の平滑化に改良の加えられた半導
体基板の製造方法に関する。
体基板の製造方法に関する。
（従来の技術）
従来の半導体基板の製造方法としては、ＳＩＭＯＸ （
Ｓｅｐａｒａｔｉｏｎ ｂｙ １Ｍｐｌａｎｔｅｄ Ｏ
Ｘｙｇｅｎ）法と呼ばれるものが知られている。
Ｓｅｐａｒａｔｉｏｎ ｂｙ １Ｍｐｌａｎｔｅｄ Ｏ
Ｘｙｇｅｎ）法と呼ばれるものが知られている。
今これを第２図に基いて説明すると、まず同図（Ａ）に
示す如く、Ｓｉ基板１中に酸素イオン（０＋）を注入密
度１０ ”／ｃｄ、加速電圧１８０ｋｅＶ程度で注入し
、さらに、１２００℃の窒素雰囲気中で約１時間熱処理
を行う。これにより、注入された酸素がＳｉ基板１中の
Ｓｉと結合し、同図（Ｂ）に示す如く、Ｓｉ基板１内の
酸素注入側には５ｔ０２膜２が形成されるとともに、Ｓ
ｉＯ２膜２上にはＳｉ基板１中の酸化されなかったＳｉ
によりＳＯＩ膜３が形成される。なお、ここで上記ＳＯ
Ｉ膜３の膜厚が不足の場合には、良く知られているよう
に５ｔＣ１４の水素還元法等によりエピタキシャル成長
法を用いてＳＯＩ膜３の膜厚増加処理が行われる。
示す如く、Ｓｉ基板１中に酸素イオン（０＋）を注入密
度１０ ”／ｃｄ、加速電圧１８０ｋｅＶ程度で注入し
、さらに、１２００℃の窒素雰囲気中で約１時間熱処理
を行う。これにより、注入された酸素がＳｉ基板１中の
Ｓｉと結合し、同図（Ｂ）に示す如く、Ｓｉ基板１内の
酸素注入側には５ｔ０２膜２が形成されるとともに、Ｓ
ｉＯ２膜２上にはＳｉ基板１中の酸化されなかったＳｉ
によりＳＯＩ膜３が形成される。なお、ここで上記ＳＯ
Ｉ膜３の膜厚が不足の場合には、良く知られているよう
に５ｔＣ１４の水素還元法等によりエピタキシャル成長
法を用いてＳＯＩ膜３の膜厚増加処理が行われる。
一方、第３図および第４図には、上記ＳＩＭＯＸ法を用
いて半導体装置が製造される場合の例が示されている。
いて半導体装置が製造される場合の例が示されている。
第３図（Ａ）は、上記の如き半導体装置１０の平面図で
あるが、中央部分には上記ＳＩＭＯＸ法によって方形の
ＳＯＩ部４が形成され、周囲にはＳｉ基板１によりバル
クＳｉ部５が設けられている。同図（Ｂ）は同図（Ａ）
のＸ−Ｘ−線断面図であるが、３０１部４に形成された
ＳｉＯ２膜２上には、ＭＯＳトランジスタＴ１．Ｔ２に
よってロジック回路６が形成されているとともに、バル
ク８１部５上にはトランジスタＴ３＊ Ｔ４によって入
出力回路７が形成されている。
あるが、中央部分には上記ＳＩＭＯＸ法によって方形の
ＳＯＩ部４が形成され、周囲にはＳｉ基板１によりバル
クＳｉ部５が設けられている。同図（Ｂ）は同図（Ａ）
のＸ−Ｘ−線断面図であるが、３０１部４に形成された
ＳｉＯ２膜２上には、ＭＯＳトランジスタＴ１．Ｔ２に
よってロジック回路６が形成されているとともに、バル
ク８１部５上にはトランジスタＴ３＊ Ｔ４によって入
出力回路７が形成されている。
ところで、この半導体装置では、３０１部４に形成され
ているロジック回路６のＭＯＳトランジスタ”Ｉ ＊
１２間は５１０２膜２によって絶縁分離されているため
ラッチアップしないとともに、寄生容量の低減が図られ
るのでロジック回路６は高速に動作できるという長所が
ある。
ているロジック回路６のＭＯＳトランジスタ”Ｉ ＊
１２間は５１０２膜２によって絶縁分離されているため
ラッチアップしないとともに、寄生容量の低減が図られ
るのでロジック回路６は高速に動作できるという長所が
ある。
一方、入出力回路７はロジック回路６の如き動作の高速
性は必要とされない代わりに大電流を流す必要がある。
性は必要とされない代わりに大電流を流す必要がある。
従って、この例では、入出力回路７は放熱性の悪い８０
１部４よりもバルクＳｉ部５に設けられている。
１部４よりもバルクＳｉ部５に設けられている。
第４図にはＳＩＭＯＸ法によって製造される半導体装置
１０の池の例が示されており、この例にあっては、局所
に３０１部４を形成するとともに、３０１部４以外のバ
ルクＳｉ部５には縦型パワーＭＯ８ＦＥＴ８が形成され
ている。
１０の池の例が示されており、この例にあっては、局所
に３０１部４を形成するとともに、３０１部４以外のバ
ルクＳｉ部５には縦型パワーＭＯ８ＦＥＴ８が形成され
ている。
また、３０１部４には、縦型パワーＭＯ８ＦＥＴ８を制
御するためのロジック回路６０が、ＭＯＳトランジスタ
Ｔ５．Ｔ６によって形成されている。
御するためのロジック回路６０が、ＭＯＳトランジスタ
Ｔ５．Ｔ６によって形成されている。
このように、この例では、縦型パワーＭＯ５ＦＥＴ８が
バルクＳｉ部５に形成されているので放熱性が良く、電
流容量が大きい。また、ロジック回路６０は３０１部４
に形成されているので、ラッチアップしないとともに、
縦型パワーＭＯ８ＦＥＴ８から容易に絶縁分離でき、し
かも構造が簡単であるという長所がある。
バルクＳｉ部５に形成されているので放熱性が良く、電
流容量が大きい。また、ロジック回路６０は３０１部４
に形成されているので、ラッチアップしないとともに、
縦型パワーＭＯ８ＦＥＴ８から容易に絶縁分離でき、し
かも構造が簡単であるという長所がある。
次に、第５図には上記の如き半導体装置１０を製造する
ためのＳＩＭＯＸ法による半導体基板の製造方法が示さ
れている。
ためのＳＩＭＯＸ法による半導体基板の製造方法が示さ
れている。
この方法では、まず、（Ａ）図に示す如く、ロジック回
路を形成する３０１部４の形成領域だけに酸素イオン注
入を行う。この場合、酸素イオンが注入された領域の体
積は、（Ｂ）図に示す如く増大する。
路を形成する３０１部４の形成領域だけに酸素イオン注
入を行う。この場合、酸素イオンが注入された領域の体
積は、（Ｂ）図に示す如く増大する。
次に、熱処理により酸素とＳｉを結合させて（Ｃ）図に
示す如きＳｉＯ２膜２を形成する。このとき、ＳｉＯ２
膜２上にはＳＯＩ膜３が形成される。
示す如きＳｉＯ２膜２を形成する。このとき、ＳｉＯ２
膜２上にはＳＯＩ膜３が形成される。
ところで、この場合、ＳｉＯ２の密度はＳｉより小さい
ので、（Ｃ）図に示す如く、Ｓｉ基板１中にＳｉＯ２膜
２が形成されると、ＳｉＯ２膜２の体積が増加して、Ｓ
Ｏ■膜３の形成と相俟って（Ｂ）図に示される状態より
さらにＳｉＯ２膜２の形成部分の膜厚は増大する。
ので、（Ｃ）図に示す如く、Ｓｉ基板１中にＳｉＯ２膜
２が形成されると、ＳｉＯ２膜２の体積が増加して、Ｓ
Ｏ■膜３の形成と相俟って（Ｂ）図に示される状態より
さらにＳｉＯ２膜２の形成部分の膜厚は増大する。
（発明が解決しようとする課題）
しかしながら、上記の如き半導体基板の製造方法にあっ
ては、Ｓｉ基板１の３０１部４の形成領域だけに酸素イ
オンを注入してＳｉＯ□膜２を形成するので、５１０２
膜２の形成部分だけの膜厚が増大し、第５図（Ｃ）に示
す如く、基板表面で５ｔＯ２膜２の形成部分（３０１部
４）と非形成部分（バルクＳｉ部５）の境界で段差９が
発生し、後工程において例えばフォトリソグラフィーを
行おうとすると、どちらかの表面としかピントが合わず
、以後の回路形成が困難になるという問題点があった。
ては、Ｓｉ基板１の３０１部４の形成領域だけに酸素イ
オンを注入してＳｉＯ□膜２を形成するので、５１０２
膜２の形成部分だけの膜厚が増大し、第５図（Ｃ）に示
す如く、基板表面で５ｔＯ２膜２の形成部分（３０１部
４）と非形成部分（バルクＳｉ部５）の境界で段差９が
発生し、後工程において例えばフォトリソグラフィーを
行おうとすると、どちらかの表面としかピントが合わず
、以後の回路形成が困難になるという問題点があった。
また、ＳｉＯ２膜１が形成されている部分とそうでない
部分の境界領域である段差９の発生部分では、基板製造
時ＳｉＯ２膜２の体積膨張の影響を受けて大きな応力が
発生し、このため基板内部の広い範囲にわたって結晶欠
陥等が発生し、トランジスタを形成するのに不適ないわ
ゆるデッドスペースが増大するとともに、チップ面積増
大の原因となるという問題点があった。
部分の境界領域である段差９の発生部分では、基板製造
時ＳｉＯ２膜２の体積膨張の影響を受けて大きな応力が
発生し、このため基板内部の広い範囲にわたって結晶欠
陥等が発生し、トランジスタを形成するのに不適ないわ
ゆるデッドスペースが増大するとともに、チップ面積増
大の原因となるという問題点があった。
（発明の目的）
この発明は、上記課題に鑑み、基板表面の平滑化を図る
ことにより、以後の回路形成プロセスを簡易化できる、
かつ、デッドスペースの少ない、チップ面積を小さ（す
ることのできる半導体基板の製造方法を提供することを
目的とする。
ことにより、以後の回路形成プロセスを簡易化できる、
かつ、デッドスペースの少ない、チップ面積を小さ（す
ることのできる半導体基板の製造方法を提供することを
目的とする。
（問題点を解決するための手段）
この発明は、上記目的を達成するために、Ｓｉ基板のＳ
ｉＯ２膜形成領域に酸素イオンを注入し、窒素雰囲気中
で加熱処理することにより半導体基板を製造する半導体
基板の製造方法において、上記Ｓｉ基板の酸素イオン注
入領域以外の領域にはＳｉイオンを注入し、基板製造時
酸素イオン注入領域とＳｉイオン注入領域が平滑化され
ることを特徴とする。
ｉＯ２膜形成領域に酸素イオンを注入し、窒素雰囲気中
で加熱処理することにより半導体基板を製造する半導体
基板の製造方法において、上記Ｓｉ基板の酸素イオン注
入領域以外の領域にはＳｉイオンを注入し、基板製造時
酸素イオン注入領域とＳｉイオン注入領域が平滑化され
ることを特徴とする。
（実施例の説明）
以下、本発明の好適な実施例を図面に基いて説明する。
この実施例においても半導体基板は上記従来例同様ＳＩ
ＭＯＸ法を用いて製造されるが、基板上に従来例の如き
段差が発生しないよう、以下のように構成されている。
ＭＯＸ法を用いて製造されるが、基板上に従来例の如き
段差が発生しないよう、以下のように構成されている。
なお、説明の便宜上、上記従来例の説明に用いたものと
同−構成部材には同一符号を付して説明する。
同−構成部材には同一符号を付して説明する。
この方法では、まず、同図（Ａ）に示す如く、Ｓｉ基板
１の３０１部４の形成領域に酸素イオン（０＋）を注入
する。これにより、Ｓｉ基板１「１１の酸素注入部分は
同図（Ｂ）に示す如く膨張する。
１の３０１部４の形成領域に酸素イオン（０＋）を注入
する。これにより、Ｓｉ基板１「１１の酸素注入部分は
同図（Ｂ）に示す如く膨張する。
次に、（Ｂ）図に示す如く、バルクＳｉ部５の形成され
る残余の領域にＳｉイオン（Ｓｉ”）を注入する。この
ときに注入するＳｉイオンの量は、できあがった半導体
基板の表面に段差が生じないだけの所定量とする。
る残余の領域にＳｉイオン（Ｓｉ”）を注入する。この
ときに注入するＳｉイオンの量は、できあがった半導体
基板の表面に段差が生じないだけの所定量とする。
最後に、熱処理を行い、酸素イオン注入側では（Ｃ）図
に示す如＜５ＬＯ２膜２およびＳＯＩ膜３が形成される
とともに、Ｓｉイオン注入側では、注入したＳｉイオン
が結晶化され、Ｓｉ結晶層２０が形成される。
に示す如＜５ＬＯ２膜２およびＳＯＩ膜３が形成される
とともに、Ｓｉイオン注入側では、注入したＳｉイオン
が結晶化され、Ｓｉ結晶層２０が形成される。
ところで、この場合、Ｓｉイオン注入側で形成されるＳ
ｉ結晶層２０の厚さは、酸素イオン注入側で形成される
ＳｉＯ２膜２とＳＯＩ膜３を加えたものとほぼ等しくな
るよう構成されている。
ｉ結晶層２０の厚さは、酸素イオン注入側で形成される
ＳｉＯ２膜２とＳＯＩ膜３を加えたものとほぼ等しくな
るよう構成されている。
このため、両者の境界領域で形成される段差９０は、従
来例と比し著しく小さい（（Ｃ）図参照）なお、上記の
如く、酸素イオン注入側とＳｉイオン注入側の段差をな
くすには、注入される酸素イオンの量とＳｉイオンの量
を同量にすると良いが、熱処理の条件等によっては適宜
両イオンの注入比率を変えると良い。
来例と比し著しく小さい（（Ｃ）図参照）なお、上記の
如く、酸素イオン注入側とＳｉイオン注入側の段差をな
くすには、注入される酸素イオンの量とＳｉイオンの量
を同量にすると良いが、熱処理の条件等によっては適宜
両イオンの注入比率を変えると良い。
また、この実施例では、酸素イオンを注入した後にＳｉ
イオンを注入するようにしたが、イオン注入の順序を逆
にして、Ｓｉイオンを注入した後に酸素イオンを注入し
ても良い。
イオンを注入するようにしたが、イオン注入の順序を逆
にして、Ｓｉイオンを注入した後に酸素イオンを注入し
ても良い。
さらに、酸素イオンとＳｉイオンのイオン注入を少量ず
つ何回かに分けて交互に行っても良い。
つ何回かに分けて交互に行っても良い。
本実施例では、上記の如（、酸素イオンの注入されない
、従ってＳｉＯ２膜２の形成されない部分にはＳｉイオ
ンを注入し、これによってＳｉＯ２膜２形膜部形成部分
のＳｉ結晶層２０を設けるようにしたので、両者の境界
部分における段差はほとんとない。このため、例えば後
工程におけるフォトリソグラフィー処理においても基板
表面の高さが均一となり、従来に比して簡易に回路形成
ができることになる。
、従ってＳｉＯ２膜２の形成されない部分にはＳｉイオ
ンを注入し、これによってＳｉＯ２膜２形膜部形成部分
のＳｉ結晶層２０を設けるようにしたので、両者の境界
部分における段差はほとんとない。このため、例えば後
工程におけるフォトリソグラフィー処理においても基板
表面の高さが均一となり、従来に比して簡易に回路形成
ができることになる。
また、従来の如くにＳｉＯ２膜形成部分だけが体積膨張
する場合に比べて基板内に発生する応力が小さいので、
結晶欠陥等が集中する境界領域を最少限にすることがで
きる。さらに、トランジスタを形成するのに適しない上
記境界領域部分が小さいので、基板上のいわゆるデッド
スペース部分を最少限にすることができ、半導体装置を
形成する場合のチップ面積を小さくできる。また、半導
体基板製造時の基板内応力が小さいので、境界付近に設
けられるトランジスタの信頼性も向上する。
する場合に比べて基板内に発生する応力が小さいので、
結晶欠陥等が集中する境界領域を最少限にすることがで
きる。さらに、トランジスタを形成するのに適しない上
記境界領域部分が小さいので、基板上のいわゆるデッド
スペース部分を最少限にすることができ、半導体装置を
形成する場合のチップ面積を小さくできる。また、半導
体基板製造時の基板内応力が小さいので、境界付近に設
けられるトランジスタの信頼性も向上する。
（発明の効果）
本発明に係わる半導体基板の製造方法は、上記の如く、
Ｓｉ基板の酸素イオン注入領域以外の領域にはＳｉイオ
ンを注入し、基板製造時酸素イオン注入領域とＳｉイオ
ン注入領域が平滑化されるよう構成したので、以後の半
導体装置としての回路形成プロセスを簡易化できるとと
もに、トランジスタを形成するのに不適ないわゆるデッ
ドスペースの少ない、チップ面積を小さくすることので
きる半導体基板の製造方法が得られる等の効果を有する
。
Ｓｉ基板の酸素イオン注入領域以外の領域にはＳｉイオ
ンを注入し、基板製造時酸素イオン注入領域とＳｉイオ
ン注入領域が平滑化されるよう構成したので、以後の半
導体装置としての回路形成プロセスを簡易化できるとと
もに、トランジスタを形成するのに不適ないわゆるデッ
ドスペースの少ない、チップ面積を小さくすることので
きる半導体基板の製造方法が得られる等の効果を有する
。
第１図は本発明の一実施例を示す工程図、第２図はＳＩ
ＭＯＸ法の説明図、第３図および第４図はＳＩＭＯＸ法
によって半導体装置が製造される場合の説明図、第５図
は従来例における半導体基板の製造方法の説明図である
。 １・・・Ｓｉ基板 ２・・・ＳｉＯ２膜 ３・・・ＳＯＩ膜 ４・・・Ｓｏｔ部 ５・・・バルクＳｉ部 ６．６０・・・ロジック回路 ７・・・入出力回路 ９．９０・・・段差 １０・・・半導体装置 ２０・・・Ｓｉ結晶層 特許出願人 日産自動車株式会社 代 理 人 弁理士 和 １）成 則第２図 ↓ ↓ ↓ 番 第３図 ５（バＩレクＳ１部） ４（５０１部） 第４ 図 第５ 図 （−一一ど−一一′
ＭＯＸ法の説明図、第３図および第４図はＳＩＭＯＸ法
によって半導体装置が製造される場合の説明図、第５図
は従来例における半導体基板の製造方法の説明図である
。 １・・・Ｓｉ基板 ２・・・ＳｉＯ２膜 ３・・・ＳＯＩ膜 ４・・・Ｓｏｔ部 ５・・・バルクＳｉ部 ６．６０・・・ロジック回路 ７・・・入出力回路 ９．９０・・・段差 １０・・・半導体装置 ２０・・・Ｓｉ結晶層 特許出願人 日産自動車株式会社 代 理 人 弁理士 和 １）成 則第２図 ↓ ↓ ↓ 番 第３図 ５（バＩレクＳ１部） ４（５０１部） 第４ 図 第５ 図 （−一一ど−一一′
Claims (1)
- 【特許請求の範囲】 １、Ｓｉ基板のＳｉＯ＿２膜形成領域に酸素イオンを注
入し、窒素雰囲気中で加熱処理することにより半導体基
板を製造する半導体基板の製造方法において、 上記Ｓｉ基板の酸素イオン注入領域以外の領域にはＳｉ
イオンを注入し、基板製造時酸素イオン注入領域とＳｉ
イオン注入領域が平滑化されることを特徴とする半導体
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3804689A JPH02218159A (ja) | 1989-02-17 | 1989-02-17 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3804689A JPH02218159A (ja) | 1989-02-17 | 1989-02-17 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218159A true JPH02218159A (ja) | 1990-08-30 |
Family
ID=12514587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3804689A Pending JPH02218159A (ja) | 1989-02-17 | 1989-02-17 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218159A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521706A (ja) * | 1991-07-11 | 1993-01-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5740099A (en) * | 1995-02-07 | 1998-04-14 | Nec Corporation | Semiconductor memory device having peripheral circuit and interface circuit fabricated on bulk region out of silicon-on-insulator region for memory cells |
| WO2000048245A1 (en) * | 1999-02-12 | 2000-08-17 | Ibis Technology Corporation | Patterned silicon-on-insulator devices |
| EP1487010A2 (en) * | 2003-06-13 | 2004-12-15 | Siltronic AG | SOI substrate, semiconductor substrate, and method for production thereof |
| KR100502373B1 (ko) * | 2001-12-28 | 2005-07-20 | 가부시끼가이샤 도시바 | 반도체 장치 |
| JP2007142136A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| JP2008091935A (ja) * | 2007-11-02 | 2008-04-17 | Seiko Instruments Inc | 集積回路 |
| JP2010141244A (ja) * | 2008-12-15 | 2010-06-24 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1989
- 1989-02-17 JP JP3804689A patent/JPH02218159A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521706A (ja) * | 1991-07-11 | 1993-01-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5740099A (en) * | 1995-02-07 | 1998-04-14 | Nec Corporation | Semiconductor memory device having peripheral circuit and interface circuit fabricated on bulk region out of silicon-on-insulator region for memory cells |
| WO2000048245A1 (en) * | 1999-02-12 | 2000-08-17 | Ibis Technology Corporation | Patterned silicon-on-insulator devices |
| KR100502373B1 (ko) * | 2001-12-28 | 2005-07-20 | 가부시끼가이샤 도시바 | 반도체 장치 |
| US7061814B2 (en) | 2001-12-28 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device realized by using partial SOI technology |
| EP1487010A2 (en) * | 2003-06-13 | 2004-12-15 | Siltronic AG | SOI substrate, semiconductor substrate, and method for production thereof |
| JP2005026644A (ja) * | 2003-06-13 | 2005-01-27 | Siltronic Japan Corp | Ｓｏｉ基板と半導体基板及びその製造方法 |
| EP1487010A3 (en) * | 2003-06-13 | 2005-03-16 | Siltronic AG | SOI substrate, semiconductor substrate, and method for production thereof |
| US7320925B2 (en) | 2003-06-13 | 2008-01-22 | Siltronic Ag | SOI substrate, semiconductor substrate, and method for production thereof |
| JP2007142136A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| JP2008091935A (ja) * | 2007-11-02 | 2008-04-17 | Seiko Instruments Inc | 集積回路 |
| JP2010141244A (ja) * | 2008-12-15 | 2010-06-24 | Mitsumi Electric Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH039631B2 (ja) | ||
| JP2003332540A (ja) | 半導体基板の製造方法、半導体装置の製造方法、および半導体基板、半導体装置 | |
| JPH0738435B2 (ja) | 半導体装置の製造方法 | |
| JPH0521706A (ja) | 半導体装置及びその製造方法 | |
| JPH02218159A (ja) | 半導体基板の製造方法 | |
| US6548369B1 (en) | Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox | |
| JPH04206766A (ja) | 半導体装置の製造方法 | |
| JP2001210834A (ja) | 半導体素子のゲート絶縁膜形成方法 | |
| EP0097375A1 (en) | Three-dimensional semiconductor device | |
| JPH05121681A (ja) | Ｃｍｏｓ回路素子及びｓｏｉｍｏｓｆｅｔの製造方法 | |
| JPH01112746A (ja) | 半導体装置 | |
| JPH05299497A (ja) | 半導体装置およびその製造方法 | |
| JPH05304205A (ja) | 半導体装置及びその製造方法 | |
| JPH05326556A (ja) | 半導体装置の製造方法 | |
| JPS60144950A (ja) | 半導体装置の製造方法 | |
| JP2674039B2 (ja) | 半導体装置の製造方法 | |
| JPS5828734B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPS5968964A (ja) | 半導体装置の製造方法 | |
| JPH04192368A (ja) | 縦チャンネルｆｅｔ | |
| JPS6167253A (ja) | 半導体装置 | |
| CA1199427A (en) | Three-dimensional semiconductor device | |
| JPH036040A (ja) | 半導体装置の製造方法 | |
| JPH0845943A (ja) | Ｓｏｉ半導体ウェーハのゲッタリング方法及びこれに用いられるｓｏｉ半導体ウェーハの製造方法 | |
| JPS6047437A (ja) | 半導体装置およびその製造方法 | |
| JP2984800B2 (ja) | 選択的ｓｏｉ基板の製造方法 |