JPH05121681A - Ｃｍｏｓ回路素子及びｓｏｉｍｏｓｆｅｔの製造方法 - Google Patents
Ｃｍｏｓ回路素子及びｓｏｉｍｏｓｆｅｔの製造方法Info
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- JPH05121681A JPH05121681A JP3306577A JP30657791A JPH05121681A JP H05121681 A JPH05121681 A JP H05121681A JP 3306577 A JP3306577 A JP 3306577A JP 30657791 A JP30657791 A JP 30657791A JP H05121681 A JPH05121681 A JP H05121681A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ＳＯＩＣＭＯＳＦＥＴによりＣＭＯＳ回路を
構成する場合に、トランジスタの導電型に応じて下地酸
化膜中の電荷を再適化する。 【構成】 ゲート電極１８、ゲート酸化膜１９、ｎ（プ
ラス）拡散層２１により構成するｎチャネルトランジス
タの下地酸化膜１２には負の固定電荷１５を導入し、ゲ
ート電極１８，ゲート酸化膜１９，ｐ（プラス）拡散層
２０により構成するｐチャネルトランジスタの下地酸化
膜１２には正の固定電荷１７を導入する。
構成する場合に、トランジスタの導電型に応じて下地酸
化膜中の電荷を再適化する。 【構成】 ゲート電極１８、ゲート酸化膜１９、ｎ（プ
ラス）拡散層２１により構成するｎチャネルトランジス
タの下地酸化膜１２には負の固定電荷１５を導入し、ゲ
ート電極１８，ゲート酸化膜１９，ｐ（プラス）拡散層
２０により構成するｐチャネルトランジスタの下地酸化
膜１２には正の固定電荷１７を導入する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ，論理回路等の
高集積性を要求されるＣＭＯＳ回路素子及びＳＯＩＭＯ
ＳＦＥＴの製造方法に関する。
高集積性を要求されるＣＭＯＳ回路素子及びＳＯＩＭＯ
ＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】ＳＯＩＭＯＳＦＥＴにおいては、短チャ
ネル効果を低減するために、下地酸化膜を薄くし、チャ
ネルの反転を防ぐ方向の電圧を下地基板に与える方法が
知られている（例えば、中村他電子情報通信学会論文誌
ＣＩＩ，Ｊ７４巻３号，１４７ページ参照）。この構造
を図７に示す。
ネル効果を低減するために、下地酸化膜を薄くし、チャ
ネルの反転を防ぐ方向の電圧を下地基板に与える方法が
知られている（例えば、中村他電子情報通信学会論文誌
ＣＩＩ，Ｊ７４巻３号，１４７ページ参照）。この構造
を図７に示す。
【０００３】図７において、この構造は、下地基板とし
てのシリコン基板５６上に、０．０１μｍ〜１．０μｍ
の厚さに下地酸化膜５５を介してｎ（プラス）拡散層５
３が形成され、トランジスタ形成領域にＳＯＩ膜５４を
設け、ＳＯＩ膜５４上をまたがってｎ（プラス）拡散層
５３上にゲート電極５１及びゲート電極５１を形成した
ものである。
てのシリコン基板５６上に、０．０１μｍ〜１．０μｍ
の厚さに下地酸化膜５５を介してｎ（プラス）拡散層５
３が形成され、トランジスタ形成領域にＳＯＩ膜５４を
設け、ＳＯＩ膜５４上をまたがってｎ（プラス）拡散層
５３上にゲート電極５１及びゲート電極５１を形成した
ものである。
【０００４】
【発明が解決しようとする課題】このようなＳＯＩＭＯ
ＳＦＥＴにおいて、短チャネル効果を低減するために、
下地酸化膜５５を薄くし、チャネルの反転を防ぐ方向の
電圧（すなわち、ｎチャネルＭＯＳＦＥＴに対して負，
ｐチャネルＭＯＳＦＥＴに対して正）を下地基板５５に
与える方法が知られている（例えば、中村他電子情報通
信学会論文誌ＣＩＩ，Ｊ７４巻３号，１４７ページ）。
ＳＦＥＴにおいて、短チャネル効果を低減するために、
下地酸化膜５５を薄くし、チャネルの反転を防ぐ方向の
電圧（すなわち、ｎチャネルＭＯＳＦＥＴに対して負，
ｐチャネルＭＯＳＦＥＴに対して正）を下地基板５５に
与える方法が知られている（例えば、中村他電子情報通
信学会論文誌ＣＩＩ，Ｊ７４巻３号，１４７ページ）。
【０００５】しかしこの場合ドレインと、基板間の寄生
容量が増加し、動作速度の低下を招く。また、寄生容量
を低下させるために、ソース，ドレイン部において下地
酸化膜厚を大きくする方法もあるが（福間１９６８ シ
ンポジウム オンブイエルエスアイ テクノロジ ｐ．
７［１９６８ Ｓｙｍｐｏ．ｏｎ ＶＬＳＩ Ｔｅｃｈ
ｐ．７］），プロセスが複雑になる。ＣＭＯＳプロセ
スにおいては、下地基板５６にチャネルタイプに応じて
異なる電圧を印加するためにウェルを設ける必要が生じ
る。
容量が増加し、動作速度の低下を招く。また、寄生容量
を低下させるために、ソース，ドレイン部において下地
酸化膜厚を大きくする方法もあるが（福間１９６８ シ
ンポジウム オンブイエルエスアイ テクノロジ ｐ．
７［１９６８ Ｓｙｍｐｏ．ｏｎ ＶＬＳＩ Ｔｅｃｈ
ｐ．７］），プロセスが複雑になる。ＣＭＯＳプロセ
スにおいては、下地基板５６にチャネルタイプに応じて
異なる電圧を印加するためにウェルを設ける必要が生じ
る。
【０００６】ＳＯＩＭＯＳＦＥＴの長所の１つとして、
ウェル形成が不要であることによる素子面積低減，工程
数の節減があり、ウェルを設けるとこの長所が失われ
る。
ウェル形成が不要であることによる素子面積低減，工程
数の節減があり、ウェルを設けるとこの長所が失われ
る。
【０００７】また、ＳＯＩＭＯＳＦＥＴにおいては、Ｓ
ＯＩ膜５４と下地絶縁膜である酸化膜５５との界面、あ
るいは、下地絶縁膜中に、ＳＯＩ形成プロセスに応じて
電荷が存在することがある。ＣＭＯＳにおいては、異な
る導電型のＦＥＴに対して、同一符号の電荷が影響を及
ぼすことになり、しきい値電圧，たて方向電界などの特
性の非対称性を生じる。
ＯＩ膜５４と下地絶縁膜である酸化膜５５との界面、あ
るいは、下地絶縁膜中に、ＳＯＩ形成プロセスに応じて
電荷が存在することがある。ＣＭＯＳにおいては、異な
る導電型のＦＥＴに対して、同一符号の電荷が影響を及
ぼすことになり、しきい値電圧，たて方向電界などの特
性の非対称性を生じる。
【０００８】したがって、各導電型のトランジスタに対
して、上記電荷の符号及び量を制御することが望ましい
が、従来技術ではこれは不可能である。
して、上記電荷の符号及び量を制御することが望ましい
が、従来技術ではこれは不可能である。
【０００９】本発明の目的は、ＳＯＩＭＯＳＦＥＴによ
りＣＭＯＳ回路を構成する場合に、トランジスタの導電
型に応じて下地酸化膜中の電荷を再通化したＣＭＯＳ回
路素子及びＳＯＩＭＯＳＦＥＴの製造方法を提供するこ
とにある。
りＣＭＯＳ回路を構成する場合に、トランジスタの導電
型に応じて下地酸化膜中の電荷を再通化したＣＭＯＳ回
路素子及びＳＯＩＭＯＳＦＥＴの製造方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるＣＭＯＳ回路素子においては、下地酸
化膜上の領域にｎチャネルトランジスタ及びｐチャネル
トランジスタが形成されたＣＭＯＳ回路素子であって、
ｎチャネルトランジスタ及びｐチャネルトランジスタ形
成領域の少なくとも一方の領域の下地酸化膜に電荷が導
入されたものであり、ｎチャネルトランジスタ領域に対
して導入された電荷は、負電荷であり、ｐチャネルトラ
ンジスタ領域に対して導入された電荷は、正電荷であ
る。
め、本発明によるＣＭＯＳ回路素子においては、下地酸
化膜上の領域にｎチャネルトランジスタ及びｐチャネル
トランジスタが形成されたＣＭＯＳ回路素子であって、
ｎチャネルトランジスタ及びｐチャネルトランジスタ形
成領域の少なくとも一方の領域の下地酸化膜に電荷が導
入されたものであり、ｎチャネルトランジスタ領域に対
して導入された電荷は、負電荷であり、ｐチャネルトラ
ンジスタ領域に対して導入された電荷は、正電荷であ
る。
【００１１】本発明によるＳＯＩＭＯＳＦＥＴの製造方
法においては、イオン注入工程を有し、酸化膜上の半導
体膜上にＳＯＩＭＯＳＦＥＴを形成するＳＯＩＭＯＳＦ
ＥＴの製造方法であって、イオン注入工程は、半導体膜
上、あるいは半導体膜上に設けたゲート電極は他の構造
上から酸化膜にイオン注入を行ない、酸化膜中に正又は
負の電荷を形成する工程である。
法においては、イオン注入工程を有し、酸化膜上の半導
体膜上にＳＯＩＭＯＳＦＥＴを形成するＳＯＩＭＯＳＦ
ＥＴの製造方法であって、イオン注入工程は、半導体膜
上、あるいは半導体膜上に設けたゲート電極は他の構造
上から酸化膜にイオン注入を行ない、酸化膜中に正又は
負の電荷を形成する工程である。
【００１２】また、負電荷を導入する場合に、イオン注
入工程で注入するイオンは、アルミイオンである。
入工程で注入するイオンは、アルミイオンである。
【００１３】また、正電荷を導入する場合に、イオン注
入工程で注入するイオンは、シリコンイオンである。
入工程で注入するイオンは、シリコンイオンである。
【００１４】
【作用】本発明においては、異なる伝導型のトランジス
タに対し、下地絶縁膜中の電荷量を別々に制御し、下地
電荷トランジスタ特性に与える影響を伝導型に応じて最
適化したものである。
タに対し、下地絶縁膜中の電荷量を別々に制御し、下地
電荷トランジスタ特性に与える影響を伝導型に応じて最
適化したものである。
【００１５】ＳＯＩＭＯＳＦＥＴの製造方法において
は、下地酸化膜にイオンを注入することにより下地酸化
膜中に正又は負電荷を導入するものである。
は、下地酸化膜にイオンを注入することにより下地酸化
膜中に正又は負電荷を導入するものである。
【００１６】イオン注入工程は、半導体膜形成の前後に
正，負の電荷をチャネル領域の一部又は全部の下地を含
む酸化膜中に導入し、しきい値電圧，たて方向電界の最
適化を図り、あるいは半導体膜形成の前後、ゲート電極
形成後に、ソース，ドレインの一方又は両方の下地に導
入し、ソース，ドレインからトランジスタのチャネル部
に向かう電界を弱めるものである。
正，負の電荷をチャネル領域の一部又は全部の下地を含
む酸化膜中に導入し、しきい値電圧，たて方向電界の最
適化を図り、あるいは半導体膜形成の前後、ゲート電極
形成後に、ソース，ドレインの一方又は両方の下地に導
入し、ソース，ドレインからトランジスタのチャネル部
に向かう電界を弱めるものである。
【００１７】酸化膜中に負電荷を導入するときにはアル
ミイオンを用い、正電荷を導入するときには、シリコン
イオンを用いる。
ミイオンを用い、正電荷を導入するときには、シリコン
イオンを用いる。
【００１８】
【実施例】以下に本発明の実施例を図によって説明す
る。
る。
【００１９】（実施例１）図１〜図３は、本発明の第１
の実施例を示す工程図である。
の実施例を示す工程図である。
【００２０】図１に示すように、シリコン基板１１上に
厚さ５０００Åの酸化膜１２を挾んで積層した厚さ５０
０ÅのＳＯＩ膜１３上に第１のフォトレジスト１４をパ
ターニングする。
厚さ５０００Åの酸化膜１２を挾んで積層した厚さ５０
０ÅのＳＯＩ膜１３上に第１のフォトレジスト１４をパ
ターニングする。
【００２１】第１のフォトレジスト１４をマスクとし
て、アルミを酸化膜中にイオン注入し、酸化膜中にアル
ミ原子１５を導入する。
て、アルミを酸化膜中にイオン注入し、酸化膜中にアル
ミ原子１５を導入する。
【００２２】第１のフォトレジスト１４を除去後に、図
２のように第２のフォトレジスト１６をパターニング
し、これをマスクにしてシリコンをイオン注入すること
により、アルミ原子１５が存在する領域とは別の領域に
おいて、酸化膜１２の中に過剰なシリコン原子１７を導
入する。
２のように第２のフォトレジスト１６をパターニング
し、これをマスクにしてシリコンをイオン注入すること
により、アルミ原子１５が存在する領域とは別の領域に
おいて、酸化膜１２の中に過剰なシリコン原子１７を導
入する。
【００２３】第２のフォトレジスト１６を除去後、８５
０度で１０分間窒素中でアニールを行い、その後、通常
のＳＯＩＭＯＳＦＥＴ形成プロセスにより、ゲート電極
１８，ゲート酸化膜１９，ｐ（プラス）拡散層２０，ｎ
（プラス）拡散層２１を形成し、アルミ原子１５を導入
した領域にはｎチャネルＭＯＳＦＥＴ、過剰なシリコン
原子１７を導入した領域にはｐチャネルＭＯＳＦＥＴを
形成する。
０度で１０分間窒素中でアニールを行い、その後、通常
のＳＯＩＭＯＳＦＥＴ形成プロセスにより、ゲート電極
１８，ゲート酸化膜１９，ｐ（プラス）拡散層２０，ｎ
（プラス）拡散層２１を形成し、アルミ原子１５を導入
した領域にはｎチャネルＭＯＳＦＥＴ、過剰なシリコン
原子１７を導入した領域にはｐチャネルＭＯＳＦＥＴを
形成する。
【００２４】（実施例２）図４は、本発明の第２の実施
例を示す図である。
例を示す図である。
【００２５】図４に示す通り、シリコン基板３１上に厚
さ５０００Åの酸化膜３２を介して積層されたＳＯＩ膜
３４をパターニングした上で、ゲート酸化膜３５を熱酸
化により形成し、ゲート電極３６をパターニングする。
次にゲート電極３６をマスクにアルミイオンを酸化膜３
２中にイオン注入し、アルミ原子３３を導入する。その
後、通常のプロセスによりｎチャネルＭＯＳＦＥＴを作
製する。
さ５０００Åの酸化膜３２を介して積層されたＳＯＩ膜
３４をパターニングした上で、ゲート酸化膜３５を熱酸
化により形成し、ゲート電極３６をパターニングする。
次にゲート電極３６をマスクにアルミイオンを酸化膜３
２中にイオン注入し、アルミ原子３３を導入する。その
後、通常のプロセスによりｎチャネルＭＯＳＦＥＴを作
製する。
【００２６】（実施例３）図５，図６は、本発明の第３
の実施例を示す図である。
の実施例を示す図である。
【００２７】図５に示す通り、シリコン基板４１を熱酸
化することにより、酸化膜４２を形成し、アルミイオン
をイオン注入することにより、酸化膜４２中にアルミ原
子４３を導入する。続いて酸化膜４２に開口し、ここに
シリコン単結晶を選択成長させることにより、図６のよ
うにシード４４を形成し、続いてトンネルエピタキシー
（アプライド・フィジックス・レター，２１巻，２２０
５ページ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．２
１，ｐ．２２０５参照）、又は通常の横方向気相成長に
よりＳＯＩ膜４５を酸化膜４３の上に成長させる。
化することにより、酸化膜４２を形成し、アルミイオン
をイオン注入することにより、酸化膜４２中にアルミ原
子４３を導入する。続いて酸化膜４２に開口し、ここに
シリコン単結晶を選択成長させることにより、図６のよ
うにシード４４を形成し、続いてトンネルエピタキシー
（アプライド・フィジックス・レター，２１巻，２２０
５ページ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．２
１，ｐ．２２０５参照）、又は通常の横方向気相成長に
よりＳＯＩ膜４５を酸化膜４３の上に成長させる。
【００２８】以上、実施例１〜３に述べた各層の膜の膜
厚は限定されるものではない。また、酸化膜上の半導体
は、単結晶でなくとも良い。また、実施例２，３におい
てｐチャネルＭＯＳＦＥＴは、アルミに代えてシリコン
をイオン注入する。
厚は限定されるものではない。また、酸化膜上の半導体
は、単結晶でなくとも良い。また、実施例２，３におい
てｐチャネルＭＯＳＦＥＴは、アルミに代えてシリコン
をイオン注入する。
【００２９】アルミ又はシリコンのイオン注入後のアニ
ールは、アニール工程として特別に実施しなくても後続
の熱処理を兼用しても良い。
ールは、アニール工程として特別に実施しなくても後続
の熱処理を兼用しても良い。
【００３０】また、イオン注入をＬＤＤ側壁酸化膜の形
成後に行っても良く、あるいはＭＯＳＦＥＴのソース，
ドレインの一方だけに導入しても良い。イオン注入は、
ゲートのパターニングに用いるフォトレジストが残って
いる状態で行っても良く、ない状態で行っても良い。
成後に行っても良く、あるいはＭＯＳＦＥＴのソース，
ドレインの一方だけに導入しても良い。イオン注入は、
ゲートのパターニングに用いるフォトレジストが残って
いる状態で行っても良く、ない状態で行っても良い。
【００３１】また、実施例１においては、最終形状であ
る図３においても、イオン注入したシリコン原子が過剰
なシリコン原子１７として存在する状態を示したが、熱
処理の影響により酸化膜中に過剰なシリコン原子１７が
存在する領域は、酸素空孔が多く存在する領域となるこ
ともある。但し、この場合も効果は同じである。
る図３においても、イオン注入したシリコン原子が過剰
なシリコン原子１７として存在する状態を示したが、熱
処理の影響により酸化膜中に過剰なシリコン原子１７が
存在する領域は、酸素空孔が多く存在する領域となるこ
ともある。但し、この場合も効果は同じである。
【００３２】
【発明の効果】本発明のＣＭＯＳ回路素子によれば、Ｃ
ＭＯＳを構成する異なる伝導型のＳＯＩＭＯＳＦＥＴに
対し、それぞれに対して下地絶縁膜中の電荷を最適化で
きる。
ＭＯＳを構成する異なる伝導型のＳＯＩＭＯＳＦＥＴに
対し、それぞれに対して下地絶縁膜中の電荷を最適化で
きる。
【００３３】また、本発明方法による負電荷の導入は、
シリコン酸化膜中のアルミ原子が負電荷を帯びること
（月刊セミコンダクターワールド １９８８年１０月号
８１ページ参照）を利用して下地酸化膜中に負の電荷
を形成するものであり、正電荷の導入は、シリコン酸化
膜中に過剰なシリコン原子を導入し、シリコン原子の過
剰な結合手がホールをトラップして正に帯電する（Ｅ′
センタ）ことを利用したものである。
シリコン酸化膜中のアルミ原子が負電荷を帯びること
（月刊セミコンダクターワールド １９８８年１０月号
８１ページ参照）を利用して下地酸化膜中に負の電荷
を形成するものであり、正電荷の導入は、シリコン酸化
膜中に過剰なシリコン原子を導入し、シリコン原子の過
剰な結合手がホールをトラップして正に帯電する（Ｅ′
センタ）ことを利用したものである。
【００３４】本発明方法により、半導体膜の形成後にイ
オン注入を行えば、ドレイン下部の電荷によりドレイン
電界を終端し、短チャネル効果を抑制するとともに、チ
ャネル領域の下地に電荷が存在することにより、チャネ
ル領域でたて方向電界が大きくなることを防ぐことがで
き、また、酸化膜へのイオン注入後に半導体膜を形成す
れば、半導体中にイオン注入による欠陥の発生を防止で
きる効果を有する。
オン注入を行えば、ドレイン下部の電荷によりドレイン
電界を終端し、短チャネル効果を抑制するとともに、チ
ャネル領域の下地に電荷が存在することにより、チャネ
ル領域でたて方向電界が大きくなることを防ぐことがで
き、また、酸化膜へのイオン注入後に半導体膜を形成す
れば、半導体中にイオン注入による欠陥の発生を防止で
きる効果を有する。
【図１】本発明の実施例１の工程を示す図である。
【図２】本発明の実施例１の工程を示す図である。
【図３】本発明の実施例１の工程を示す図である。
【図４】本発明の実施例２の工程を示す図である。
【図５】本発明の実施例３の工程を示す図である。
【図６】本発明の実施例３の工程を示す図である。
【図７】従来例を示す図である。
１１，３１，４１ シリコン基板 １２，３２，４２ 酸化膜 １３，３４，４５ ＳＯＩ膜 １４ 第１のフォトレジスト １５，３３，４３ アルミ原子 １６ 第２のフォトレジスト １７ 過剰なシリコン原子 １８，３６ ゲート電極 １９，３５ ゲート酸化膜 ２０ ｐ（プラス）拡散層 ２１ ｎ（プラス）拡散層 ４４ シード
Claims (5)
- 【請求項１】 下地酸化膜上の領域にｎチャネルトラン
ジスタ及びｐチャネルトランジスタが形成されたＣＭＯ
Ｓ回路素子であって、 ｎチャネルトランジスタ及びｐチャネルトランジスタ形
成領域の少なくとも一方の領域の下地酸化膜に電荷が導
入されたものであり、 ｎチャネルトランジスタ領域に対して導入された電荷
は、負電荷であり、 ｐチャネルトランジスタ領域に対して導入された電荷
は、正電荷であることを特徴とするＣＭＯＳ回路素子。 - 【請求項２】 イオン注入工程を有し、酸化膜上の半導
体膜上にＳＯＩＭＯＳＦＥＴを形成するＳＯＩＭＯＳＦ
ＥＴの製造方法であって、 イオン注入工程は、半導体膜上、あるいは半導体膜上に
設けたゲート電極は他の構造上から酸化膜にイオン注入
を行ない、酸化膜中に正又は負の電荷を形成する工程で
あることを特徴とするＳＯＩＭＯＳＦＥＴの製造方法。 - 【請求項３】 イオン注入工程は、半導体膜の形成に先
立って酸化膜にイオン注入を行なうものである請求項２
に記載のＳＯＩＭＯＳＦＥＴの製造方法。 - 【請求項４】 負電荷を導入する場合に、イオン注入工
程で注入するイオンは、アルミイオンである請求項２，
３に記載のＳＯＩＭＯＳＦＥＴの製造方法。 - 【請求項５】 正電荷を導入する場合に、イオン注入工
程で注入するイオンは、シリコンイオンである請求項
２，３，４に記載のＳＯＩＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306577A JPH05121681A (ja) | 1991-10-25 | 1991-10-25 | Ｃｍｏｓ回路素子及びｓｏｉｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306577A JPH05121681A (ja) | 1991-10-25 | 1991-10-25 | Ｃｍｏｓ回路素子及びｓｏｉｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121681A true JPH05121681A (ja) | 1993-05-18 |
Family
ID=17958737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306577A Pending JPH05121681A (ja) | 1991-10-25 | 1991-10-25 | Ｃｍｏｓ回路素子及びｓｏｉｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121681A (ja) |
Cited By (8)
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|---|---|---|---|---|
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| KR100335800B1 (ko) * | 2000-07-04 | 2002-05-08 | 박종섭 | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 |
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-
1991
- 1991-10-25 JP JP3306577A patent/JPH05121681A/ja active Pending
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