JPS63246865A - Ｃｍｏｓ半導体装置及びその製造方法 - Google Patents
Ｃｍｏｓ半導体装置及びその製造方法Info
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- JPS63246865A JPS63246865A JP62081780A JP8178087A JPS63246865A JP S63246865 A JPS63246865 A JP S63246865A JP 62081780 A JP62081780 A JP 62081780A JP 8178087 A JP8178087 A JP 8178087A JP S63246865 A JPS63246865 A JP S63246865A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＣＭＯＳ半導体半導体装子の製造方法に閉
する。
する。
（従来の技術）
例えばメモリ、マイクロプロセッサ及びその他のＬＳＩ
を構成する電子デバイスでは、電子機器の小型化、高速
化、低電力化といった種々の要求に応じて、ＶＬＳＩ
（超高密度集積回路）を達成するための研究開発が進め
られている。
を構成する電子デバイスでは、電子機器の小型化、高速
化、低電力化といった種々の要求に応じて、ＶＬＳＩ
（超高密度集積回路）を達成するための研究開発が進め
られている。
特に、低電力化及び高集積化を図ることが可能な相補形
ＭＯ３を用いた電界効果トランジスタ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ：ＣＭＯＳＦＥＴ）では、デバイスの像線化
に伴なうゲート長の縮小による短チヤネル効果、ホット
キャリヤ効果への対策としで、例えば、文献Ｉ：「超高
速ＭＯＳデバイス」（超高速デジタルデバイス・シリー
ズ２、菅野卓雄監修、香山晋編、培風館発行）及び文献
ＩＩ：ｒ日経マイクロデバイスＪ （１９８５年７月
号、ｐ１３６〜１３８）に開示されるようｔｊ Ｌ Ｄ
Ｄ（Ｌｉｑｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
成いは埋込みチャネルＬＤＤ構造が適用されている。
ＭＯ３を用いた電界効果トランジスタ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ：ＣＭＯＳＦＥＴ）では、デバイスの像線化
に伴なうゲート長の縮小による短チヤネル効果、ホット
キャリヤ効果への対策としで、例えば、文献Ｉ：「超高
速ＭＯＳデバイス」（超高速デジタルデバイス・シリー
ズ２、菅野卓雄監修、香山晋編、培風館発行）及び文献
ＩＩ：ｒ日経マイクロデバイスＪ （１９８５年７月
号、ｐ１３６〜１３８）に開示されるようｔｊ Ｌ Ｄ
Ｄ（Ｌｉｑｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
成いは埋込みチャネルＬＤＤ構造が適用されている。
以下、図面を参照して、このＬＤＤ構造を有するＣＭＯ
ＳＦＥＴにつき説明する。
ＳＦＥＴにつき説明する。
第２図（Ａ）〜（Ｇ）は、ＣＭＯＳＦＥＴの一例としで
、電界強度を緩和するため、イオン注入法によりｎ型ウ
ェルを形成したｐ型シリコン基板に、ソーストレイン拡
散領域であるｎ＋層を配設し、当該ｎ＋層の内側にｎ型
不純物濃度の低いｎ一層を配設したＬＤＤ構造を有する
ＮＭＯＳ半導体素子と、閾値電圧を合わせ込むため、チ
ャネル表面にｎ型不純物よりなるｐ層を配設した埋込み
チャネルＬＤＤ構造を有するＰＭＯＳ半導体素子とが、
各／？１素子ずつ配設されて成る従来のＣＭ○Ｓ半導体
装置とその製造方法とを説明するための製造工程図であ
る。尚、この図では、従来の製造工程を半導体基板の概
略的断面によって示し、断面を示すハツチングは省略す
る。また、以下の説明の理解を容易とするために、種々
の構成成分を形成するためのレジストパターンについて
は、Ｅｌのように斜線を付して示すと共に、各製造工程
における製造途中の半導体装Ｍ％半導体基板として包括
的に表現するものとする。ざらに、各工程図においでは
、その工程で特徴となる構成成分、（一ついて符号を付
して示し、その他の構成成分については符号を省略しで
示す場合もある。１１はｐ型シリコンよりなる半導体基
板、１３はＰＭＯ５半導体素子を形成する領域（以下、
ＰＭ○Ｓ形成領域と称する。）、１５はｎ型不純物をド
ーピングして形成されるウェル、１７はＮＭＯＳ形成領
域、１９ａ及び＋９ｂｆ（ｔｊ）型不純物から構成され
るｐ層、２１は二酸化ケイ素（Ｓｉ０２）から構成され
る酸化膜、２３ａ及び２３ｔ）は例えばリン（Ｐ）また
はその他のｎ型不純物を添加したポリシリコン（ｐｏｌ
ｙ−Ｓｉ）によって構成されるゲート電極、２５はｎ−
領域形成用レジストパターン、２７はｎ型不純物をイオ
ン注入して形成されるｎ−領域、２９は例えば二酸化ケ
イ素（ＳｉＯ□）またはその他任意好適な絶縁材料を化
学的気相成長（ＣＶＤ）法によっで被着させたサイドウ
オール形成用の被着層（以下、単に被着層２９と称する
場合もある。）、３１ａ及び３１ｂは、夫々、ゲート電
極２３ａ或いは２３ｂの側部に形成されたサイドウオー
ル、３３はｎ中鎖域形成用しジストパダーン、３５はｎ
型不純物をイオン注入して形成されるｎ”＠域、３７は
ｐ＋領域形成用レジストパターン、３９はｎ型不純物を
イオン注入しで形成されるｐ＋領領域４１はＢＰＳＧ（
Ｂｏｒｏ−Ｐｈｏｓｐｈ。
、電界強度を緩和するため、イオン注入法によりｎ型ウ
ェルを形成したｐ型シリコン基板に、ソーストレイン拡
散領域であるｎ＋層を配設し、当該ｎ＋層の内側にｎ型
不純物濃度の低いｎ一層を配設したＬＤＤ構造を有する
ＮＭＯＳ半導体素子と、閾値電圧を合わせ込むため、チ
ャネル表面にｎ型不純物よりなるｐ層を配設した埋込み
チャネルＬＤＤ構造を有するＰＭＯＳ半導体素子とが、
各／？１素子ずつ配設されて成る従来のＣＭ○Ｓ半導体
装置とその製造方法とを説明するための製造工程図であ
る。尚、この図では、従来の製造工程を半導体基板の概
略的断面によって示し、断面を示すハツチングは省略す
る。また、以下の説明の理解を容易とするために、種々
の構成成分を形成するためのレジストパターンについて
は、Ｅｌのように斜線を付して示すと共に、各製造工程
における製造途中の半導体装Ｍ％半導体基板として包括
的に表現するものとする。ざらに、各工程図においでは
、その工程で特徴となる構成成分、（一ついて符号を付
して示し、その他の構成成分については符号を省略しで
示す場合もある。１１はｐ型シリコンよりなる半導体基
板、１３はＰＭＯ５半導体素子を形成する領域（以下、
ＰＭ○Ｓ形成領域と称する。）、１５はｎ型不純物をド
ーピングして形成されるウェル、１７はＮＭＯＳ形成領
域、１９ａ及び＋９ｂｆ（ｔｊ）型不純物から構成され
るｐ層、２１は二酸化ケイ素（Ｓｉ０２）から構成され
る酸化膜、２３ａ及び２３ｔ）は例えばリン（Ｐ）また
はその他のｎ型不純物を添加したポリシリコン（ｐｏｌ
ｙ−Ｓｉ）によって構成されるゲート電極、２５はｎ−
領域形成用レジストパターン、２７はｎ型不純物をイオ
ン注入して形成されるｎ−領域、２９は例えば二酸化ケ
イ素（ＳｉＯ□）またはその他任意好適な絶縁材料を化
学的気相成長（ＣＶＤ）法によっで被着させたサイドウ
オール形成用の被着層（以下、単に被着層２９と称する
場合もある。）、３１ａ及び３１ｂは、夫々、ゲート電
極２３ａ或いは２３ｂの側部に形成されたサイドウオー
ル、３３はｎ中鎖域形成用しジストパダーン、３５はｎ
型不純物をイオン注入して形成されるｎ”＠域、３７は
ｐ＋領域形成用レジストパターン、３９はｎ型不純物を
イオン注入しで形成されるｐ＋領領域４１はＢＰＳＧ（
Ｂｏｒｏ−Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓ：ポロリンシリケートガ
ラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ
Ｇｌａｓｓ ニリンシリケートガラス）またはその他任
意好適な絶縁材料からなる中間絶縁層、４３は半導体基
板１１表面に配設されたコンタクトホール、４５は例え
ばアルミニウムーケイ素（Ａｔ−３ｉ）合金よりなるオ
ーミックコンタクト電極、４７はＰＭＯ５半導体素子、
４９はＮＭＯＳ半導体素子、５１はＰＭＯＳ半導体素子
４７及びＮＭＯＳ半導体素子４９から構成されるＣＭＯ
Ｓ半導体装薗である。さらに、矢印ａはｎ−領域２７を
形成するためのｎ型不純物イオン、矢印すはｎ中領域３
５ヲ形成するためのｎ型不純物イオン、矢印Ｃはｐ“領
域３９を形成するためのｎ型不純物イオンを夫々示して
いる。
ラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ
Ｇｌａｓｓ ニリンシリケートガラス）またはその他任
意好適な絶縁材料からなる中間絶縁層、４３は半導体基
板１１表面に配設されたコンタクトホール、４５は例え
ばアルミニウムーケイ素（Ａｔ−３ｉ）合金よりなるオ
ーミックコンタクト電極、４７はＰＭＯ５半導体素子、
４９はＮＭＯＳ半導体素子、５１はＰＭＯＳ半導体素子
４７及びＮＭＯＳ半導体素子４９から構成されるＣＭＯ
Ｓ半導体装薗である。さらに、矢印ａはｎ−領域２７を
形成するためのｎ型不純物イオン、矢印すはｎ中領域３
５ヲ形成するためのｎ型不純物イオン、矢印Ｃはｐ“領
域３９を形成するためのｎ型不純物イオンを夫々示して
いる。
まず始めに、半導体基板１１上の全面に酸化膜を形成し
た後、従来周知の方法によりＰＭＯ３形成領域１３に相
当する部分の酸化膜を除去して窓開は上行ない、当該酸
化膜をマスクに用いで、ｎ型不純物を注入しでウェル１
５ヲ形成する。この後、選択酸化（Ｌｏｃａｌ ０ｘｉ
ｄａｔｉｏｎ Ｏｆ ５ｉｌｉｃｏｎ：ＬＯＧＯＳ）法
またはその他任意好適な方法によって酸化膜２１を形成
し、上述の半導体基板１１の表面ｔＰＭＯ３形成領域１
３とＮＭＯＳ形成領域１７とに素子分離する。然る後、
閾値制御のため、ＮＭＯＳ形成領域１７と、上述のＰＭ
ＯＳ形成領域１３との夫々にｎ型不純物を注入しで、０
層１９ａ及び＋９ｂを形成する。
た後、従来周知の方法によりＰＭＯ３形成領域１３に相
当する部分の酸化膜を除去して窓開は上行ない、当該酸
化膜をマスクに用いで、ｎ型不純物を注入しでウェル１
５ヲ形成する。この後、選択酸化（Ｌｏｃａｌ ０ｘｉ
ｄａｔｉｏｎ Ｏｆ ５ｉｌｉｃｏｎ：ＬＯＧＯＳ）法
またはその他任意好適な方法によって酸化膜２１を形成
し、上述の半導体基板１１の表面ｔＰＭＯ３形成領域１
３とＮＭＯＳ形成領域１７とに素子分離する。然る後、
閾値制御のため、ＮＭＯＳ形成領域１７と、上述のＰＭ
ＯＳ形成領域１３との夫々にｎ型不純物を注入しで、０
層１９ａ及び＋９ｂを形成する。
続いて、上述の工程を経た半導体基板１１の上側全面に
、例えばＣＶＤ法及びその他の任意好適な方法によりｐ
ｏｌｙ−３ｉを被着させ、従来周知のホトリソエツチン
グ法により、ＰＭＯ３形成領域１３とＮＭＯＳ形成領域
１７との夫々にゲート電極２３ａ及び２３ｂ！形成しで
、第２図（Ａ）に示す状態の半導体基板１１ヲ得る。こ
の際に行なわれるエツチング方法としでは、所謂、異方
性のみを有する反応性エツチング（ＲＩＥ）法が一般的
である。
、例えばＣＶＤ法及びその他の任意好適な方法によりｐ
ｏｌｙ−３ｉを被着させ、従来周知のホトリソエツチン
グ法により、ＰＭＯ３形成領域１３とＮＭＯＳ形成領域
１７との夫々にゲート電極２３ａ及び２３ｂ！形成しで
、第２図（Ａ）に示す状態の半導体基板１１ヲ得る。こ
の際に行なわれるエツチング方法としでは、所謂、異方
性のみを有する反応性エツチング（ＲＩＥ）法が一般的
である。
次に、第２図（Ｂ）に示すように、ｎ−領域形成用レジ
ストパターン２５ヲ形成してＮＭＯＳ形成領域１７のみ
に窓開けそ行なった後、同図においで矢印ａで示すよう
に、ｎ型不純物を当該ＮＭＯＳ形成領域１７にイオン注
入する。この際、上述のｎ−領域形成用レシストパター
ン２５とゲート電極２３１）と酸化膜２１の厚い部分と
がマスクとなり、ＮＭＯＳ半導体素子のソース・トレイ
ン領域に相当する部分にのみイオン注入せしめられ、図
示のようなｎ−領域２７（図中下＝コで示す。）が形成
される。
ストパターン２５ヲ形成してＮＭＯＳ形成領域１７のみ
に窓開けそ行なった後、同図においで矢印ａで示すよう
に、ｎ型不純物を当該ＮＭＯＳ形成領域１７にイオン注
入する。この際、上述のｎ−領域形成用レシストパター
ン２５とゲート電極２３１）と酸化膜２１の厚い部分と
がマスクとなり、ＮＭＯＳ半導体素子のソース・トレイ
ン領域に相当する部分にのみイオン注入せしめられ、図
示のようなｎ−領域２７（図中下＝コで示す。）が形成
される。
続いて、上述のｎ−領域形成用レシストパターン２５を
除去し、然る後、ＣＶＤ法のような段差被覆性に優れ−
・方法により、上述の半導体基板１１上の全面に被着層
２９を堆積する（第２図（Ｃ））。
除去し、然る後、ＣＶＤ法のような段差被覆性に優れ−
・方法により、上述の半導体基板１１上の全面に被着層
２９を堆積する（第２図（Ｃ））。
次に、被着層２９か堆積された半導体基板１１を例えば
前述のＲＩＥ法により異方性工・シチングしてゲート電
極２３ａ及び２３ｂの側部にサイドウオール３１ａと３
Ｔｏとを同時に形成する（第２図（Ｄ））。この際に形
成されるサイドウオールの幅は、第２図（Ａ）を参照し
て説明した被着層２９を堆積する工程において、当該被
着層２９の膜厚を調整することにより行なわれるのか一
般的、である。ＫＪち、当該膜厚を厚くすれば幅の広い
サイドウオールを形成することかでき、当該膜厚を薄く
すれば幅の狭いサイドウオールを形成することができる
。
前述のＲＩＥ法により異方性工・シチングしてゲート電
極２３ａ及び２３ｂの側部にサイドウオール３１ａと３
Ｔｏとを同時に形成する（第２図（Ｄ））。この際に形
成されるサイドウオールの幅は、第２図（Ａ）を参照し
て説明した被着層２９を堆積する工程において、当該被
着層２９の膜厚を調整することにより行なわれるのか一
般的、である。ＫＪち、当該膜厚を厚くすれば幅の広い
サイドウオールを形成することかでき、当該膜厚を薄く
すれば幅の狭いサイドウオールを形成することができる
。
続いて、第２図（Ｅ）に示すように、再度、ＮＭＯ５形
成領域１７のみに窓開けせしめられるように、ｎ＋領域
形成用レジストパターン３３ヲ被着させる。然る後、当
該ｎ中鎖域形成用レジストパターン３３とゲート電極２
３ｂとサイドウオール３１ｂと酸化膜２１の厚い部分と
をマスクとして用い、矢印すで示すようなｎ型不純物を
イオン注入しでｎ＋領域３５を形成し、この後、ｎ−領
域２７とｎ＋領域３５とを活性化する目的で、任意好適
な温度でアニールを行なう。この工程によって、第２図
（Ｂ）で説明したｎ−領域２７のうち、上述のサイドウ
オール３１ｂによってマスクされた部分を除く領域は比
較的高濃度のｎ型不純物を注入せしめられ、ｎ＋領域３
５を形成することとなる。
成領域１７のみに窓開けせしめられるように、ｎ＋領域
形成用レジストパターン３３ヲ被着させる。然る後、当
該ｎ中鎖域形成用レジストパターン３３とゲート電極２
３ｂとサイドウオール３１ｂと酸化膜２１の厚い部分と
をマスクとして用い、矢印すで示すようなｎ型不純物を
イオン注入しでｎ＋領域３５を形成し、この後、ｎ−領
域２７とｎ＋領域３５とを活性化する目的で、任意好適
な温度でアニールを行なう。この工程によって、第２図
（Ｂ）で説明したｎ−領域２７のうち、上述のサイドウ
オール３１ｂによってマスクされた部分を除く領域は比
較的高濃度のｎ型不純物を注入せしめられ、ｎ＋領域３
５を形成することとなる。
次に、第２図（Ｆ）に示すように、ＰＭＯＳ形成領域１
３のみに窓開けが行なわれるようにｐ＋領域形成用レジ
ストパターン３７ヲ形成する。
３のみに窓開けが行なわれるようにｐ＋領域形成用レジ
ストパターン３７ヲ形成する。
然る後、当該ｐ中鎖域形成用レジストパターン３７とゲ
ート電極２３ａとサイドウオール３１ａと酸化膜２１の
厚い部分とをマスクとして用い、矢印Ｃで示すよう９ｐ
型不純物をイオン注入しでｐ＋領域３９を形成する。
ート電極２３ａとサイドウオール３１ａと酸化膜２１の
厚い部分とをマスクとして用い、矢印Ｃで示すよう９ｐ
型不純物をイオン注入しでｐ＋領域３９を形成する。
上述したｐ中鎖域形成用レジストパターン３７ヲ除去し
、ｎ−領ｔ＊２７、ｎ中鎖域３５及びｐ中鎖域３９か形
成された半導体基板１１上の全面に、前述の材料よりな
る中ｉｓｍ層４１（図中、ｉｗｖ付しで示す。）を被着
させる。続いて、ホトリソエツチング技術により、各半
導体素子のソース・トレイン領域にコンタクトホール４
３を配設した後リフローを行ない、当該コンタクトホー
ル４３の形成によって生した角を丸め、然る後、例えば
ＡＬ−３ｉ合金を被着させ、ホトリソエツチング技術に
よってオーミッウコンタクト電極４５をパターン形成す
る。
、ｎ−領ｔ＊２７、ｎ中鎖域３５及びｐ中鎖域３９か形
成された半導体基板１１上の全面に、前述の材料よりな
る中ｉｓｍ層４１（図中、ｉｗｖ付しで示す。）を被着
させる。続いて、ホトリソエツチング技術により、各半
導体素子のソース・トレイン領域にコンタクトホール４
３を配設した後リフローを行ない、当該コンタクトホー
ル４３の形成によって生した角を丸め、然る後、例えば
ＡＬ−３ｉ合金を被着させ、ホトリソエツチング技術に
よってオーミッウコンタクト電極４５をパターン形成す
る。
上述した種々の工程を経て、埋込みチャネルＬＤＤ構造
（前述の文献ＩＩ参照）を有するＰＭＯ５半導体素子４
７と、ＬＤＤ構造を有するＮＭＯＳ半導体素子４９とを
具えたＣＭＯＳ半導体装Ｍ５１が完成する（第２図（Ｇ
））。
（前述の文献ＩＩ参照）を有するＰＭＯ５半導体素子４
７と、ＬＤＤ構造を有するＮＭＯＳ半導体素子４９とを
具えたＣＭＯＳ半導体装Ｍ５１が完成する（第２図（Ｇ
））。
上述したＬＤＤ構造を有するＮＭＯＳ半導体素子４９で
は、ｎ−領域２７を形成することによっでｎ＋領域３５
近傍に発生する強電界を緩和せしめ、ホットキャリアの
発生を抑制し、ＮＭＯＳ半導体素子４９の寄生容量を緩
和することができる。
は、ｎ−領域２７を形成することによっでｎ＋領域３５
近傍に発生する強電界を緩和せしめ、ホットキャリアの
発生を抑制し、ＮＭＯＳ半導体素子４９の寄生容量を緩
和することができる。
（発明が解決しようとする問題点）
しかしなから、上述した従来のＣＭＯＳ半導体製雪の製
造方法では、ＮＭＯＳ半導体素子及びＰＭＯ５半導体素
子の夫々に配設されたサイドウオールか、はぼ同し幅（
半導体基板表面と平行な方向の長さを表しでいる。）を
以って形成される。
造方法では、ＮＭＯＳ半導体素子及びＰＭＯ５半導体素
子の夫々に配設されたサイドウオールか、はぼ同し幅（
半導体基板表面と平行な方向の長さを表しでいる。）を
以って形成される。
これかため、前述した従来の製造方法により製造された
ＣＭＯＳ半導体装買においでは、Ｎ、Ｍ○Ｓ半導体素子
或いはＰＭＯ３半導体素子のうちの一方のサイドウオー
ルを設計に応じた幅とすれば、使方の半導体素子のサイ
ドウオールの有する幅が一義的に決まってしまう。
ＣＭＯＳ半導体装買においでは、Ｎ、Ｍ○Ｓ半導体素子
或いはＰＭＯ３半導体素子のうちの一方のサイドウオー
ルを設計に応じた幅とすれば、使方の半導体素子のサイ
ドウオールの有する幅が一義的に決まってしまう。
従って、例えばＮＭＯＳ半導体素子に適用されたＬＤＤ
構造による効果を得るために好適なサイドウオールの幅
を得る一方で、当該幅と同程度の幅を有するＰＭＯ３半
導体素子側のサイドウオールは、当該幅か大きければ寄
生抵抗を生ぜしめ、ＣＭＯＳ半導体装置に入力される電
流の損失を招く。ざらに、当該幅が小さければ寄生容Ｍ
を生じ、ＣＭＯＳ半導体装置を製造ッチング速度が低下
するという問題点が有った。
構造による効果を得るために好適なサイドウオールの幅
を得る一方で、当該幅と同程度の幅を有するＰＭＯ３半
導体素子側のサイドウオールは、当該幅か大きければ寄
生抵抗を生ぜしめ、ＣＭＯＳ半導体装置に入力される電
流の損失を招く。ざらに、当該幅が小さければ寄生容Ｍ
を生じ、ＣＭＯＳ半導体装置を製造ッチング速度が低下
するという問題点が有った。
この出願の第１発明であるＣＭＯＳ半導体装フの目的は
、上述した従来の問題点に鑑み、ＬＤＤ構造を有するＮ
ＭＯＳ半導体素子と埋込みチャネルＬＤＤ構造を有する
ＰＭＯ３半導体素子との電気的特性のバランスに秀でた
ＣＭＯＳ半導体装置を製造することにある。
、上述した従来の問題点に鑑み、ＬＤＤ構造を有するＮ
ＭＯＳ半導体素子と埋込みチャネルＬＤＤ構造を有する
ＰＭＯ３半導体素子との電気的特性のバランスに秀でた
ＣＭＯＳ半導体装置を製造することにある。
また、この出願の第２発明であるＣＭＯＳ半導体装置の
製造方法の目的は、上述の優れた特性を有するＣＭＯＳ
半導体装Ｍを歩留り良く製造するための製造方法を提供
することにある。
製造方法の目的は、上述の優れた特性を有するＣＭＯＳ
半導体装Ｍを歩留り良く製造するための製造方法を提供
することにある。
（問題点を解決するための手段）
この目的の達成を図るため、この出願の第１発明である
ＣＭＯＳ半導体装置によれば、ＮＭＯＳ半導体素子及び
ＰＭＯ３半導体素子を有し、かつ、夫々のゲート電極の
側部にサイドウオールを具えるＣＭＯＳ半導体装置にお
いで、上述したＰＭＯ３半導体素子に具えられたゲート
電極が有するサイドウオールの幅を、上述のＮＭＯＳ半
導体素子に具えられたサイドウオールの幅よりも狭くし
て成ることを特徴としでいる。
ＣＭＯＳ半導体装置によれば、ＮＭＯＳ半導体素子及び
ＰＭＯ３半導体素子を有し、かつ、夫々のゲート電極の
側部にサイドウオールを具えるＣＭＯＳ半導体装置にお
いで、上述したＰＭＯ３半導体素子に具えられたゲート
電極が有するサイドウオールの幅を、上述のＮＭＯＳ半
導体素子に具えられたサイドウオールの幅よりも狭くし
て成ることを特徴としでいる。
また、この出願の第２発明であるＣＭＯＳ半導体装置を
製造方法によれば、 ＮＭＯＳ半導体素子及びＰＭＯ３半導体素子を有し、か
つ、夫々のゲート電極の側部にサイドウオールを具える
ＣＭＯＳ半導体装置を製造するに当り、 上述したＮＭＯＳ半導体素子及びＰＭＯ３半導体素子の
ゲート電極を覆うようにサイドウオール形成用の被着層
を形成する工程と、 少なくとも上述のＰＭＯ３半導体素子側の被着層部分に
対し、等方性及び異方性を有する複合エツチング処理を
行なって、サイドウオールを形成する工程と を含むことを特徴としでいる。
製造方法によれば、 ＮＭＯＳ半導体素子及びＰＭＯ３半導体素子を有し、か
つ、夫々のゲート電極の側部にサイドウオールを具える
ＣＭＯＳ半導体装置を製造するに当り、 上述したＮＭＯＳ半導体素子及びＰＭＯ３半導体素子の
ゲート電極を覆うようにサイドウオール形成用の被着層
を形成する工程と、 少なくとも上述のＰＭＯ３半導体素子側の被着層部分に
対し、等方性及び異方性を有する複合エツチング処理を
行なって、サイドウオールを形成する工程と を含むことを特徴としでいる。
（作用）
この出願の第１発明であるＣＭＯＳ半導体装雷の構成に
よれば、十分な幅を有するサイドウオールを具えたＮＭ
ＯＳ半導体素子と、当該ＮＭＯＳ半導体素子に比べて幅
の狭いＰＭＯＳ半導体素子とを具えでいる。これがため
、ＮＭＯＳ半導体素２におりるホットキャリアを防ぎ、
かつＰＭＯＳ半導体素子側では寄生抵抗と寄生容量との
バランスが取れたＣＭＯＳ半導体素子とすることができ
る。
よれば、十分な幅を有するサイドウオールを具えたＮＭ
ＯＳ半導体素子と、当該ＮＭＯＳ半導体素子に比べて幅
の狭いＰＭＯＳ半導体素子とを具えでいる。これがため
、ＮＭＯＳ半導体素２におりるホットキャリアを防ぎ、
かつＰＭＯＳ半導体素子側では寄生抵抗と寄生容量との
バランスが取れたＣＭＯＳ半導体素子とすることができ
る。
また、この出願の第２発明であるＣＭＯＳ半導体装置を
製造方法の構成によれば、半導体基板上にサイドウオー
ル形成用の被着層を堆積させる。
製造方法の構成によれば、半導体基板上にサイドウオー
ル形成用の被着層を堆積させる。
然る後、ＮＭＯＳ半導体素子にＬＤＤ構造を実現するに
十分な幅を以って、被着層を異方性エツチング処理し、
サイドウオールを形成する。ざらに、これとは別工程と
してＰＭＯＳ半導体素子の上の被着層部分に、異方性エ
ツチング特性と等方性エツチング特性との両方の特性を
兼ね具えた複合エツチング処理、或いは等方性エツチン
グ処理及び異方性エツチング処理を順次行なう複合エツ
チング処理によって、ＮＭＯＳ半導体素子に比べで狭い
幅を有するサイドウオールを、当該幅を制御して形成す
ることができる。
十分な幅を以って、被着層を異方性エツチング処理し、
サイドウオールを形成する。ざらに、これとは別工程と
してＰＭＯＳ半導体素子の上の被着層部分に、異方性エ
ツチング特性と等方性エツチング特性との両方の特性を
兼ね具えた複合エツチング処理、或いは等方性エツチン
グ処理及び異方性エツチング処理を順次行なう複合エツ
チング処理によって、ＮＭＯＳ半導体素子に比べで狭い
幅を有するサイドウオールを、当該幅を制御して形成す
ることができる。
（実施例）
以下、図面ヲ譬照して、この発明のＣＭＯＳ半導体製画
及びその製造方法の実施例につき説明する。尚、以下の
説明においては、ＣＭＯＳ半導体装置を製造方法を説明
することにより、ＣＭＯＳ半導体装置を説明することと
する。
及びその製造方法の実施例につき説明する。尚、以下の
説明においては、ＣＭＯＳ半導体装置を製造方法を説明
することにより、ＣＭＯＳ半導体装置を説明することと
する。
第１図（Ａ）〜（Ｆ）は、第２図（Ａ）〜（Ｇ）と同様
に、ＣＭＯＳ半導体装置の製造工程を基板の概略的断面
により示した製造工程図である。尚、図中、この発明の
特徴となる構成成分を除き、第２図（Ａ）〜（Ｇ）で既
に説明した各構成成分と同一の機能を有する構成成分に
ついでは同一の符号を付して示し、レジストパターンに
ついてはりでのように斜線を付して示すと共に、以下の
説明の理解を容易とするため、各製造工程図で示した構
成成分のうち、その工程で特徴となる構成成分以外は、
その符号を省略しで示す場合もある。ざらに、従来の技
術として第２図（Ａ）〜（Ｇ）Ｖ参照して説明した工程
と重複する製造工程については、・その一部を省略して
説明するものとする。
に、ＣＭＯＳ半導体装置の製造工程を基板の概略的断面
により示した製造工程図である。尚、図中、この発明の
特徴となる構成成分を除き、第２図（Ａ）〜（Ｇ）で既
に説明した各構成成分と同一の機能を有する構成成分に
ついでは同一の符号を付して示し、レジストパターンに
ついてはりでのように斜線を付して示すと共に、以下の
説明の理解を容易とするため、各製造工程図で示した構
成成分のうち、その工程で特徴となる構成成分以外は、
その符号を省略しで示す場合もある。ざらに、従来の技
術として第２図（Ａ）〜（Ｇ）Ｖ参照して説明した工程
と重複する製造工程については、・その一部を省略して
説明するものとする。
まず始めに、第２図（Ａ）及び（８）を用いで既に説明
したように、ウェル１５．０層１９ａ及び＋９ｂ、及び
酸化膜２１を形成した後、ゲート電極２３ａ或いは２３
ｂ、及びｎ−領域２７を半導体基板１１上に形成する。
したように、ウェル１５．０層１９ａ及び＋９ｂ、及び
酸化膜２１を形成した後、ゲート電極２３ａ或いは２３
ｂ、及びｎ−領域２７を半導体基板１１上に形成する。
然る後、前述したような段差被覆特性に優れた方法によ
り被着層２９を堆積する（第１図（Ａ））。
り被着層２９を堆積する（第１図（Ａ））。
次に、第２図（Ｅ）で説明した工程と同様にしでｎ＋領
域形成用レジストパターン５３をＰＭＯＳ形成領域１３
に形成した後、前述したＲＩＥ法またはその他任意好適
な方法により、上述の被着層２９のＮＭＯ９形成輸域１
７に対して異方性エツチング処理を行ない、ＮＭＯＳ半
導体素子側のゲート電極２３ｂの周囲にサイドウオール
３１ｂを形成する（第１図（Ｂ））。
域形成用レジストパターン５３をＰＭＯＳ形成領域１３
に形成した後、前述したＲＩＥ法またはその他任意好適
な方法により、上述の被着層２９のＮＭＯ９形成輸域１
７に対して異方性エツチング処理を行ない、ＮＭＯＳ半
導体素子側のゲート電極２３ｂの周囲にサイドウオール
３１ｂを形成する（第１図（Ｂ））。
続いて、ゲート電極２３ｂと、上述のｎ＋領域形成用レ
ジストパターン５３及びサイドウオール３１ｂと酸化膜
２１の厚い部分とをマスクとしで、第２図（Ｅ）と同様
な方法によりｎ型不純物イオン（矢印すで示す）を注入
し、ｎ＋領域３５を形成する（第１図（Ｃ））。
ジストパターン５３及びサイドウオール３１ｂと酸化膜
２１の厚い部分とをマスクとしで、第２図（Ｅ）と同様
な方法によりｎ型不純物イオン（矢印すで示す）を注入
し、ｎ＋領域３５を形成する（第１図（Ｃ））。
次に、上述のｎ中鎖域形成用レジストパターン５３を除
去した後、ＮＭＯＳ形成領域１７にｐ＋領域形成用レジ
ストパターン３７ヲ形成する。
去した後、ＮＭＯＳ形成領域１７にｐ＋領域形成用レジ
ストパターン３７ヲ形成する。
然る後、当該レジストバクーン３７ヲマスクとしで用い
、等方性と異方性との両方の特性を同時に有する複合エ
ツチング処理により、ＰＭＯＳ形成領域１３に堆積され
た被着層２９を、ＮＭＯＳ半導体素子側のサイドウオー
ルの幅よりも狭い、任意好適な幅となるように、エツチ
ングしてサイドウオール５５ヲ形成する（第１図（Ｄ）
）、この際に行なわれる制御とは、例えばＮＭＯＳ半導
体素子側のサイドウオールを形成した場合の工・シチン
グ時間、印加エネルギー及びその他の条件を同一とすれ
ば、上述の複合エツチング処理を行なう際のエツチング
ガス組成において、等方性エツチング特性を示す化字種
の占める割合を大きくすることにより達成できる。これ
によって、ＮＭＯＳ半導体素子側に配設されたサイドウ
オール３１ｂの幅に比べて上述のサイドウオール５５の
幅を狭くすることができる。
、等方性と異方性との両方の特性を同時に有する複合エ
ツチング処理により、ＰＭＯＳ形成領域１３に堆積され
た被着層２９を、ＮＭＯＳ半導体素子側のサイドウオー
ルの幅よりも狭い、任意好適な幅となるように、エツチ
ングしてサイドウオール５５ヲ形成する（第１図（Ｄ）
）、この際に行なわれる制御とは、例えばＮＭＯＳ半導
体素子側のサイドウオールを形成した場合の工・シチン
グ時間、印加エネルギー及びその他の条件を同一とすれ
ば、上述の複合エツチング処理を行なう際のエツチング
ガス組成において、等方性エツチング特性を示す化字種
の占める割合を大きくすることにより達成できる。これ
によって、ＮＭＯＳ半導体素子側に配設されたサイドウ
オール３１ｂの幅に比べて上述のサイドウオール５５の
幅を狭くすることができる。
続いて、上述したＰＭＯ３形成領域１３の被着層２９に
対する複合エツチング処理を行なった債、エツチング処
理のマスクとして用いたｐ＋領域形成用レジストパター
ン３７ヲイオン注入のマスクとして、第２図（Ｅ）で既
に説明したように、ｐ型不純物（矢印Ｃで示す。）をイ
オン注入しでｐ＋領域５５を形成する（第１図（Ｅ））
。
対する複合エツチング処理を行なった債、エツチング処
理のマスクとして用いたｐ＋領域形成用レジストパター
ン３７ヲイオン注入のマスクとして、第２図（Ｅ）で既
に説明したように、ｐ型不純物（矢印Ｃで示す。）をイ
オン注入しでｐ＋領域５５を形成する（第１図（Ｅ））
。
上述した工程によって形成されるｐ中層５７は、ゲート
電極２３ａとｐ中鎖域形成用レジストパターン３７とを
マスクとして形成されるものである。
電極２３ａとｐ中鎖域形成用レジストパターン３７とを
マスクとして形成されるものである。
従って、従来の技術として説明したｐ中層３９（第２図
（Ｆ）参照）に比べて、サイドウオール５５の幅を狭く
した分だけ、ｐ型不純物の被注入面積を多く取ることが
できる。
（Ｆ）参照）に比べて、サイドウオール５５の幅を狭く
した分だけ、ｐ型不純物の被注入面積を多く取ることが
できる。
次に、上述のｐ＋領域形成用レジストパターン３７を除
去した後、従来の技術と同様にしで、中間ｗ！、締層４
１（図中、ククで示す、）、コンタクトホールＡ３及び
オーミックコンタクト電極４５を形成する。これによっ
て、サイドウオール３１ｂＶ配設することによってＬＤ
Ｄ構造を有するＮＭＯＳ半導体素子４９と、当該ＮＭＯ
Ｓ半導体素子に配設されたサイドウオール３１ｂに比し
て、幅の狭いサイドウオール５５ヲ配設したＰＭＯ３半
導体素子５９とを備えた、この出願の第１発明に係るＣ
ＭＯＳ半導体装冨６１が完成する（第１図（Ｆ））。
去した後、従来の技術と同様にしで、中間ｗ！、締層４
１（図中、ククで示す、）、コンタクトホールＡ３及び
オーミックコンタクト電極４５を形成する。これによっ
て、サイドウオール３１ｂＶ配設することによってＬＤ
Ｄ構造を有するＮＭＯＳ半導体素子４９と、当該ＮＭＯ
Ｓ半導体素子に配設されたサイドウオール３１ｂに比し
て、幅の狭いサイドウオール５５ヲ配設したＰＭＯ３半
導体素子５９とを備えた、この出願の第１発明に係るＣ
ＭＯＳ半導体装冨６１が完成する（第１図（Ｆ））。
以上、この発明のＣＭＯＳ半導体半導体装子の製造方法
に係る実施例につき説明したか、この発明は上述の実施
例にのみ限定されるものでないこと明らかである０例え
ば、第１図（Ｂ）及び（Ｃ）で説明したＮＭＯＳ半導体
素子４９に関するサイドウオール３１ｂの形成工程とｎ
÷領域３５のイオン注入工程とは、第１図（Ｄ）及び（
Ｅ）により説明したＰＭＯＳ半導体素子５９に関するサ
イドウオール５５の形成工程とｐ＋領１８５７のイオン
注入工程を入れ換えて行なっても、上述した実施例と同
様の効果を得ることができる。
に係る実施例につき説明したか、この発明は上述の実施
例にのみ限定されるものでないこと明らかである０例え
ば、第１図（Ｂ）及び（Ｃ）で説明したＮＭＯＳ半導体
素子４９に関するサイドウオール３１ｂの形成工程とｎ
÷領域３５のイオン注入工程とは、第１図（Ｄ）及び（
Ｅ）により説明したＰＭＯＳ半導体素子５９に関するサ
イドウオール５５の形成工程とｐ＋領１８５７のイオン
注入工程を入れ換えて行なっても、上述した実施例と同
様の効果を得ることができる。
また、上述した実施例では、ＰＭＯ３半導体装［５９に
サイドウオール５５の幅を制御しで形成する工程におい
て、等方性と異方性との両方のエツチング特性を同時に
有する複合エツチング処理として説明した。しかしなが
ら、この工程で行なわれる接合エツチング処理とは、こ
れにのみ限定されるものではないこと明らかである。
サイドウオール５５の幅を制御しで形成する工程におい
て、等方性と異方性との両方のエツチング特性を同時に
有する複合エツチング処理として説明した。しかしなが
ら、この工程で行なわれる接合エツチング処理とは、こ
れにのみ限定されるものではないこと明らかである。
例えばプラズマエ・ｙチシグ法またはその他任意好適な
エツチング法による等方性エツチング処理によって被着
層２９の膜厚を減少せしめた後、例えば従来周知のＲＩ
Ｅ法、イオンど一ムエッチング法またはその伯任意好適
な工・ンチング法による異方性エツチング処理を行なう
構成の複合工・ンチング処理によっても上述の実施例同
様の効果が期待できる。
エツチング法による等方性エツチング処理によって被着
層２９の膜厚を減少せしめた後、例えば従来周知のＲＩ
Ｅ法、イオンど一ムエッチング法またはその伯任意好適
な工・ンチング法による異方性エツチング処理を行なう
構成の複合工・ンチング処理によっても上述の実施例同
様の効果が期待できる。
以上詳細に説明したように、この出願の第２発明である
、ＣＭＯＳ半導体装置の製造方法によれば、ＬＤＤ構造
を有するＮＭＯＳ半導体素子４９と、安定なｐ＋領域５
７とを有するＰＭＯＳ半導体素子５９とを備えることに
より、優れたＣＭＯＳ半導体装Ｗ６１１Ｆｒ実現するこ
とができる。
、ＣＭＯＳ半導体装置の製造方法によれば、ＬＤＤ構造
を有するＮＭＯＳ半導体素子４９と、安定なｐ＋領域５
７とを有するＰＭＯＳ半導体素子５９とを備えることに
より、優れたＣＭＯＳ半導体装Ｗ６１１Ｆｒ実現するこ
とができる。
また、この発明に係るＣＭＯＳ半導体装置とその製造方
法は、例えば各構成成分の膜厚、リンロー及びアニール
といった高温処理及びその他の条件は、この発明の目的
の範囲内で設計に応じた任意好適な条件として実施する
ことができ、ざらに、例えばバイポーラトランジスタと
ＣＭＯＳ半導体装百とを混載させた、所謂、パイーＣＭ
ＯＳ半導体装曹にも適用し得ること明らかである。
法は、例えば各構成成分の膜厚、リンロー及びアニール
といった高温処理及びその他の条件は、この発明の目的
の範囲内で設計に応じた任意好適な条件として実施する
ことができ、ざらに、例えばバイポーラトランジスタと
ＣＭＯＳ半導体装百とを混載させた、所謂、パイーＣＭ
ＯＳ半導体装曹にも適用し得ること明らかである。
（発明の効果）
上述した説明から明らかなように、この出願の第１発明
であるＣＭＯＳ半導体半導体装孔ば、ＮＭＯＳ半導体素
子にサイドウオールを形成してＬＤＤ構造を配設するに
当り、ＰＭＯＳ半導体素子のサイドウオールが有する幅
を制御し、ＮＭＯＳ半導体素子のサイドウオールの幅と
比較して狭くなる構成となっている。従って、この発明
のＣＭＯＳ半導体装盲によれば、消費電力が低く、かつ
スイ・ンチ速度が速い優れた電子機器を実現することが
できる。
であるＣＭＯＳ半導体半導体装孔ば、ＮＭＯＳ半導体素
子にサイドウオールを形成してＬＤＤ構造を配設するに
当り、ＰＭＯＳ半導体素子のサイドウオールが有する幅
を制御し、ＮＭＯＳ半導体素子のサイドウオールの幅と
比較して狭くなる構成となっている。従って、この発明
のＣＭＯＳ半導体装盲によれば、消費電力が低く、かつ
スイ・ンチ速度が速い優れた電子機器を実現することが
できる。
また、この出願の第２発明であるＣＭＯＳ半導体装置の
製造方法によれば、従来の製造方法に比べて、ホトリン
エツチング工程を複雑にすることなく、優れた特性を有
する超微細化が可能なＣＭＯＳ半導体装Ｍを歩留り良く
製造することができる。
製造方法によれば、従来の製造方法に比べて、ホトリン
エツチング工程を複雑にすることなく、優れた特性を有
する超微細化が可能なＣＭＯＳ半導体装Ｍを歩留り良く
製造することができる。
第１図（Ａ）〜（Ｆ）は、コノ発明（７）ＣＭＯＳ半導
体装置と、ＣＭＯＳ半導体装置を製造方法の実施例を説
明するための製造工程図、 第２図（Ａ）〜（Ｇ）は、従来のＣＭＯＳ半導体装誼と
その製造方法との説明に供する製造工程図である。 ＩＩ・・・・半導体基板、１３・・・・ＰＭＯＳ形成領
域１５・・・・ウェル、１７・・・・ＮＭＯＳ形成領域
１９ａ 、 １９ｂ・・・・ｐ層、２１・・・・酸化膜
２３ａ、２３ｂ・・・・ゲート電極 ２５・・・・ｎ−領域形成用レシストパターン２７・・
・・ｎ−領域、２９・・・・被着層３１ａ、 ３１ｂ、
５５・・・・サイドウオ〜ル３３、５３・・・・ｎ＋
領域形成用レジストパターン３５・・・・ｎ＋領領 域７・・・・ｐ＋領域形成用レジストパターン３９、５
７・・・・ｐ＋領領域４１・・・・中間絶縁層４３・・
・・コンタクトホール ４５・・・・オーミックコンタクト電極４７、５９・・
・・ＰＭＯＳ半導体素子４９・・・・ＮＭＯＳ半導体素
子 ５１、６１・・・・ＣＭＯＳ半導体装百ａ、ｂ・・・・
ｎ型不純物イオン Ｃ・・・・ｎ型不純物イオン。 特許出願人 沖電気工業株式会社＾
＾Ｖ
−ノ凸
へ ロ − ν
−ノ＜ “
体装置と、ＣＭＯＳ半導体装置を製造方法の実施例を説
明するための製造工程図、 第２図（Ａ）〜（Ｇ）は、従来のＣＭＯＳ半導体装誼と
その製造方法との説明に供する製造工程図である。 ＩＩ・・・・半導体基板、１３・・・・ＰＭＯＳ形成領
域１５・・・・ウェル、１７・・・・ＮＭＯＳ形成領域
１９ａ 、 １９ｂ・・・・ｐ層、２１・・・・酸化膜
２３ａ、２３ｂ・・・・ゲート電極 ２５・・・・ｎ−領域形成用レシストパターン２７・・
・・ｎ−領域、２９・・・・被着層３１ａ、 ３１ｂ、
５５・・・・サイドウオ〜ル３３、５３・・・・ｎ＋
領域形成用レジストパターン３５・・・・ｎ＋領領 域７・・・・ｐ＋領域形成用レジストパターン３９、５
７・・・・ｐ＋領領域４１・・・・中間絶縁層４３・・
・・コンタクトホール ４５・・・・オーミックコンタクト電極４７、５９・・
・・ＰＭＯＳ半導体素子４９・・・・ＮＭＯＳ半導体素
子 ５１、６１・・・・ＣＭＯＳ半導体装百ａ、ｂ・・・・
ｎ型不純物イオン Ｃ・・・・ｎ型不純物イオン。 特許出願人 沖電気工業株式会社＾
＾Ｖ
−ノ凸
へ ロ − ν
−ノ＜ “
Claims (2)
- （１）ＮＭＯＳ半導体素子及びＰＭＯＳ半導体素子を有
し、かつ、夫々のゲート電極の側部にサイドウオールを
具えるＣＭＯＳ半導体装置において、前記ＰＭＯＳ半導
体素子のサイドウオールの幅を、前記ＮＭＯＳ半導体素
子の幅よりも狭くして成ることを特徴とするＣＭＯＳ半
導体装置。 - （２）ＮＭＯＳ半導体素子及びＰＭＯＳ半導体素子を有
し、かつ、夫々のゲート電極の側部にサイドウオールを
具えるＣＭＯＳ半導体装置を製造するに当り、 前記ＮＭＯＳ半導体素子及びＰＭＯＳ半導体素子のゲー
ト電極を覆うようにサイドウオール形成用の被着層を形
成する工程と、 少なくとも前記ＰＭＯＳ半導体素子側の被着層部分に対
し、等方性及び異方性を有する複合エッチング処理を行
なって、サイドウオールを形成する工程とを含む ことを特徴とするＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081780A JPS63246865A (ja) | 1987-04-02 | 1987-04-02 | Ｃｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081780A JPS63246865A (ja) | 1987-04-02 | 1987-04-02 | Ｃｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246865A true JPS63246865A (ja) | 1988-10-13 |
Family
ID=13755992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081780A Pending JPS63246865A (ja) | 1987-04-02 | 1987-04-02 | Ｃｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246865A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4110645A1 (de) * | 1990-04-03 | 1991-10-17 | Mitsubishi Electric Corp | Halbleitereinrichtung und verfahren zu deren herstellung |
| DE4143474C2 (de) * | 1990-04-03 | 1998-06-10 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem Feldeffekttransistor und Verfahren zu deren Herstellung |
| US6078079A (en) * | 1990-04-03 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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| US8593183B2 (en) | 2009-10-12 | 2013-11-26 | Cyclos Semiconductor, Inc. | Architecture for controlling clock characteristics |
-
1987
- 1987-04-02 JP JP62081780A patent/JPS63246865A/ja active Pending
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| US8593183B2 (en) | 2009-10-12 | 2013-11-26 | Cyclos Semiconductor, Inc. | Architecture for controlling clock characteristics |
| US9041451B2 (en) | 2009-10-12 | 2015-05-26 | Cyclos Semiconductor, Inc. | Resonant clock distribution network architecture for tracking parameter variations in conventional clock distribution networks |
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