JPH04245642A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH04245642A JPH04245642A JP2902491A JP2902491A JPH04245642A JP H04245642 A JPH04245642 A JP H04245642A JP 2902491 A JP2902491 A JP 2902491A JP 2902491 A JP2902491 A JP 2902491A JP H04245642 A JPH04245642 A JP H04245642A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ、
特に、非対称ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＭＯＳＦＥＴおよびその製造方法
に関する。
特に、非対称ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＭＯＳＦＥＴおよびその製造方法
に関する。
【０００２】
【従来の技術】近年、半導体装置の高速化の要求に応え
るため、対称ＬＤＤ構造を有するＭＯＳトランジスタを
微細化することが提案され実用に移されているが、チャ
ネル長が短縮されるとドレイン領域の電界集中のためホ
ットキャリアが生じて適正な動作が阻害されるため、こ
のホットキャリアの発生を抑制するために、高速動作を
犠牲にして、駆動電圧を下げて使用されていた。
るため、対称ＬＤＤ構造を有するＭＯＳトランジスタを
微細化することが提案され実用に移されているが、チャ
ネル長が短縮されるとドレイン領域の電界集中のためホ
ットキャリアが生じて適正な動作が阻害されるため、こ
のホットキャリアの発生を抑制するために、高速動作を
犠牲にして、駆動電圧を下げて使用されていた。
【０００３】図４は、従来の対称型ＭＯＳトランジスタ
の断面図である。この図において、３１はシリコン基板
、３２はゲート絶縁膜、３３、３４は低不純物濃度領域
、３５、３６は高不純物濃度領域、３７はゲート電極、
３８、３９はサイドウォールである。
の断面図である。この図において、３１はシリコン基板
、３２はゲート絶縁膜、３３、３４は低不純物濃度領域
、３５、３６は高不純物濃度領域、３７はゲート電極、
３８、３９はサイドウォールである。
【０００４】この装置は、ｐ型シリコン基板３１の上に
、ゲート絶縁膜３２を介してゲート電極３７を形成し、
このゲート電極３７をマスクとしてＡｓ、Ｐ等のｎ型の
不純物を注入して低不純物濃度領域３３、３４を形成し
、このゲート電極３７とその側壁に設けたサイドウォー
ル３８、３９をマスクとして上記と同様にｎ型の不純物
を高濃度で注入して高不純物濃度領域３５、３６を形成
し、ゲート電極３７の一方の側の低濃度不純物領域３３
と高不純物濃度領域３５をソース領域とし、他方の側の
低濃度不純物領域３４と高不純物濃度領域３６をドレイ
ン領域としてＬＤＤ構造を実現していた。
、ゲート絶縁膜３２を介してゲート電極３７を形成し、
このゲート電極３７をマスクとしてＡｓ、Ｐ等のｎ型の
不純物を注入して低不純物濃度領域３３、３４を形成し
、このゲート電極３７とその側壁に設けたサイドウォー
ル３８、３９をマスクとして上記と同様にｎ型の不純物
を高濃度で注入して高不純物濃度領域３５、３６を形成
し、ゲート電極３７の一方の側の低濃度不純物領域３３
と高不純物濃度領域３５をソース領域とし、他方の側の
低濃度不純物領域３４と高不純物濃度領域３６をドレイ
ン領域としてＬＤＤ構造を実現していた。
【０００５】この図に示されているように、この装置に
おいては、ソース領域、ドレイン領域ともに対称的に低
濃度不純物領域と高不純物濃度領域が形成されており、
ドレイン領域の電界を緩和してホットエレクトロンの発
生を防いでいる。
おいては、ソース領域、ドレイン領域ともに対称的に低
濃度不純物領域と高不純物濃度領域が形成されており、
ドレイン領域の電界を緩和してホットエレクトロンの発
生を防いでいる。
【０００６】
【発明が解決しようとする課題】前記のように従来のＭ
ＯＳトランジスタにおいては、製造工程を単純化するた
め、ソース領域、ドレイン領域ともに低濃度不純物領域
を形成している。ＭＯＳトランジスタの駆動電能力を決
定するソース、チャネル間の電流は拡散電流に支配され
るから、ソース、チャネル間の電子濃度差が急峻である
ほど大きい電流を得ることができる。
ＯＳトランジスタにおいては、製造工程を単純化するた
め、ソース領域、ドレイン領域ともに低濃度不純物領域
を形成している。ＭＯＳトランジスタの駆動電能力を決
定するソース、チャネル間の電流は拡散電流に支配され
るから、ソース、チャネル間の電子濃度差が急峻である
ほど大きい電流を得ることができる。
【０００７】ところが、従来の通常の対称ＬＤＤ構造の
ＭＯＳトランジスタでは、前記のように、ソース、チャ
ネル間に低濃度拡散層が入ってしまうため、不純物によ
る電子濃度分布は緩やかなものとなってしまい、大きな
拡散電流が得られない。本発明は、このような従来の対
称ＬＤＤがもつ欠点に鑑み、ドレイン領域において高い
ホットキャリア抑制効果をもつとともに、ソース領域に
おいて高い駆動能力をもつ非対称ＬＤＤ構造のＭＯＳト
ランジスタとその製造方法を提供することを目的とする
。
ＭＯＳトランジスタでは、前記のように、ソース、チャ
ネル間に低濃度拡散層が入ってしまうため、不純物によ
る電子濃度分布は緩やかなものとなってしまい、大きな
拡散電流が得られない。本発明は、このような従来の対
称ＬＤＤがもつ欠点に鑑み、ドレイン領域において高い
ホットキャリア抑制効果をもつとともに、ソース領域に
おいて高い駆動能力をもつ非対称ＬＤＤ構造のＭＯＳト
ランジスタとその製造方法を提供することを目的とする
。
【０００８】
【課題を解決するための手段】本発明にかかるＭＯＳト
ランジスタにおいては、ゲート電極に対して、ソース領
域とドレイン領域が非対称構造を有しており、ソース領
域のチャネルに隣接する領域がメタルシリサイド層で構
成されている。
ランジスタにおいては、ゲート電極に対して、ソース領
域とドレイン領域が非対称構造を有しており、ソース領
域のチャネルに隣接する領域がメタルシリサイド層で構
成されている。
【０００９】また、本発明にかかる、ソース領域のチャ
ネルに隣接する領域がメタルシリサイド層であるＭＯＳ
トランジスタを製造する方法においては、半導体基板上
にゲート酸化膜を形成する工程と、該ゲート酸化膜の上
にゲート電極を形成する工程と、該半導体基板のソース
領域とドレイン領域を含む表面にメタルシリサイド層を
形成する工程と、該ソース領域とドレイン領域を含む平
面に垂直な軸からドレイン領域側に傾斜した方向から、
斜めイオン注入を行うことによって、イオン注入された
メタルシリサイド層をアモルファス化する工程と、ゲー
ト電極の陰となってアモルファス化されなかったメタル
シリサイド層を残して、アモルファス化されたメタルシ
リサイド層をエッチングして除去する工程をもって構成
されている。
ネルに隣接する領域がメタルシリサイド層であるＭＯＳ
トランジスタを製造する方法においては、半導体基板上
にゲート酸化膜を形成する工程と、該ゲート酸化膜の上
にゲート電極を形成する工程と、該半導体基板のソース
領域とドレイン領域を含む表面にメタルシリサイド層を
形成する工程と、該ソース領域とドレイン領域を含む平
面に垂直な軸からドレイン領域側に傾斜した方向から、
斜めイオン注入を行うことによって、イオン注入された
メタルシリサイド層をアモルファス化する工程と、ゲー
ト電極の陰となってアモルファス化されなかったメタル
シリサイド層を残して、アモルファス化されたメタルシ
リサイド層をエッチングして除去する工程をもって構成
されている。
【００１０】
【作用】本発明は、第１に、高い電界が集中するドレイ
ン領域にＬＤＤ構造を採用するため、ホットキャリアの
発生を有効に防ぐことができる。
ン領域にＬＤＤ構造を採用するため、ホットキャリアの
発生を有効に防ぐことができる。
【００１１】第２に、ソース側のチャネルに隣接する領
域に低抵抗のメタルシリサイド層を形成するため、従来
のＭＯＳトランジスタにおいて不純物層によって形成さ
れた場合よりも急峻な電子濃度分布のプロファイルが得
られ、ソース側の電子供給量を増やすことが可能で、Ｍ
ＯＳトランジスタの飽和電流の向上による高速スイッチ
ング動作が可能となる。
域に低抵抗のメタルシリサイド層を形成するため、従来
のＭＯＳトランジスタにおいて不純物層によって形成さ
れた場合よりも急峻な電子濃度分布のプロファイルが得
られ、ソース側の電子供給量を増やすことが可能で、Ｍ
ＯＳトランジスタの飽和電流の向上による高速スイッチ
ング動作が可能となる。
【００１２】第３に、イオン注入によりメタルシリサイ
ド層がアモルファス化され、エッチングされやすくなる
性質、および、斜めイオン注入によるゲート電極のシャ
ドウ効果を利用するため、自己整合的に非対称ＭＯＳト
ランジスタを製造することが可能となり、マスク合わせ
の位置ずれ等の問題がないため、より微細なパターンに
対しても適用でき、複雑なマスク工程を用いることなく
容易にＭＯＳトランジスタを製造できる。
ド層がアモルファス化され、エッチングされやすくなる
性質、および、斜めイオン注入によるゲート電極のシャ
ドウ効果を利用するため、自己整合的に非対称ＭＯＳト
ランジスタを製造することが可能となり、マスク合わせ
の位置ずれ等の問題がないため、より微細なパターンに
対しても適用でき、複雑なマスク工程を用いることなく
容易にＭＯＳトランジスタを製造できる。
【００１３】
【実施例】以下、本発明の実施例を図面に沿って説明す
る。 （第１実施例）図１は、本発明のＭＯＳトランジスタの
構成説明図である。この図において、１はシリコン基板
、３はゲート酸化膜、４はゲート電極、８はメタルシリ
サイド層、１１は低不純物濃度領域、１６、１７はサイ
ドウォール、１８、１９は高不純物濃度領域、２０はソ
ース電極、２１はドレイン電極、２２はゲート配線層で
ある。
る。 （第１実施例）図１は、本発明のＭＯＳトランジスタの
構成説明図である。この図において、１はシリコン基板
、３はゲート酸化膜、４はゲート電極、８はメタルシリ
サイド層、１１は低不純物濃度領域、１６、１７はサイ
ドウォール、１８、１９は高不純物濃度領域、２０はソ
ース電極、２１はドレイン電極、２２はゲート配線層で
ある。
【００１４】この図に示されたＭＯＳトランジスタは、
シリコン基板１の表面にゲート酸化膜３が形成され、ゲ
ート酸化膜３の上にタングステンシリサイド、チタンシ
リサイド等のメタルシリサイドからなるゲート電極４が
形成され、ソース領域は、そのチャネルに隣接する領域
がメタルシリサイド層８で構成され、ドレイン領域は、
低不純物濃度領域１１と高不純物濃度領域１９で構成さ
れている。
シリコン基板１の表面にゲート酸化膜３が形成され、ゲ
ート酸化膜３の上にタングステンシリサイド、チタンシ
リサイド等のメタルシリサイドからなるゲート電極４が
形成され、ソース領域は、そのチャネルに隣接する領域
がメタルシリサイド層８で構成され、ドレイン領域は、
低不純物濃度領域１１と高不純物濃度領域１９で構成さ
れている。
【００１５】なお、１８は高不純物濃度領域１９と同一
の工程によって形成された高不純物濃度領域、２０はメ
タルシリサイドからなるソース電極、２１はメタルシリ
サイドからなるドレイン電極、２２はメタルシリサイド
からなるゲート配線層であり、１６、１７はゲート電極
の側壁に形成されたサイドウォールである。このＭＯＳ
トランジスタにおいては、高い電界が集中するドレイン
領域が、低不純物濃度領域１１と高不純物濃度領域１９
からなるＬＤＤ構造となっているため、この領域の電界
が緩和されてホットキャリアの発生を有効に防ぐことが
できる。
の工程によって形成された高不純物濃度領域、２０はメ
タルシリサイドからなるソース電極、２１はメタルシリ
サイドからなるドレイン電極、２２はメタルシリサイド
からなるゲート配線層であり、１６、１７はゲート電極
の側壁に形成されたサイドウォールである。このＭＯＳ
トランジスタにおいては、高い電界が集中するドレイン
領域が、低不純物濃度領域１１と高不純物濃度領域１９
からなるＬＤＤ構造となっているため、この領域の電界
が緩和されてホットキャリアの発生を有効に防ぐことが
できる。
【００１６】また、ソース領域のチャネルに隣接する領
域に低抵抗のメタルシリサイド層８が形成されているた
め、急峻な電子濃度分布のプロファイルが得られ、ソー
ス側の電子供給量が増加し、ＭＯＳトランジスタの飽和
電流が向上して、高速スイッチング動作が可能になる。
域に低抵抗のメタルシリサイド層８が形成されているた
め、急峻な電子濃度分布のプロファイルが得られ、ソー
ス側の電子供給量が増加し、ＭＯＳトランジスタの飽和
電流が向上して、高速スイッチング動作が可能になる。
【００１７】（第２実施例）図２（Ａ）〜（Ｅ）と図３
（Ｆ）〜（Ｊ）は、本発明のＭＯＳトランジスタの製造
工程説明図である。この図において、１はシリコン基板
、２はフィールド酸化膜、３はゲート酸化膜、４はゲー
ト電極、５はＳｉＯ２ 膜、６はサイドウォール、７は
Ｔｉ層、８、９、１０はシリサイド化した領域、１１は
低不純物濃度領域、１２、１３、１４はアモルファス化
したシリサイド層、１５はＳｉＯ２ 膜、１６、１７は
サイドウォール、１８、１９は高不純物濃度領域、２０
はソース電極、２１はドレイン電極、２２はゲート配線
層である。
（Ｆ）〜（Ｊ）は、本発明のＭＯＳトランジスタの製造
工程説明図である。この図において、１はシリコン基板
、２はフィールド酸化膜、３はゲート酸化膜、４はゲー
ト電極、５はＳｉＯ２ 膜、６はサイドウォール、７は
Ｔｉ層、８、９、１０はシリサイド化した領域、１１は
低不純物濃度領域、１２、１３、１４はアモルファス化
したシリサイド層、１５はＳｉＯ２ 膜、１６、１７は
サイドウォール、１８、１９は高不純物濃度領域、２０
はソース電極、２１はドレイン電極、２２はゲート配線
層である。
【００１８】第１工程（図２（Ａ）参照）シリコン基板
１の表面にフィールド酸化膜２とゲート酸化膜３を形成
し、ゲート酸化膜３の上にタングステンシリサイド（Ｗ
Ｓｉ）からなるゲート電極４を形成する。ＷＳｉからな
るゲート電極４をＣＶＤによって形成したＳｉＯ２ 膜
５で覆って保護する。
１の表面にフィールド酸化膜２とゲート酸化膜３を形成
し、ゲート酸化膜３の上にタングステンシリサイド（Ｗ
Ｓｉ）からなるゲート電極４を形成する。ＷＳｉからな
るゲート電極４をＣＶＤによって形成したＳｉＯ２ 膜
５で覆って保護する。
【００１９】第２工程（図２（Ｂ）参照）全体の表面に
ＣＶＤ法によって厚いＳｉＯ２ を形成し、異方性エッ
チングによって除去してサイドウォール６を形成する。 この上全面にスパッタリングによって厚さ５００〜７０
０ÅのＴｉ層７を形成する。
ＣＶＤ法によって厚いＳｉＯ２ を形成し、異方性エッ
チングによって除去してサイドウォール６を形成する。 この上全面にスパッタリングによって厚さ５００〜７０
０ÅのＴｉ層７を形成する。
【００２０】第３工程（図２（Ｃ）参照）９００〜１０
００℃で３０秒熱処理して、Ｔｉ層７とＳｉを反応させ
てシリサイド化した領域８、９、１０を形成する。
００℃で３０秒熱処理して、Ｔｉ層７とＳｉを反応させ
てシリサイド化した領域８、９、１０を形成する。
【００２１】第４工程（図２（Ｄ）参照）Ｓｉがないた
めにシリサイド化しなかったＴｉ層をＮＨ４ ＯＨ系エ
ッチング液によってエッチング除去する。
めにシリサイド化しなかったＴｉ層をＮＨ４ ＯＨ系エ
ッチング液によってエッチング除去する。
【００２２】第５工程（図２（Ｅ）参照）ソース領域と
ドレイン領域が作る平面に垂直な軸からドレイン領域側
に傾いた軸の方向の斜め方向から不純物を注入してゲー
ト領域に隣接するドレイン領域に低不純物濃度領域１１
を形成するとともに、この不純物イオンが照射されるシ
リサイド層の領域１２、１３、１４をアモルファス化す
る。
ドレイン領域が作る平面に垂直な軸からドレイン領域側
に傾いた軸の方向の斜め方向から不純物を注入してゲー
ト領域に隣接するドレイン領域に低不純物濃度領域１１
を形成するとともに、この不純物イオンが照射されるシ
リサイド層の領域１２、１３、１４をアモルファス化す
る。
【００２３】第６工程（図３（Ｆ）参照）ＮＨ４ ＯＨ
系エッチング液によって等方性エッチングを行い、アモ
ルファス化したシリサイド層１２、１３、１４を除去す
る。
系エッチング液によって等方性エッチングを行い、アモ
ルファス化したシリサイド層１２、１３、１４を除去す
る。
【００２４】第７工程（図３（Ｇ）参照）全表面にＣＶ
Ｄ法によって厚さ２０００ÅのＳｉＯ２ 膜１５を形成
する。
Ｄ法によって厚さ２０００ÅのＳｉＯ２ 膜１５を形成
する。
【００２５】第８工程（図３（Ｈ）参照）上記のＳｉＯ
２ 膜１５を異方性エッチングしてサイドウォール１６
、１７を形成する。
２ 膜１５を異方性エッチングしてサイドウォール１６
、１７を形成する。
【００２６】第９工程（図３（Ｉ）参照）ゲート電極４
とサイドウォール１６、１７をマスクとして不純物をイ
オン注入してソース領域の高不純物濃度領域１８、ドレ
イン領域の高不純物濃度領域１９を形成する。
とサイドウォール１６、１７をマスクとして不純物をイ
オン注入してソース領域の高不純物濃度領域１８、ドレ
イン領域の高不純物濃度領域１９を形成する。
【００２７】第１０工程（図３（Ｊ）参照）全面にシリ
サイド層を形成し、パターニングすることによってソー
ス電極２０、ドレイン電極２１、ゲート配線層２２を形
成する。この製造方法によると、イオン注入によりメタ
ルシリサイドがアモルファス化され、エッチングされや
すくなる性質、および、斜めイオン注入によるゲート電
極のシャドウ効果を利用しているため、自己整合的に非
対称ＭＯＳトランジスタを製造することが可能となる。
サイド層を形成し、パターニングすることによってソー
ス電極２０、ドレイン電極２１、ゲート配線層２２を形
成する。この製造方法によると、イオン注入によりメタ
ルシリサイドがアモルファス化され、エッチングされや
すくなる性質、および、斜めイオン注入によるゲート電
極のシャドウ効果を利用しているため、自己整合的に非
対称ＭＯＳトランジスタを製造することが可能となる。
【００２８】
【発明の効果】以上説明したように、本発明のＭＯＳト
ランジスタによると、ドレイン領域において高いホット
キャリア抑制効果をもち、ソース領域において高い駆動
能力をもつ非対称ＬＤＤ構造のＭＯＳトランジスタが得
られ、本発明のＭＯＳトランジスタ製造方法によると、
複雑なマスク工程を用いないから、マスク合わせの位置
ずれ等の問題がなく、微細化されたＭＯＳトランジスタ
を容易に製造することができる。
ランジスタによると、ドレイン領域において高いホット
キャリア抑制効果をもち、ソース領域において高い駆動
能力をもつ非対称ＬＤＤ構造のＭＯＳトランジスタが得
られ、本発明のＭＯＳトランジスタ製造方法によると、
複雑なマスク工程を用いないから、マスク合わせの位置
ずれ等の問題がなく、微細化されたＭＯＳトランジスタ
を容易に製造することができる。
【図１】本発明のＭＯＳトランジスタの構成説明図であ
る。
る。
【図２】（Ａ）〜（Ｅ）は本発明のＭＯＳトランジスタ
の製造工程（第１工程〜第５工程）の説明図である。
の製造工程（第１工程〜第５工程）の説明図である。
【図３】（Ｆ）〜（Ｊ）は本発明のＭＯＳトランジスタ
の製造工程（第６工程〜第１０工程）の説明図である。
の製造工程（第６工程〜第１０工程）の説明図である。
【図４】従来の対称型ＭＯＳトランジスタの断面図であ
る。
る。
１ シリコン基板
２ フィールド酸化膜
３ ゲート酸化膜
４ ゲート電極
５ ＳｉＯ２ 膜
６ サイドウォール
７ Ｔｉ層
８、９、１０ シリサイド化した領域１１ 低不純
物濃度領域 １２、１３、１４ アモルファス化したシリサイド層
１５ ＳｉＯ２ 膜 １６、１７ サイドウォール １８、１９ 高不純物濃度領域 ２０ ソース電極 ２１ ドレイン電極 ２２ ゲート配線層
物濃度領域 １２、１３、１４ アモルファス化したシリサイド層
１５ ＳｉＯ２ 膜 １６、１７ サイドウォール １８、１９ 高不純物濃度領域 ２０ ソース電極 ２１ ドレイン電極 ２２ ゲート配線層
Claims (2)
- 【請求項１】 ゲート電極に対して、ソース領域とド
レイン領域が非対称構造を有しており、ソース領域のチ
ャネルに隣接する領域がメタルシリサイド層で構成され
ていることを特徴とするＭＯＳトランジスタ。 - 【請求項２】 半導体基板上にゲート酸化膜を形成す
る工程と、該ゲート酸化膜の上にゲート電極を形成する
工程と、該半導体基板のソース領域とドレイン領域を含
む表面にメタルシリサイド層を形成する工程と、該ソー
ス領域とドレイン領域を含む平面に垂直な軸からドレイ
ン領域側に傾斜した方向から、斜めイオン注入を行うこ
とによって、イオン注入されたメタルシリサイド層をア
モルファス化する工程と、ゲート電極の陰となってアモ
ルファス化されなかったメタルシリサイド層を残して、
アモルファス化されたメタルシリサイド層をエッチング
して除去する工程を含むことを特徴とする、ソース領域
のチャネルに隣接する領域がメタルシリサイド層で構成
されたＭＯＳトランジスタを製造する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902491A JPH04245642A (ja) | 1991-01-31 | 1991-01-31 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902491A JPH04245642A (ja) | 1991-01-31 | 1991-01-31 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245642A true JPH04245642A (ja) | 1992-09-02 |
Family
ID=12264852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2902491A Withdrawn JPH04245642A (ja) | 1991-01-31 | 1991-01-31 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245642A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828104A (en) * | 1994-09-01 | 1998-10-27 | Nec Corporation | MOS structure device having asymmetric LDD structure and fabrication method thereof |
| KR100228334B1 (ko) * | 1996-11-29 | 1999-11-01 | 김영환 | 반도체 장치의 전계효과트랜지스터 제조방법 |
| US6649976B2 (en) | 1994-01-28 | 2003-11-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having metal silicide film and manufacturing method thereof |
| CN106129115A (zh) * | 2016-07-22 | 2016-11-16 | 武汉华星光电技术有限公司 | 用于goa电路的薄膜晶体管结构和goa电路 |
-
1991
- 1991-01-31 JP JP2902491A patent/JPH04245642A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649976B2 (en) | 1994-01-28 | 2003-11-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having metal silicide film and manufacturing method thereof |
| US5828104A (en) * | 1994-09-01 | 1998-10-27 | Nec Corporation | MOS structure device having asymmetric LDD structure and fabrication method thereof |
| KR100228334B1 (ko) * | 1996-11-29 | 1999-11-01 | 김영환 | 반도체 장치의 전계효과트랜지스터 제조방법 |
| CN106129115A (zh) * | 2016-07-22 | 2016-11-16 | 武汉华星光电技术有限公司 | 用于goa电路的薄膜晶体管结构和goa电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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