JP3072754B2 - 半導体装置の製造方法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。更に詳しくは、ＬＤＤ構造を有するＭＯＳ
トランジスタの製造方法に関する。
法に関する。更に詳しくは、ＬＤＤ構造を有するＭＯＳ
トランジスタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの高耐圧化とホット
キャリアを防止する対策として用いられるＬＤＤ構造
は、サブミクロン世代の主流であったが、最近のハーフ
ミクロン世代において、ゲート酸化膜の更なる薄膜化に
伴い、ＬＤＤ構造を用いてもホットキャリアによる耐性
の劣化が生じることが判明している。
キャリアを防止する対策として用いられるＬＤＤ構造
は、サブミクロン世代の主流であったが、最近のハーフ
ミクロン世代において、ゲート酸化膜の更なる薄膜化に
伴い、ＬＤＤ構造を用いてもホットキャリアによる耐性
の劣化が生じることが判明している。
【０００３】ホットキャリア耐性を向上させるためのト
ランジスタとして、ゲートオーバーラップ型トランジス
タが提案されている。ゲートオーバーラップ型トランジ
スタの形成方法には、連続斜め回転注入を用いた方法が
挙げられる（月刊Semiconductor World 1990,3,122〜12
8 ）。しかしながら、この方法はトランジスタを量産す
るには不向きである。
ランジスタとして、ゲートオーバーラップ型トランジス
タが提案されている。ゲートオーバーラップ型トランジ
スタの形成方法には、連続斜め回転注入を用いた方法が
挙げられる（月刊Semiconductor World 1990,3,122〜12
8 ）。しかしながら、この方法はトランジスタを量産す
るには不向きである。
【０００４】また、逆Ｔ字型のゲートを使用したトラン
ジスタの構造も提案されている（特開平第３−８８３３
８号）が、オーバーラップ部のゲートの膜質は、エッチ
ャントに晒された膜であるため膜質が良くない。更に、
この構造を採用したトランジスタでは、オーバーラップ
部の容量をゲートに付加する場合、上記欠点によりスピ
ードが低下するという問題を生じている。
ジスタの構造も提案されている（特開平第３−８８３３
８号）が、オーバーラップ部のゲートの膜質は、エッチ
ャントに晒された膜であるため膜質が良くない。更に、
この構造を採用したトランジスタでは、オーバーラップ
部の容量をゲートに付加する場合、上記欠点によりスピ
ードが低下するという問題を生じている。
【０００５】上記問題を改良するために、オーバーラッ
プ部の膜厚を厚くする方法が提案されている（特開平第
５−１３３４３５号）。以下に、Ｎチャネル型のトラン
ジスタを例にとり、その製造方法を簡単に説明する。 （ａ）基板上に一般的な方法（例えば、ＬＯＣＯＳ法）
で酸化膜からなる素子分離領域４１を形成し、全面を酸
化することにより、素子分離領域４１間の活性領域４２
にゲート酸化膜４３を形成する。続いて、全面にポリシ
リコン及びＳｉＮ膜４４を連続的に成長させ、所定のパ
ターンにパターニングしてゲート電極４５を形成する
（図４（ａ）参照）。
プ部の膜厚を厚くする方法が提案されている（特開平第
５−１３３４３５号）。以下に、Ｎチャネル型のトラン
ジスタを例にとり、その製造方法を簡単に説明する。 （ａ）基板上に一般的な方法（例えば、ＬＯＣＯＳ法）
で酸化膜からなる素子分離領域４１を形成し、全面を酸
化することにより、素子分離領域４１間の活性領域４２
にゲート酸化膜４３を形成する。続いて、全面にポリシ
リコン及びＳｉＮ膜４４を連続的に成長させ、所定のパ
ターンにパターニングしてゲート電極４５を形成する
（図４（ａ）参照）。
【０００６】（ｂ）全面を酸化して、露出しているゲー
ト酸化膜４３上とゲート電極４５の側面に酸化シリコン
層４６を形成する（図４（ｂ）参照）。 （ｃ）基板の表面層に活性領域４２上の酸化シリコン層
４６を通して、不純物のイオンを注入する（図４（ｃ）
参照）。 （ｄ）全面にポリシリコンを成長させ、異方性のエッチ
ングを行うことにより、ゲート電極４５の側壁に酸化シ
リコン層４６を介してポリシリコンからなるサイドウォ
ールスペーサー４７を形成する（図４（ｄ）参照）。
ト酸化膜４３上とゲート電極４５の側面に酸化シリコン
層４６を形成する（図４（ｂ）参照）。 （ｃ）基板の表面層に活性領域４２上の酸化シリコン層
４６を通して、不純物のイオンを注入する（図４（ｃ）
参照）。 （ｄ）全面にポリシリコンを成長させ、異方性のエッチ
ングを行うことにより、ゲート電極４５の側壁に酸化シ
リコン層４６を介してポリシリコンからなるサイドウォ
ールスペーサー４７を形成する（図４（ｄ）参照）。
【０００７】（ｅ）基板の表面層に活性領域４２上の酸
化シリコン層４６を通して、不純物のイオンを注入する
（図４（ｅ）参照）。 （ｆ）ゲート電極４５上のＳｉＮ膜４４を除去する。続
いて、全面にＴｉをスパッタリングにより成膜し、所定
の温度でアニール処理することによりゲート電極４５の
上部とサイドウォールスペーサー４７の露出表面にＴｉ
Ｓｉ2 膜４８を形成する。次いで、酸化膜上に形成され
たＴｉを選択的に除去することにより、連続斜め回転注
入を用いることなくゲートオーバーラップ型のトランジ
スタを製造することができる（図４（ｆ）参照）。な
お、ＴｉＳｉ2 膜４８は、ゲート電極４５とサイドウォ
ールスペーサー４７との電気的接続のためのシリサイド
ストラップとして機能する。
化シリコン層４６を通して、不純物のイオンを注入する
（図４（ｅ）参照）。 （ｆ）ゲート電極４５上のＳｉＮ膜４４を除去する。続
いて、全面にＴｉをスパッタリングにより成膜し、所定
の温度でアニール処理することによりゲート電極４５の
上部とサイドウォールスペーサー４７の露出表面にＴｉ
Ｓｉ2 膜４８を形成する。次いで、酸化膜上に形成され
たＴｉを選択的に除去することにより、連続斜め回転注
入を用いることなくゲートオーバーラップ型のトランジ
スタを製造することができる（図４（ｆ）参照）。な
お、ＴｉＳｉ2 膜４８は、ゲート電極４５とサイドウォ
ールスペーサー４７との電気的接続のためのシリサイド
ストラップとして機能する。
【０００８】
【発明が解決しようとする課題】上記図４（ａ）〜
（ｆ）に示した、ゲートオーバーラップ型トランジスタ
では、ゲート電極４５のパターンニングの際、ゲート酸
化膜４３とポリシリコンとの選択性を非常に大きく取る
必要がある。この選択性を大きくすることができない場
合には、ゲート電極４５のパターンニングと同時にゲー
ト酸化膜４３が除去されてしまい、ゲート電極４５端部
の下部の基板に損傷を与えることになる。
（ｆ）に示した、ゲートオーバーラップ型トランジスタ
では、ゲート電極４５のパターンニングの際、ゲート酸
化膜４３とポリシリコンとの選択性を非常に大きく取る
必要がある。この選択性を大きくすることができない場
合には、ゲート電極４５のパターンニングと同時にゲー
ト酸化膜４３が除去されてしまい、ゲート電極４５端部
の下部の基板に損傷を与えることになる。
【０００９】また、ゲート電極４５を形成した後の酸化
工程（図４（ｂ）参照）により、ゲート電極４５の端部
が酸化されてしまい、跳ね上がり４９を生じることとな
る（図５参照）。この跳ね上がり４９は、電流駆動能力
等のトランジスタ特性を著しく低下させる原因となる。
更に、サイドウォールスペーサー４７をゲート電極４５
と電気的接続をする場合には、シリサイドストラップ等
を設ける必要があり、そのために工程が増加することと
なる。
工程（図４（ｂ）参照）により、ゲート電極４５の端部
が酸化されてしまい、跳ね上がり４９を生じることとな
る（図５参照）。この跳ね上がり４９は、電流駆動能力
等のトランジスタ特性を著しく低下させる原因となる。
更に、サイドウォールスペーサー４７をゲート電極４５
と電気的接続をする場合には、シリサイドストラップ等
を設ける必要があり、そのために工程が増加することと
なる。
【００１０】
【課題を解決するための手段】かくして本発明によれ
ば、絶縁膜、ポリシリコン層、高融点金属又はその化合
物からなる第１の導電層をこの順で積層した半導体基板
を、ゲートパターン形成領域以外の第１の導電層とポリ
シリコン層を絶縁膜が露出しないようにエッチングして
除去し、第１の不純物注入を行い、次いで酸化処理に付
してゲートパターン形成領域以外に残存するポリシリコ
ン層を酸化シリコン層とし、更に第１の導電層と同一又
は異なる第２の導電層を積層し、ゲートパターンの側壁
のみに第２の導電層が残存するように異方性エッチング
で第２の導電層を除去し、次いで第２の不純物注入を行
い、ソース・ドレイン領域を形成すること特徴とする半
導体装置の製造方法が提供される。
ば、絶縁膜、ポリシリコン層、高融点金属又はその化合
物からなる第１の導電層をこの順で積層した半導体基板
を、ゲートパターン形成領域以外の第１の導電層とポリ
シリコン層を絶縁膜が露出しないようにエッチングして
除去し、第１の不純物注入を行い、次いで酸化処理に付
してゲートパターン形成領域以外に残存するポリシリコ
ン層を酸化シリコン層とし、更に第１の導電層と同一又
は異なる第２の導電層を積層し、ゲートパターンの側壁
のみに第２の導電層が残存するように異方性エッチング
で第２の導電層を除去し、次いで第２の不純物注入を行
い、ソース・ドレイン領域を形成すること特徴とする半
導体装置の製造方法が提供される。
【００１１】以下本発明の製造方法を説明する。まず、
本発明に使用できる半導体基板は、特に限定されない
が、シリコン基板が好ましい。シリコン基板は、予めＮ
型或いはＰ型の導電性を有していてもよい。例えば、Ｎ
型の導電性を付与する不純物としては、リン、砒素等が
挙げられ、Ｐ型の導電性を付与する不純物としては、ホ
ウ素、インジウム等が挙げられる。本発明の半導体基板
には、絶縁膜、ポリシリコン層、高融点金属又はその化
合物からなる第１の導電層がこの順で積層される。な
お、半導体基板上にはＬＯＣＯＳ法等により予め素子分
離領域を形成しておくことも可能である。
本発明に使用できる半導体基板は、特に限定されない
が、シリコン基板が好ましい。シリコン基板は、予めＮ
型或いはＰ型の導電性を有していてもよい。例えば、Ｎ
型の導電性を付与する不純物としては、リン、砒素等が
挙げられ、Ｐ型の導電性を付与する不純物としては、ホ
ウ素、インジウム等が挙げられる。本発明の半導体基板
には、絶縁膜、ポリシリコン層、高融点金属又はその化
合物からなる第１の導電層がこの順で積層される。な
お、半導体基板上にはＬＯＣＯＳ法等により予め素子分
離領域を形成しておくことも可能である。
【００１２】ここで、絶縁膜は、例えば膜厚６〜１２ｎ
ｍの酸化シリコン、窒化シリコン又はこれらの積層膜で
もよい。絶縁膜の形成方法は、スパッタリング法、熱酸
化法等が挙げられる。ポリシリコン層は、層厚１００〜
１５０ｎｍで積層することができる。ポリシリコン層
は、導電性を向上させるために、Ｎ型或いはＰ型の不純
物を１×１０20〜３×１０20ion/cm3 の濃度で含んでい
てもよい。ポリシリコン層の形成方法は、例えばシラン
ガスを使用したＣＶＤ法が挙げられる。
ｍの酸化シリコン、窒化シリコン又はこれらの積層膜で
もよい。絶縁膜の形成方法は、スパッタリング法、熱酸
化法等が挙げられる。ポリシリコン層は、層厚１００〜
１５０ｎｍで積層することができる。ポリシリコン層
は、導電性を向上させるために、Ｎ型或いはＰ型の不純
物を１×１０20〜３×１０20ion/cm3 の濃度で含んでい
てもよい。ポリシリコン層の形成方法は、例えばシラン
ガスを使用したＣＶＤ法が挙げられる。
【００１３】また、第１の導電層は、層厚１００〜２０
０ｎｍで形成することができる。第１導電層に使用でき
る高融点金属は、特に限定されず、Ｍｏ，Ｗ，Ｔａ，Ｔ
ｉ等が挙げられる。一方、高融点金属の化合物は、特に
限定されないが、前記高融点金属のシリサイド、即ちＭ
ｏＳｉ，ＷＳｉ，ＴａＳｉ，ＴｉＳｉ等が挙げられる。
第１の導電層には、ポリシリコンとの接合性を考慮する
と、高融点金属のシリサイドを用いることが好ましい。
この第１の導電層は、スパッタリング法、ＣＶＤ法等に
より形成することができる。
０ｎｍで形成することができる。第１導電層に使用でき
る高融点金属は、特に限定されず、Ｍｏ，Ｗ，Ｔａ，Ｔ
ｉ等が挙げられる。一方、高融点金属の化合物は、特に
限定されないが、前記高融点金属のシリサイド、即ちＭ
ｏＳｉ，ＷＳｉ，ＴａＳｉ，ＴｉＳｉ等が挙げられる。
第１の導電層には、ポリシリコンとの接合性を考慮する
と、高融点金属のシリサイドを用いることが好ましい。
この第１の導電層は、スパッタリング法、ＣＶＤ法等に
より形成することができる。
【００１４】続いて、ゲートパターン形成領域以外の第
１の導電層とポリシリコン層を絶縁膜が露出しないよう
にエッチングして除去する。その際、第１の導電層上に
はレジスト層を形成し、所定のゲートパターンにした
後、このゲートパターンを有するレジスト層をマスクと
してエッチングが行われる。ゲートパターン下部に存在
する第１の導電層とポリシリコン層は、このエッチング
に付されることなく、露出した領域に存在する第１の導
電層とポリシリコン層がエッチングされる。このエッチ
ングは、絶縁層が露出しないように、換言すればポリシ
リコン層の適当な厚みを残すように異方性のプラズマエ
ッチャーにより、Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6等のガスに
て、前記第１の導電層の層厚をエッチングレートからエ
ッチング時間を求めエッチングを行う。なお、上記のエ
ッチングでポリシリコン層を残存さす適当な層厚とは、
１０〜２０ｎｍが好ましい。これによって、ゲートパタ
ーン端部の酸化処理による跳ね上がりを防止することが
できるからである。
１の導電層とポリシリコン層を絶縁膜が露出しないよう
にエッチングして除去する。その際、第１の導電層上に
はレジスト層を形成し、所定のゲートパターンにした
後、このゲートパターンを有するレジスト層をマスクと
してエッチングが行われる。ゲートパターン下部に存在
する第１の導電層とポリシリコン層は、このエッチング
に付されることなく、露出した領域に存在する第１の導
電層とポリシリコン層がエッチングされる。このエッチ
ングは、絶縁層が露出しないように、換言すればポリシ
リコン層の適当な厚みを残すように異方性のプラズマエ
ッチャーにより、Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6等のガスに
て、前記第１の導電層の層厚をエッチングレートからエ
ッチング時間を求めエッチングを行う。なお、上記のエ
ッチングでポリシリコン層を残存さす適当な層厚とは、
１０〜２０ｎｍが好ましい。これによって、ゲートパタ
ーン端部の酸化処理による跳ね上がりを防止することが
できるからである。
【００１５】次に、ゲートパターンをマスクとしてポリ
シリコン層を介して半導体基板に第１の不純物を注入す
る。この注入により、ゲートパターン下以外の半導体基
板の表面層に不純物が注入され、ＬＤＤ構造である低濃
度不純物領域が形成される。第１の不純物としては、特
に限定されず、所望するチャネルの導電型に応じて選択
することができる。例えば、Ｎ型チャネル用の不純物と
しては、リン、砒素等、Ｐ型チャネル用の不純物として
は、ホウ素、インジウム等が挙げられる。不純物の注入
条件は、少なくとも活性領域上に残存するポリシリコン
層を通過する注入エネルギーを有する必要があり、不純
物の種類によっても相違するが、注入エネルギー１２０
〜１５０ＫｅＶ、ドープ量１×１０13〜５×１０13ion/
cm2 が好ましい。
シリコン層を介して半導体基板に第１の不純物を注入す
る。この注入により、ゲートパターン下以外の半導体基
板の表面層に不純物が注入され、ＬＤＤ構造である低濃
度不純物領域が形成される。第１の不純物としては、特
に限定されず、所望するチャネルの導電型に応じて選択
することができる。例えば、Ｎ型チャネル用の不純物と
しては、リン、砒素等、Ｐ型チャネル用の不純物として
は、ホウ素、インジウム等が挙げられる。不純物の注入
条件は、少なくとも活性領域上に残存するポリシリコン
層を通過する注入エネルギーを有する必要があり、不純
物の種類によっても相違するが、注入エネルギー１２０
〜１５０ＫｅＶ、ドープ量１×１０13〜５×１０13ion/
cm2 が好ましい。
【００１６】次いで酸化処理に付してゲートパターン形
成領域以外に残存するポリシリコン層を酸化シリコン層
とすると同時に、第１の導電層が高融点金属のシリサイ
ドの場合、その表面層のみが酸化され酸化シリコン層と
なる。この酸化は、残存するポリシリコン層が完全に酸
化シリコン層に置換する条件で行う必要がある。従っ
て、酸化方法は、８００〜９５０℃、１０〜３０分の熱
酸化法が好ましい。ここで、第１の導電層の表面と、残
存するポリシリコン層及びゲートパターンのポリシリコ
ン層側壁とでは、酸化レートが異なるので層厚に差が生
じる。即ち、残存するポリシリコン層及びゲートパター
ンのポリシリコン層側壁では、２０〜４０ｎｍ、第１の
導電層の表面では、０〜１０ｎｍとなる。
成領域以外に残存するポリシリコン層を酸化シリコン層
とすると同時に、第１の導電層が高融点金属のシリサイ
ドの場合、その表面層のみが酸化され酸化シリコン層と
なる。この酸化は、残存するポリシリコン層が完全に酸
化シリコン層に置換する条件で行う必要がある。従っ
て、酸化方法は、８００〜９５０℃、１０〜３０分の熱
酸化法が好ましい。ここで、第１の導電層の表面と、残
存するポリシリコン層及びゲートパターンのポリシリコ
ン層側壁とでは、酸化レートが異なるので層厚に差が生
じる。即ち、残存するポリシリコン層及びゲートパター
ンのポリシリコン層側壁では、２０〜４０ｎｍ、第１の
導電層の表面では、０〜１０ｎｍとなる。
【００１７】ここで、第１の導電層の表面上に酸化シリ
コン層が形成されている場合は、その層厚分だけ、全面
に形成されている酸化シリコン層を除去する。この除去
により第１の導電層は露出し、ポリシリコン側壁及び活
性領域上に酸化シリコン層が残存する。除去方法は、特
に限定されないが、ウェット或いはドライエッチング法
のいずれも使用できる。ゲートパターン下の絶縁膜の膜
厚が６〜１２ｎｍであるのに対して、ポリシリコン側壁
の酸化シリコン層の層厚は１０〜３０ｎｍ、活性領域上
の酸化シリコン層の層厚は１６〜４２ｎｍとすることが
できる。
コン層が形成されている場合は、その層厚分だけ、全面
に形成されている酸化シリコン層を除去する。この除去
により第１の導電層は露出し、ポリシリコン側壁及び活
性領域上に酸化シリコン層が残存する。除去方法は、特
に限定されないが、ウェット或いはドライエッチング法
のいずれも使用できる。ゲートパターン下の絶縁膜の膜
厚が６〜１２ｎｍであるのに対して、ポリシリコン側壁
の酸化シリコン層の層厚は１０〜３０ｎｍ、活性領域上
の酸化シリコン層の層厚は１６〜４２ｎｍとすることが
できる。
【００１８】次に、全面に、第１の導電層と同一又は異
なる第２の導電層を、層厚１００〜２００ｎｍで形成す
る。形成方法は上記第１の導電層の場合と同じにするこ
とができる。次いで、ＲＩＥ法等の異方性エッチングに
より、ゲートパターン側壁のみに第２の導電層を残存さ
せる。なお、ゲート電極はゲートパターン及び残存する
第２の導電層からなる。
なる第２の導電層を、層厚１００〜２００ｎｍで形成す
る。形成方法は上記第１の導電層の場合と同じにするこ
とができる。次いで、ＲＩＥ法等の異方性エッチングに
より、ゲートパターン側壁のみに第２の導電層を残存さ
せる。なお、ゲート電極はゲートパターン及び残存する
第２の導電層からなる。
【００１９】次に、ゲート電極をマスクとして半導体基
板全面に第２の不純物を注入する。この注入により、ゲ
ートパターン及びその側壁に残存する第２の導電層下以
外の半導体基板の表面層にソース・ドレイン領域が形成
される。第２の不純物としては、特に限定されず、所望
するチャネルの導電型に応じて選択することができる。
例えば、Ｎ型の不純物としては、リン、砒素等、Ｐ型の
不純物としては、ホウ素、インジウム等が挙げられる。
不純物の注入条件は、少なくとも第１の不純物より高濃
度を有する必要があり、不純物の種類によっても相違す
るが、注入エネルギー３０〜８０ＫｅＶ、ドープ量０．
５×１０16〜１×１０16ion/cm2 が好ましい。
板全面に第２の不純物を注入する。この注入により、ゲ
ートパターン及びその側壁に残存する第２の導電層下以
外の半導体基板の表面層にソース・ドレイン領域が形成
される。第２の不純物としては、特に限定されず、所望
するチャネルの導電型に応じて選択することができる。
例えば、Ｎ型の不純物としては、リン、砒素等、Ｐ型の
不純物としては、ホウ素、インジウム等が挙げられる。
不純物の注入条件は、少なくとも第１の不純物より高濃
度を有する必要があり、不純物の種類によっても相違す
るが、注入エネルギー３０〜８０ＫｅＶ、ドープ量０．
５×１０16〜１×１０16ion/cm2 が好ましい。
【００２０】この後、公知の方法により、基板全面にＰ
ＳＧ，ＢＰＳＧ等の絶縁膜を積層する。次いで、ソース
・ドレイン領域上の絶縁膜に開口を形成し、ソース・ド
レイン電極を形成することにより図２（ｈ）に示すよう
な半導体装置を形成することができる。なお、本発明の
半導体装置の製造方法は、ｎＭＯＳ，ｐＭＯＳ及びこれ
らを組み合わせたＣＭＯＳの製造方法にも簡便に適用す
ることができる。
ＳＧ，ＢＰＳＧ等の絶縁膜を積層する。次いで、ソース
・ドレイン領域上の絶縁膜に開口を形成し、ソース・ド
レイン電極を形成することにより図２（ｈ）に示すよう
な半導体装置を形成することができる。なお、本発明の
半導体装置の製造方法は、ｎＭＯＳ，ｐＭＯＳ及びこれ
らを組み合わせたＣＭＯＳの製造方法にも簡便に適用す
ることができる。
【００２１】
【作用】本発明の半導体装置の製造方法は、絶縁膜、ポ
リシリコン層、高融点金属又はその化合物からなる第１
の導電層をこの順で積層した半導体基板を、ゲートパタ
ーン形成領域以外の第１の導電層とポリシリコン層を絶
縁膜が露出しないようにエッチングして除去し、第１の
不純物注入を行い、次いで酸化処理に付してゲートパタ
ーン形成領域以外に残存するポリシリコン層を酸化シリ
コン層とし、更に第１の導電層と同一又は異なる第２の
導電層を積層し、ゲートパターンの側壁のみに第２の導
電層が残存するように異方性エッチングで第２の導電層
を除去し、次いで第２の不純物注入を行い、ソース・ド
レイン領域を形成すること特徴とするので、従来第１及
び第２ゲートパターン間の導電接続していたシリサイド
ストラップの形成工程が省略される。また、ゲート絶縁
膜の薄膜化が進んでも、ポリシリコン層がゲート絶縁膜
上に残存するので第１ゲートパターンのエッチングによ
り基板が受ける損傷が低減される。更に、残存するポリ
シリコン層を酸化するので、従来のように基板とポリシ
リコンの界面から酸素が入り込むことはなく、ゲート電
極端部での跳ね上がりが防止される。
リシリコン層、高融点金属又はその化合物からなる第１
の導電層をこの順で積層した半導体基板を、ゲートパタ
ーン形成領域以外の第１の導電層とポリシリコン層を絶
縁膜が露出しないようにエッチングして除去し、第１の
不純物注入を行い、次いで酸化処理に付してゲートパタ
ーン形成領域以外に残存するポリシリコン層を酸化シリ
コン層とし、更に第１の導電層と同一又は異なる第２の
導電層を積層し、ゲートパターンの側壁のみに第２の導
電層が残存するように異方性エッチングで第２の導電層
を除去し、次いで第２の不純物注入を行い、ソース・ド
レイン領域を形成すること特徴とするので、従来第１及
び第２ゲートパターン間の導電接続していたシリサイド
ストラップの形成工程が省略される。また、ゲート絶縁
膜の薄膜化が進んでも、ポリシリコン層がゲート絶縁膜
上に残存するので第１ゲートパターンのエッチングによ
り基板が受ける損傷が低減される。更に、残存するポリ
シリコン層を酸化するので、従来のように基板とポリシ
リコンの界面から酸素が入り込むことはなく、ゲート電
極端部での跳ね上がりが防止される。
【００２２】
実施例１ 以下、図１〜３に基づき本発明の半導体装置の製造方法
を説明するが、本発明は下記方法には限定されない。ま
ず、半導体基板上に極めて一般的な方法でＰ型ウエル
（図示せず）を形成し、次いで素子分離領域１を形成す
ることにより活性領域２を分離する。しきい値を制御す
るために、チャネル領域にＰ型不純物（ホウ素）を、注
入エネルギー２０ＫｅＶ、ドープ量１０12ion/cm2 で注
入した。更に、基板全面に熱酸化処理を施すことによ
り、活性領域２上に膜厚１０ｎｍのゲート酸化膜３（絶
縁膜）を形成した（図１（ａ）参照）。
を説明するが、本発明は下記方法には限定されない。ま
ず、半導体基板上に極めて一般的な方法でＰ型ウエル
（図示せず）を形成し、次いで素子分離領域１を形成す
ることにより活性領域２を分離する。しきい値を制御す
るために、チャネル領域にＰ型不純物（ホウ素）を、注
入エネルギー２０ＫｅＶ、ドープ量１０12ion/cm2 で注
入した。更に、基板全面に熱酸化処理を施すことによ
り、活性領域２上に膜厚１０ｎｍのゲート酸化膜３（絶
縁膜）を形成した（図１（ａ）参照）。
【００２３】次に、絶縁膜上にＮ型不純物（リン）を１
０20ion/cm3 の濃度で含むポリシリコン層を、ＣＶＤ法
で基板全面に層厚１５０ｎｍで積層した。更に、ＷＳｉ
をＣＶＤ法でポリシリコン層上に層厚２００ｎｍで積層
した。続いてマスクを介してエッチングすることによ
り、ポリシリコン層４及びＷＳｉ５（高融点金属のシリ
サイド）からなるゲートパターン６を形成すると共に、
ゲートパターン６形成領域以外のゲート酸化膜３を露出
させない程度にポリシリコン層を除去し、層厚１５ｎｍ
のポリシリコン層７を残存させた（図１（ｂ）参照）。
エッチング条件は、異方性プラズマエッチャーを使用
し、Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 等のガスにより、積層した
ＷＳｉ、ポリシリコン層厚とエッチングレートからエッ
チング時間を求めエッチングを行った。
０20ion/cm3 の濃度で含むポリシリコン層を、ＣＶＤ法
で基板全面に層厚１５０ｎｍで積層した。更に、ＷＳｉ
をＣＶＤ法でポリシリコン層上に層厚２００ｎｍで積層
した。続いてマスクを介してエッチングすることによ
り、ポリシリコン層４及びＷＳｉ５（高融点金属のシリ
サイド）からなるゲートパターン６を形成すると共に、
ゲートパターン６形成領域以外のゲート酸化膜３を露出
させない程度にポリシリコン層を除去し、層厚１５ｎｍ
のポリシリコン層７を残存させた（図１（ｂ）参照）。
エッチング条件は、異方性プラズマエッチャーを使用
し、Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 等のガスにより、積層した
ＷＳｉ、ポリシリコン層厚とエッチングレートからエッ
チング時間を求めエッチングを行った。
【００２４】次に、ゲートパターン６をマスクとしてポ
リシリコン層７を介して半導体基板にＮ型不純物（リ
ン）を注入した。この注入により、ＬＤＤ構造となる低
濃度不純物領域１２を形成した。不純物の注入条件は、
少なくともポリシリコン層７を通過する注入エネルギー
である１２０ＫｅＶとし、ドープ量１０13ion/cm2 とし
た（図１（ｃ）参照）。
リシリコン層７を介して半導体基板にＮ型不純物（リ
ン）を注入した。この注入により、ＬＤＤ構造となる低
濃度不純物領域１２を形成した。不純物の注入条件は、
少なくともポリシリコン層７を通過する注入エネルギー
である１２０ＫｅＶとし、ドープ量１０13ion/cm2 とし
た（図１（ｃ）参照）。
【００２５】次に、ポリシリコン層７を完全に９５０
℃、２０分で酸化処理することにより酸化シリコン層８
を形成した。この酸化において、活性領域上及びポリシ
リコン側壁と、ＷＳｉ５の表面とでは、酸化レートが異
なるので形成される酸化シリコン層の層厚に差が生じ
る。即ち、活性領域２上及びポリシリコン層４側壁で
は、２５ｎｍ、ＷＳｉ５の表面では、１０ｎｍとなっ
た。なお、活性領域２上の酸化シリコン層の層厚は、図
１（ａ）の工程において形成したゲート酸化膜３の膜厚
分だけ厚くなっている（図１（ｄ）参照）。
℃、２０分で酸化処理することにより酸化シリコン層８
を形成した。この酸化において、活性領域上及びポリシ
リコン側壁と、ＷＳｉ５の表面とでは、酸化レートが異
なるので形成される酸化シリコン層の層厚に差が生じ
る。即ち、活性領域２上及びポリシリコン層４側壁で
は、２５ｎｍ、ＷＳｉ５の表面では、１０ｎｍとなっ
た。なお、活性領域２上の酸化シリコン層の層厚は、図
１（ａ）の工程において形成したゲート酸化膜３の膜厚
分だけ厚くなっている（図１（ｄ）参照）。
【００２６】次に、ＷＳｉ５の表面上に形成された酸化
シリコン層８の層厚分だけ、全面に形成されている酸化
シリコン層８を除去した。この除去によりＷＳｉ５は露
出し、ポリシリコン層４側壁及び活性領域２上に層厚１
５〜２０ｎｍの酸化シリコン層９が残存した（図１
（ｅ）参照）。次に、全面に、再度ＷＳｉ（第２の導電
層）を、層厚２００ｎｍで形成した。次いで、異方性エ
ッチングにより、ゲートパターン側壁にＷＳｉを残存さ
せてサイドウォールスペーサー１０を形成した（図１
（ｆ）参照）。なお、ゲート電極１７は、ゲートパター
ン及び残存するＷＳｉ（６，１０）からなる。
シリコン層８の層厚分だけ、全面に形成されている酸化
シリコン層８を除去した。この除去によりＷＳｉ５は露
出し、ポリシリコン層４側壁及び活性領域２上に層厚１
５〜２０ｎｍの酸化シリコン層９が残存した（図１
（ｅ）参照）。次に、全面に、再度ＷＳｉ（第２の導電
層）を、層厚２００ｎｍで形成した。次いで、異方性エ
ッチングにより、ゲートパターン側壁にＷＳｉを残存さ
せてサイドウォールスペーサー１０を形成した（図１
（ｆ）参照）。なお、ゲート電極１７は、ゲートパター
ン及び残存するＷＳｉ（６，１０）からなる。
【００２７】次に、ゲート電極１７をマスクとして酸化
シリコン層９を介して半導体基板にＮ型不純物（ヒ素）
を注入した。この注入により、活性領域２にソース・ド
レイン領域１３が形成された。不純物の注入条件は、第
１不純物より高濃度とし、注入エネルギー８０ＫｅＶ、
ドープ量１０16ion/cm2 とした（図２（ｇ）参照）。こ
の後、公知の方法により、基板全面にＢＰＳＧからなる
絶縁膜１４を積層した。次いで、ソース・ドレイン領域
１３上の絶縁膜１４に開口１５を形成し、ソース・ドレ
イン電極１６を形成することにより半導体装置を形成す
ることができた（図２（ｈ）参照）。
シリコン層９を介して半導体基板にＮ型不純物（ヒ素）
を注入した。この注入により、活性領域２にソース・ド
レイン領域１３が形成された。不純物の注入条件は、第
１不純物より高濃度とし、注入エネルギー８０ＫｅＶ、
ドープ量１０16ion/cm2 とした（図２（ｇ）参照）。こ
の後、公知の方法により、基板全面にＢＰＳＧからなる
絶縁膜１４を積層した。次いで、ソース・ドレイン領域
１３上の絶縁膜１４に開口１５を形成し、ソース・ドレ
イン電極１６を形成することにより半導体装置を形成す
ることができた（図２（ｈ）参照）。
【００２８】上記の方法により形成された半導体装置の
一部拡大図を図３に示した。この図より明らかなよう
に、本発明の製造方法ではポリシリコン４の端部におい
てゲート電極のエッジの跳ね上がりを防止することがで
きた。また、活性領域上にポリシリコン層を残存させる
ので、基板表面がエッチングにより損傷を受けることを
防止することができた。なお、図３中、Ａはゲート酸化
膜３の層厚（１０ｎｍ）、Ｃはポリシリコン４の側壁の
酸化シリコン層９の層厚（１５ｎｍ）、Ｂは活性領域２
上の酸化シリコン層９の層厚（２０ｎｍ）をそれぞれ示
している。
一部拡大図を図３に示した。この図より明らかなよう
に、本発明の製造方法ではポリシリコン４の端部におい
てゲート電極のエッジの跳ね上がりを防止することがで
きた。また、活性領域上にポリシリコン層を残存させる
ので、基板表面がエッチングにより損傷を受けることを
防止することができた。なお、図３中、Ａはゲート酸化
膜３の層厚（１０ｎｍ）、Ｃはポリシリコン４の側壁の
酸化シリコン層９の層厚（１５ｎｍ）、Ｂは活性領域２
上の酸化シリコン層９の層厚（２０ｎｍ）をそれぞれ示
している。
【００２９】
【発明の効果】本発明の半導体装置の製造方法は、絶縁
膜、ポリシリコン層、高融点金属又はその化合物からな
る第１の導電層をこの順で積層した半導体基板を、ゲー
トパターン形成領域以外の第１の導電層とポリシリコン
層を絶縁膜が露出しないようにエッチングして除去し、
第１の不純物注入を行い、次いで酸化処理に付してゲー
トパターン形成領域以外に残存するポリシリコン層を酸
化シリコン層とし、更に第１の導電層と同一又は異なる
第２の導電層を積層し、ゲートパターンの側壁のみに第
２の導電層が残存するように異方性エッチングで第２の
導電層を除去し、次いで第２の不純物注入を行い、ソー
ス・ドレイン領域を形成することを特徴とするので、従
来第１及び第２ゲートパターン間の導電接続していたシ
リサイドストラップの形成工程を省略することができ
る。また、ゲート絶縁膜の薄膜化が進んでも、ポリシリ
コン層がゲート絶縁膜上に残存するので第１ゲートパタ
ーンのエッチングにより基板が受ける損傷を低減するこ
とができる。更に、残存するポリシリコン層を酸化する
ので、従来のように基板とポリシリコンの界面から酸素
が入り込むことはなく、ゲート電極端部での跳ね上がり
を防止することができる。
膜、ポリシリコン層、高融点金属又はその化合物からな
る第１の導電層をこの順で積層した半導体基板を、ゲー
トパターン形成領域以外の第１の導電層とポリシリコン
層を絶縁膜が露出しないようにエッチングして除去し、
第１の不純物注入を行い、次いで酸化処理に付してゲー
トパターン形成領域以外に残存するポリシリコン層を酸
化シリコン層とし、更に第１の導電層と同一又は異なる
第２の導電層を積層し、ゲートパターンの側壁のみに第
２の導電層が残存するように異方性エッチングで第２の
導電層を除去し、次いで第２の不純物注入を行い、ソー
ス・ドレイン領域を形成することを特徴とするので、従
来第１及び第２ゲートパターン間の導電接続していたシ
リサイドストラップの形成工程を省略することができ
る。また、ゲート絶縁膜の薄膜化が進んでも、ポリシリ
コン層がゲート絶縁膜上に残存するので第１ゲートパタ
ーンのエッチングにより基板が受ける損傷を低減するこ
とができる。更に、残存するポリシリコン層を酸化する
ので、従来のように基板とポリシリコンの界面から酸素
が入り込むことはなく、ゲート電極端部での跳ね上がり
を防止することができる。
【図１】本発明の半導体装置の製造方法の概略断面図で
ある。
ある。
【図２】図１の本発明の半導体装置の製造方法の続きを
示す概略断面図である。
示す概略断面図である。
【図３】本発明の方法により製造された半導体装置の一
部拡大断面図である。
部拡大断面図である。
【図４】従来の半導体装置の製造方法の概略断面図であ
る。
る。
【図５】従来の方法により製造された半導体装置の一部
拡大断面図である。
拡大断面図である。
１、４１ 素子分離領域 ２、４２ 活性領域 ３、４３ ゲート酸化膜 ４ ポリシリコン層 ５ ＷＳｉ ６ ゲートパターン ７ ポリシリコン層 ８、９、４６ 酸化シリコン層 １０、４７ サイドウォールスペーサー １２ 低濃度不純物領域 １３ ソース・ドレイン領域 １４ 絶縁膜 １５ 開口 １６ ソース・ドレイン電極 １７、４５ ゲート電極 ４４ ＳｉＮ膜 ４８ ＴｉＳｉ2 膜 ４９ 跳ね上がり
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/3205 H01L 21/336
Claims (3)
- 【請求項１】 絶縁膜、ポリシリコン層、高融点金属又
はその化合物からなる第１の導電層をこの順で積層した
半導体基板を、ゲートパターン形成領域以外の第１の導
電層とポリシリコン層を絶縁膜が露出しないようにエッ
チングして除去し、第１の不純物注入を行い、次いで酸
化処理に付してゲートパターン形成領域以外に残存する
ポリシリコン層を酸化シリコン層とし、更に第１の導電
層と同一又は異なる第２の導電層を積層し、ゲートパタ
ーンの側壁のみに第２の導電層が残存するように異方性
エッチングで第２の導電層を除去し、次いで第２の不純
物注入を行い、ソース・ドレイン領域を形成すること特
徴とする半導体装置の製造方法。 - 【請求項２】 第１の導電層が高融点金属のシリサイド
からなり、ポリシリコン層の酸化シリコン層への酸化処
理の際に、第１の導電層の表面層が酸化シリコン層に酸
化され、その酸化シリコン層を第２の導電層を積層する
前にエッチングして除去する請求項１記載の製造方法。 - 【請求項３】 残存するポリシリコン層が、１０〜２０
ｎｍの層厚である請求項１又は２記載の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06252322A JP3072754B2 (ja) | 1994-10-18 | 1994-10-18 | 半導体装置の製造方法 |
| US08/460,724 US5620914A (en) | 1994-10-18 | 1995-06-02 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06252322A JP3072754B2 (ja) | 1994-10-18 | 1994-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116055A JPH08116055A (ja) | 1996-05-07 |
| JP3072754B2 true JP3072754B2 (ja) | 2000-08-07 |
Family
ID=17235653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06252322A Expired - Fee Related JP3072754B2 (ja) | 1994-10-18 | 1994-10-18 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5620914A (ja) |
| JP (1) | JP3072754B2 (ja) |
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|---|---|---|---|---|
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| US6136636A (en) * | 1998-03-25 | 2000-10-24 | Texas Instruments - Acer Incorporated | Method of manufacturing deep sub-micron CMOS transistors |
| US5930617A (en) * | 1998-03-25 | 1999-07-27 | Texas Instruments-Acer Incorporated | Method of forming deep sub-micron CMOS transistors with self-aligned silicided contact and extended S/D junction |
| KR100365741B1 (ko) | 1998-06-30 | 2003-02-19 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
| KR100339431B1 (ko) * | 1999-11-12 | 2002-05-31 | 박종섭 | 반도체의 제조방법 |
| KR100351899B1 (ko) * | 2000-04-03 | 2002-09-12 | 주식회사 하이닉스반도체 | 저저항 게이트 트랜지스터 및 그의 제조 방법 |
| JP2001196581A (ja) * | 2000-01-17 | 2001-07-19 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
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