JP3041860B2 - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JP3041860B2 JP3041860B2 JP1190853A JP19085389A JP3041860B2 JP 3041860 B2 JP3041860 B2 JP 3041860B2 JP 1190853 A JP1190853 A JP 1190853A JP 19085389 A JP19085389 A JP 19085389A JP 3041860 B2 JP3041860 B2 JP 3041860B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS型トランジスタの製造方法に関する。
特に、高濃度不純物領域と低濃度不純物領域とを有する
MIS型トランジスタの製造方法に関するものである。
特に、高濃度不純物領域と低濃度不純物領域とを有する
MIS型トランジスタの製造方法に関するものである。
従来、少なくともドレイン領域が高濃度不純物領域
と、低濃度不純物領域とで形成されたMIS型トランジス
タを製造するのは、その工程数が大く、特にNMO、PMOS
双方に低濃度不純物領域を形成するのは煩雑であった
が、本発明は、少なくとも形成すべき高濃度不純物領域
に対応する部分に不純物を導入し、上記高濃度不純物領
域に対応する部分を選択的に熱処理することにより該高
濃度不純物領域に対応する部分を拡散源として低濃度不
純物領域を形成して低濃度不純物領域と高濃度不純物領
域とを形成するか、あるいは低濃度不純物領域を形成し
てから高濃度不純物領域に対応する部分を選択的に熱処
理して高濃度不純物領域を形成する工程をとって、少な
い工程数で上記のようなMIS型トランジスタを得られる
ようにしたものである。
と、低濃度不純物領域とで形成されたMIS型トランジス
タを製造するのは、その工程数が大く、特にNMO、PMOS
双方に低濃度不純物領域を形成するのは煩雑であった
が、本発明は、少なくとも形成すべき高濃度不純物領域
に対応する部分に不純物を導入し、上記高濃度不純物領
域に対応する部分を選択的に熱処理することにより該高
濃度不純物領域に対応する部分を拡散源として低濃度不
純物領域を形成して低濃度不純物領域と高濃度不純物領
域とを形成するか、あるいは低濃度不純物領域を形成し
てから高濃度不純物領域に対応する部分を選択的に熱処
理して高濃度不純物領域を形成する工程をとって、少な
い工程数で上記のようなMIS型トランジスタを得られる
ようにしたものである。
MIS型トランジスタ、例えばMOS型トランジスタにおい
ては、不純物拡散領域が、高濃度不純物領域と、低濃度
不純物領域とから構成される構造を採る場合がある。特
に、ドレイン領域をこのような構造とすることが行われ
る。これはLDD（Lightly Doped Drain）構造と称され、
主としてホットエレクトロンによる電界効果を緩和する
ために用いられている。
ては、不純物拡散領域が、高濃度不純物領域と、低濃度
不純物領域とから構成される構造を採る場合がある。特
に、ドレイン領域をこのような構造とすることが行われ
る。これはLDD（Lightly Doped Drain）構造と称され、
主としてホットエレクトロンによる電界効果を緩和する
ために用いられている。
例えばMOS型トランジスタを例にとれば、上記LDD構造
は、従来NMOSに主として用いられて来た。ところが近
年、半導体素子の微細化に伴い、LDD構造をPMOSにも使
うようになって来た。微細構造にあっては、ショートチ
ャネル効果防止のため、PMOS部分もLDDにする必要が出
て来たからである。
は、従来NMOSに主として用いられて来た。ところが近
年、半導体素子の微細化に伴い、LDD構造をPMOSにも使
うようになって来た。微細構造にあっては、ショートチ
ャネル効果防止のため、PMOS部分もLDDにする必要が出
て来たからである。
LDD構造は一般に、ゲート電極エッジでの電界集中に
よるホットキャリアを防ぐものであり、通常、1012〜10
13/cm2程度の濃度のうすい不純物拡散層を形成すること
によって、形成する。
よるホットキャリアを防ぐものであり、通常、1012〜10
13/cm2程度の濃度のうすい不純物拡散層を形成すること
によって、形成する。
従来技術においては、NMOS、PMOS双方にLDDを形成す
るためには、次のような多数の工程を要する。
るためには、次のような多数の工程を要する。
第３図（ａ）に示すように、NMOS部分10と、PMOS部分
20の各々の部分において、ゲート電極2,2aを形成する。
図中、１はＰ基板であり、1aはＰ基板１内に形成された
Ｎウェルであって、PMOS部分20のゲート電極2aは、この
Ｎウェル1a上に形成される。3,3aはゲート酸化膜であ
る。４はLOCOS等の素子間分離領域４である。
20の各々の部分において、ゲート電極2,2aを形成する。
図中、１はＰ基板であり、1aはＰ基板１内に形成された
Ｎウェルであって、PMOS部分20のゲート電極2aは、この
Ｎウェル1a上に形成される。3,3aはゲート酸化膜であ
る。４はLOCOS等の素子間分離領域４である。
例えば、基板１はシリコン基板とし、ゲート電極2,2a
はポリシリコン、ゲート酸化膜3,3a及び素子間分離領域
４は二酸化シリコンにより形成できる。
はポリシリコン、ゲート酸化膜3,3a及び素子間分離領域
４は二酸化シリコンにより形成できる。
次にレジスト膜を形成してこれをパターニングし、NM
OS部分10において第３図（ｂ）の如く窓開けしたレジス
ト51を形成する。
OS部分10において第３図（ｂ）の如く窓開けしたレジス
ト51を形成する。
次いで第３図（ｃ）に矢印Ｉで模式的に示す如くイオ
ン注入し、NMOS部分10のＰ基板１の表面において、ゲー
ト電極２の両側にＮ型低濃度不純物領域61,62を形成す
る。
ン注入し、NMOS部分10のＰ基板１の表面において、ゲー
ト電極２の両側にＮ型低濃度不純物領域61,62を形成す
る。
上記レジスト51除去後、別にレジス膜を形成してこれ
をパターニングし、PMOS部分20において第３図（ｄ）に
示す如く窓開けしたレジスト52を形成する。
をパターニングし、PMOS部分20において第３図（ｄ）に
示す如く窓開けしたレジスト52を形成する。
次いで第３図（ｅ）に矢印IIで模式的に示す如くイオ
ン注入し、PMOS部分20のＮウェル1aの表面において、ゲ
ート電極2aの両側にＰ型低濃度不純物領域71,72を形成
する。
ン注入し、PMOS部分20のＮウェル1aの表面において、ゲ
ート電極2aの両側にＰ型低濃度不純物領域71,72を形成
する。
上記レジスト52除去後、全面にSiO2等の膜を堆積等に
より形成し、RIE等により全面エッチバックして、NMOS,
PMOS両部分10,20のゲート電極2,2aの側壁に、サイドウ
ォール11,11aを形成して、第３図（ｆ）の構造を得る。
より形成し、RIE等により全面エッチバックして、NMOS,
PMOS両部分10,20のゲート電極2,2aの側壁に、サイドウ
ォール11,11aを形成して、第３図（ｆ）の構造を得る。
次に、レジストを全面に形成しパターニングして、第
３図（ｇ）に示すようにNMOS部分10に窓開けしたレジス
ト53を得る。
３図（ｇ）に示すようにNMOS部分10に窓開けしたレジス
ト53を得る。
次いで第３図（ｈ）に矢印IIIで模式的に示すように
イオン注入を施し、NMOS部分10に高濃度不純物領域81,8
2を形成する。これがNMOS部分10のソース／ドレイン領
域となる。従ってNMOS部分10のソース／ドレイン領域
が、高濃度不純物領域81,82と、低濃度不純物領域61,62
から成るLDD構造をとることになる。
イオン注入を施し、NMOS部分10に高濃度不純物領域81,8
2を形成する。これがNMOS部分10のソース／ドレイン領
域となる。従ってNMOS部分10のソース／ドレイン領域
が、高濃度不純物領域81,82と、低濃度不純物領域61,62
から成るLDD構造をとることになる。
レジスト53除去後、レジストを全面に形成しパターニ
ングして、第３図（ｉ）に示すようにPMOS部分20に窓開
けしたレジスト54を得る。
ングして、第３図（ｉ）に示すようにPMOS部分20に窓開
けしたレジスト54を得る。
次いで第３図（ｊ）に矢印IVで模式的に示すようにイ
オン注入を施し、PMOS部分20に高濃度不純物領域91,92
を形成する。これがPMOS部分10のソース／ドレイン領域
となる。従ってPMOS部分20についても、そのソース／ド
レイン領域が、高濃度不純物領域91,92と、低濃度不純
物領域71,72から成るLDD構造をとることになる。
オン注入を施し、PMOS部分20に高濃度不純物領域91,92
を形成する。これがPMOS部分10のソース／ドレイン領域
となる。従ってPMOS部分20についても、そのソース／ド
レイン領域が、高濃度不純物領域91,92と、低濃度不純
物領域71,72から成るLDD構造をとることになる。
最後に熱処理し、例えば通常RTA（Rapid Thermal An
neal）して、不純物イオン注入した各不純物領域を活性
化し、不純物拡散領域とする。
neal）して、不純物イオン注入した各不純物領域を活性
化し、不純物拡散領域とする。
上記のように、従来技術にあっては、非常に長い工程
数を要し、特に、レジスト工程に少なくとも４工程を要
する。
数を要し、特に、レジスト工程に少なくとも４工程を要
する。
本発明は、上記従来技術の問題点を解決して、少なく
ともドレイン領域が高濃度不純物領域と、低濃度不純物
領域とで形成されたMIS型トランジスタを製造する場合
に、製造工程数を減ずることができ、よって製造工程を
短くできるMIS型トランジスタの製造方法を提供せんと
するものである。
ともドレイン領域が高濃度不純物領域と、低濃度不純物
領域とで形成されたMIS型トランジスタを製造する場合
に、製造工程数を減ずることができ、よって製造工程を
短くできるMIS型トランジスタの製造方法を提供せんと
するものである。
本発明は、 少なくともドレイン領域が高濃度不純物領域と、ゲー
ト電極の側壁に形成されたサイドウォール状マスク層の
下部に少なくとも形成された低濃度不純物領域とを有す
る一方の導電型の第１のMIS型トランジスタと、少なく
ともドレイン領域が高濃度不純物領域と、ゲート電極の
側壁に形成されたサイドウォール状マスク層の下部に少
なくとも形成された低濃度不純物領域とを有する他方の
導電型の第２のMIS型トランジスタとを有するMIS型トラ
ンジスタの製造方法において、 下記（ａ）ないし（ｇ）の工程を具備するMIS製造方
法である。
ト電極の側壁に形成されたサイドウォール状マスク層の
下部に少なくとも形成された低濃度不純物領域とを有す
る一方の導電型の第１のMIS型トランジスタと、少なく
ともドレイン領域が高濃度不純物領域と、ゲート電極の
側壁に形成されたサイドウォール状マスク層の下部に少
なくとも形成された低濃度不純物領域とを有する他方の
導電型の第２のMIS型トランジスタとを有するMIS型トラ
ンジスタの製造方法において、 下記（ａ）ないし（ｇ）の工程を具備するMIS製造方
法である。
（ａ）第1,第２のMIS型トランジスタについて各ゲート
電極を形成する第１の工程、 （ｂ）該第1,第２のMIS型トランジスタの各ゲート電極
の側壁にサイドウォール状マスク層を形成する第２の工
程、 （ｃ）第２のMIS型トランジスタをマスクする第３の工
程、 （ｄ）第１のMIS型トランジスタについて少なくともそ
の高濃度不純物領域に対応する部分に不純物を導入する
第４の工程、 （ｅ）第１のMIS型トランジスタをマスクする第５の工
程、 （ｆ）第２のMIS型トランジスタについて少なくともそ
の高濃度不純物領域に対応する部分に不純物を導入する
第６の工程、 （ｇ）上記第1,第２のMIS型トランジスタの各高濃度不
純物領域に対応する部分を、上記サイドウォール状マス
ク層をマスクとして選択的にレーザーアニールすること
により該高濃度不純物領域に対応する部分を拡散源とし
て低濃度不純物領域を形成することによって、低濃度不
純物領域と高濃度不純物領域とを同時に形成する第７の
工程。
電極を形成する第１の工程、 （ｂ）該第1,第２のMIS型トランジスタの各ゲート電極
の側壁にサイドウォール状マスク層を形成する第２の工
程、 （ｃ）第２のMIS型トランジスタをマスクする第３の工
程、 （ｄ）第１のMIS型トランジスタについて少なくともそ
の高濃度不純物領域に対応する部分に不純物を導入する
第４の工程、 （ｅ）第１のMIS型トランジスタをマスクする第５の工
程、 （ｆ）第２のMIS型トランジスタについて少なくともそ
の高濃度不純物領域に対応する部分に不純物を導入する
第６の工程、 （ｇ）上記第1,第２のMIS型トランジスタの各高濃度不
純物領域に対応する部分を、上記サイドウォール状マス
ク層をマスクとして選択的にレーザーアニールすること
により該高濃度不純物領域に対応する部分を拡散源とし
て低濃度不純物領域を形成することによって、低濃度不
純物領域と高濃度不純物領域とを同時に形成する第７の
工程。
また本発明は、 少なくともドレイン領域が高濃度不純物領域と、ゲー
ト電極の側壁に形成されたサイドウォール状マスク層の
下部に少なくとも形成された低濃度不純物領域とを有す
る一方の導電型の第１のMIS型トランジスタと、少なく
ともドレイン領域が高濃度不純物領域と、ゲート電極の
側壁に形成されたサイドウォール状マスク層の下部に少
なくとも形成された低濃度不純物領域とを有する他方の
導電型の第２のMIS型トランジスタとを有するMIS型トラ
ンジスタの製造方法において、 下記ないしの工程を具備するMIS製造方法であ
る。
ト電極の側壁に形成されたサイドウォール状マスク層の
下部に少なくとも形成された低濃度不純物領域とを有す
る一方の導電型の第１のMIS型トランジスタと、少なく
ともドレイン領域が高濃度不純物領域と、ゲート電極の
側壁に形成されたサイドウォール状マスク層の下部に少
なくとも形成された低濃度不純物領域とを有する他方の
導電型の第２のMIS型トランジスタとを有するMIS型トラ
ンジスタの製造方法において、 下記ないしの工程を具備するMIS製造方法であ
る。
第1,第２のMIS型トランジスタについて各ゲート電極
を形成する第１の工程、 第１のMIS型トランジスタの低濃度不純物領域形成用
のマスクを形成する第２の工程、 第１のMIS型トランジスタについて不純物領域を形成
する第３の工程、 第２のMIS型トランジスタの低濃度不純物領域形成用
のマスクを形成する第４の工程、 第２のMIS型トランジスタについて不純物領域を形成
する第５の工程、 第1,第２のMIS型トランジスタの各ゲート電極の側壁
にサイドウォール状マスク層を形成する第６の工程、 熱処理により上記第1,第２のMIS型トランジスタの各
不純物領域を活性化して各低濃度不純物領域を形成する
第７の工程、 上記第1,第２のMIS型トランジスタの各高濃度不純物
領域に対応する部分を、上記サイドウォール状マスク層
をマスクとして選択的にレーザーアニールすることによ
り高活性にして、各高濃度不純物領域を形成する第８の
工程。
を形成する第１の工程、 第１のMIS型トランジスタの低濃度不純物領域形成用
のマスクを形成する第２の工程、 第１のMIS型トランジスタについて不純物領域を形成
する第３の工程、 第２のMIS型トランジスタの低濃度不純物領域形成用
のマスクを形成する第４の工程、 第２のMIS型トランジスタについて不純物領域を形成
する第５の工程、 第1,第２のMIS型トランジスタの各ゲート電極の側壁
にサイドウォール状マスク層を形成する第６の工程、 熱処理により上記第1,第２のMIS型トランジスタの各
不純物領域を活性化して各低濃度不純物領域を形成する
第７の工程、 上記第1,第２のMIS型トランジスタの各高濃度不純物
領域に対応する部分を、上記サイドウォール状マスク層
をマスクとして選択的にレーザーアニールすることによ
り高活性にして、各高濃度不純物領域を形成する第８の
工程。
〔作 用〕 本発明によれば、高濃度不純物領域に対応する部分
を、選択的に熱処理することにより該高濃度不純物領域
に対応する部分を拡散源として低濃度不純物領域を形成
することによって、低濃度不純物領域と高濃度不純物領
域とを同時に形成する構成を採用したことによって、一
方の導電型の第１のMIS型トランジスタと他方の導電型
の第２のMIS型トランジスタとを有する構造のトランジ
スタについても、上記により工程数を減らし、短い工程
でのMISトランジスタの形成が可能となる。
を、選択的に熱処理することにより該高濃度不純物領域
に対応する部分を拡散源として低濃度不純物領域を形成
することによって、低濃度不純物領域と高濃度不純物領
域とを同時に形成する構成を採用したことによって、一
方の導電型の第１のMIS型トランジスタと他方の導電型
の第２のMIS型トランジスタとを有する構造のトランジ
スタについても、上記により工程数を減らし、短い工程
でのMISトランジスタの形成が可能となる。
また本発明によれば、各低濃度不純物領域を形成した
後、高濃度不純物領域に対応する部分を選択的に熱処理
することにより各高濃度不純物領域を形成するようにし
たので、同様に、一方の導電型の第１のMIS型トランジ
スタと他方の導電型の第２のMIS型トランジスタとを有
する構造のトランジスタについて、工程数を減らし、短
い工程でのMISトランジスタの形成が可能となる。
後、高濃度不純物領域に対応する部分を選択的に熱処理
することにより各高濃度不純物領域を形成するようにし
たので、同様に、一方の導電型の第１のMIS型トランジ
スタと他方の導電型の第２のMIS型トランジスタとを有
する構造のトランジスタについて、工程数を減らし、短
い工程でのMISトランジスタの形成が可能となる。
次に本発明の実施例について説明する。但し、当然の
ことであるが、本発明は以下述べる実施例により限定さ
れるものではない。
ことであるが、本発明は以下述べる実施例により限定さ
れるものではない。
実施例−１ この実施例は、本発明を、高集積化したMISトランジ
スタ、特に、PMOS部分とNMOS部分とを有し、ともにLDD
構造をとったMOSトランジスタの製造に適用したもので
ある。
スタ、特に、PMOS部分とNMOS部分とを有し、ともにLDD
構造をとったMOSトランジスタの製造に適用したもので
ある。
本実施例においては、高濃度不純物領域に対応する部
分に不純物を導入し（第１図（ｄ）、第１図（ｆ）参
照）、上記高濃度不純物領域81,82,91,92に対応する部
分を、ゲート電極2,2aの側壁に形成されたマスク層11,1
1aにより選択的にレーザーアニールし、これにより高濃
度不純物領域81,82,91,92と、低濃度不純物領域61,62,7
1,72を有するNMOS部分10とPMOS部分20とを具備する構造
を得たものである。
分に不純物を導入し（第１図（ｄ）、第１図（ｆ）参
照）、上記高濃度不純物領域81,82,91,92に対応する部
分を、ゲート電極2,2aの側壁に形成されたマスク層11,1
1aにより選択的にレーザーアニールし、これにより高濃
度不純物領域81,82,91,92と、低濃度不純物領域61,62,7
1,72を有するNMOS部分10とPMOS部分20とを具備する構造
を得たものである。
更に詳しくは、本実施例においては下記のような工程
により、MISトランジスタを形成した。
により、MISトランジスタを形成した。
第１図（ａ）に示すように、Ｐ基板１上にNMOS部分10
のゲート電極２を形成し、Ｐ基板１内に形成されたＮウ
ェル1a上にPMOS部分20のゲート電極2aを形成する。なお
3,3aはゲート酸化膜、４は素子間分離領域であって、第
３図と同じ符号は、対応する構成部分を示している。本
例において、基板はシリコン基板等の半導体基板であ
り、ゲート酸化膜3,3aおよび素子間分離領域４は、二酸
化シリコン等その酸化物により形成した。
のゲート電極２を形成し、Ｐ基板１内に形成されたＮウ
ェル1a上にPMOS部分20のゲート電極2aを形成する。なお
3,3aはゲート酸化膜、４は素子間分離領域であって、第
３図と同じ符号は、対応する構成部分を示している。本
例において、基板はシリコン基板等の半導体基板であ
り、ゲート酸化膜3,3aおよび素子間分離領域４は、二酸
化シリコン等その酸化物により形成した。
次に、第１図（ｂ）に示すようにマスク層11,11aを形
成する。ここでは、全面に二酸化シリコン等の酸化物膜
を形成して、RIE等のエッチング手段などで全面エッチ
バックし、NMOS,PMOS両部分10,20のゲート電極2,2aの側
壁にサイドウォールを形成して、これをマスク層11,11a
とした。
成する。ここでは、全面に二酸化シリコン等の酸化物膜
を形成して、RIE等のエッチング手段などで全面エッチ
バックし、NMOS,PMOS両部分10,20のゲート電極2,2aの側
壁にサイドウォールを形成して、これをマスク層11,11a
とした。
次にレジスト膜を形成してこれをパターニングし、第
１図（ｃ）に示すようにNMOS部分10において窓開けした
レジスト51を形成する。
１図（ｃ）に示すようにNMOS部分10において窓開けした
レジスト51を形成する。
次いで第１図（ｄ）に矢印Ｉで模式的に示す如くイオ
ン注入し、NMOS部分10のＰ基板１の表面において、ゲー
ト電極２両側のマスク層11の両側にＮ型高濃度不純物領
域81,82を形成する。
ン注入し、NMOS部分10のＰ基板１の表面において、ゲー
ト電極２両側のマスク層11の両側にＮ型高濃度不純物領
域81,82を形成する。
上記レジスト51除去後、別にレジスト膜を形成してこ
れをパターニングし、PMOS部分20において第１図（ｅ）
に示す如く窓開けしたレジスト52を形成する。
れをパターニングし、PMOS部分20において第１図（ｅ）
に示す如く窓開けしたレジスト52を形成する。
次いで第１図（ｆ）に矢印IIで模式的に示す如くイオ
ン注入し、PMOS部分20のＮウェル1aの表面において、ゲ
ート電極2a両側のマスク層11aの両側にＰ型高濃度不純
物領域91,92を形成する。
ン注入し、PMOS部分20のＮウェル1aの表面において、ゲ
ート電極2a両側のマスク層11aの両側にＰ型高濃度不純
物領域91,92を形成する。
次に、レーザーアニールを施す。ここで、上記マスク
層11,11aにより、高濃度不純物領域81,82,91,92に対応
する部分を選択的にレーザーアニールする。第１図
（ｇ）に、矢印Ｖで模式的にレーザーアニールを示す。
レーザーアニールは、デバイスの設計に応じた深さが得
られる条件でレーザーを照射して行えばよい。これによ
り、活性化された高濃度不純物領域81,82,91,92が形成
される。このようにして、図の如く浅いソース／ドレイ
ン領域が形成されるが、レーザーアニールによれば活性
化率が高く、薄くても十分に活性な領域が得られる。ま
た、レーザーアニールを用いるため、瞬時に、薄くて、
かつ低抵抗のソース／ドレイン領域が形成できる。
層11,11aにより、高濃度不純物領域81,82,91,92に対応
する部分を選択的にレーザーアニールする。第１図
（ｇ）に、矢印Ｖで模式的にレーザーアニールを示す。
レーザーアニールは、デバイスの設計に応じた深さが得
られる条件でレーザーを照射して行えばよい。これによ
り、活性化された高濃度不純物領域81,82,91,92が形成
される。このようにして、図の如く浅いソース／ドレイ
ン領域が形成されるが、レーザーアニールによれば活性
化率が高く、薄くても十分に活性な領域が得られる。ま
た、レーザーアニールを用いるため、瞬時に、薄くて、
かつ低抵抗のソース／ドレイン領域が形成できる。
次に、熱処理する。ここではRTAにより、アニールし
た。これにより、上記高濃度不純物領域81,82,91,92が
拡散源となって、その下方及び側方に不純物が拡散し、
低濃度不純物領域61,62,71,72が形成され、第１図
（ｈ）の構造が得られる。
た。これにより、上記高濃度不純物領域81,82,91,92が
拡散源となって、その下方及び側方に不純物が拡散し、
低濃度不純物領域61,62,71,72が形成され、第１図
（ｈ）の構造が得られる。
本発明実施例によれば、第３図の従来例に比べ、レー
ザーアニール工程が１工程増えるが、フォトレジスト工
程が２工程減り、イオン注入工程が２工程減って、全体
として３工程減となる。よって、工程を短くすることが
可能となった。
ザーアニール工程が１工程増えるが、フォトレジスト工
程が２工程減り、イオン注入工程が２工程減って、全体
として３工程減となる。よって、工程を短くすることが
可能となった。
また本実施例では、マスク層11,11aとして形成したサ
イドウォールを従来よりも小さくすることも可能で、従
って集積度を増すことができる。また、従来のLDD構造
より、不純物の濃度勾配の滑らかな構造を得ることがで
きる。
イドウォールを従来よりも小さくすることも可能で、従
って集積度を増すことができる。また、従来のLDD構造
より、不純物の濃度勾配の滑らかな構造を得ることがで
きる。
上記実施例では、高濃度不純物領域に対応する部分を
選択的にレーザーアニールするのに、サイドウォールを
なすマスク層11,11aを用いたが、その他の手段、例えば
斜めレーザーアニールを使用することもでき、これによ
ればマスク層11,11aなしに選択的なレーザーアニールが
実現できる。
選択的にレーザーアニールするのに、サイドウォールを
なすマスク層11,11aを用いたが、その他の手段、例えば
斜めレーザーアニールを使用することもでき、これによ
ればマスク層11,11aなしに選択的なレーザーアニールが
実現できる。
本実施例では、半導体装置のLDD構造の形成法とし
て、レーザーアニールによりソース／ドレイン拡散層を
形成し、これを拡散源としてLDD構造を得たものであ
り、上述の如く、工程数削減効果を有するほか、サイド
ウォール（マスク層）を小さくすることによる集積度の
向上を図ることが可能で、またLDD構造の濃度勾配を滑
らかにすることが可能である。
て、レーザーアニールによりソース／ドレイン拡散層を
形成し、これを拡散源としてLDD構造を得たものであ
り、上述の如く、工程数削減効果を有するほか、サイド
ウォール（マスク層）を小さくすることによる集積度の
向上を図ることが可能で、またLDD構造の濃度勾配を滑
らかにすることが可能である。
実施例−２ 本実施例では、次のような工程によりLDD構造のMOSト
ランジスタを製造した。なお、本実施例の製造工程図は
断面にて図２に示すが、第２図は、NMOS部分10とPMOS部
分20の内、一方のNMOS部分10のみを示した。但し本実施
例も、第１図の例と同様、両部分10,20にLDD構造を有す
るものである。
ランジスタを製造した。なお、本実施例の製造工程図は
断面にて図２に示すが、第２図は、NMOS部分10とPMOS部
分20の内、一方のNMOS部分10のみを示した。但し本実施
例も、第１図の例と同様、両部分10,20にLDD構造を有す
るものである。
第２図（ａ）に示すように、Ｐ基板１上にゲート酸化
膜３及びゲート電極２を形成する。図示を略したが、PM
OS部分において、第１図（ａ）に示したのと同様な、Ｎ
ウェル1a上のゲート酸化膜3a及びゲート電極2aを同時に
形成する。
膜３及びゲート電極２を形成する。図示を略したが、PM
OS部分において、第１図（ａ）に示したのと同様な、Ｎ
ウェル1a上のゲート酸化膜3a及びゲート電極2aを同時に
形成する。
次にレジスト膜を形成し、パターニングし、PMOS部分
（図示部分）の低濃度不純物領域形成用のレジストパタ
ーンを形成する（このレジスト工程は図示せず）。
（図示部分）の低濃度不純物領域形成用のレジストパタ
ーンを形成する（このレジスト工程は図示せず）。
次にイオン注入し、N-が打ち込まれた不純物注入領域
６を形成する。この工程後の状態を第２図（ｂ）に示
す。
６を形成する。この工程後の状態を第２図（ｂ）に示
す。
次に、図示は省略したが、PMOS領域において、PMOS部
分の低濃度不純物領域形成用のレジストパターンを形成
する。
分の低濃度不純物領域形成用のレジストパターンを形成
する。
同じく図示していないが、上記レジストパターンを用
いて、PMOS部分に、P-が打ち込まれた不純物領域を形成
する。
いて、PMOS部分に、P-が打ち込まれた不純物領域を形成
する。
次に、第２図（ｃ）に示すように、NMOS,PMOSの両部
分のゲート2,2a（2aは図示せず）の側壁に、マスク層1
1,11a（11aは図示せず）であるサイドウォールを形成す
る。
分のゲート2,2a（2aは図示せず）の側壁に、マスク層1
1,11a（11aは図示せず）であるサイドウォールを形成す
る。
次に、熱処理する。ここでは、RTAまたはFA（電気炉
アニール）を行った。これにより、上記不純物領域６を
活性化し拡散させて、第２図（ｄ）に示すような低濃度
不純物領域61,62を形成する。図示していないが、PMOS
部分もこの熱処理により、同様な構造の不純物拡散領域
71,72が形成される。
アニール）を行った。これにより、上記不純物領域６を
活性化し拡散させて、第２図（ｄ）に示すような低濃度
不純物領域61,62を形成する。図示していないが、PMOS
部分もこの熱処理により、同様な構造の不純物拡散領域
71,72が形成される。
次いで、第２図（ｅ）に矢印Ｖで模式的に示すよう
に、レーザーアニールする。これにより、レーザーの設
定条件により所望の深さで、高濃度不純物領域81,82が
形成される。このとき、サイドウォール11であるマスク
層がマスクになって、所定の位置のみ、高濃度不純物領
域81,82になる。レーザーアニールによるため、短時間
で十分な活性化が達成される。
に、レーザーアニールする。これにより、レーザーの設
定条件により所望の深さで、高濃度不純物領域81,82が
形成される。このとき、サイドウォール11であるマスク
層がマスクになって、所定の位置のみ、高濃度不純物領
域81,82になる。レーザーアニールによるため、短時間
で十分な活性化が達成される。
このときこのレーザーアニールにより同時に、図示し
ないPMOS部分においても、同様にサイドウォール11a
（図示せず）によって選択的に高濃度不純物領域91,92
が形成される。
ないPMOS部分においても、同様にサイドウォール11a
（図示せず）によって選択的に高濃度不純物領域91,92
が形成される。
本実施例も、実施例−１と同様に従来例よりも工程数
を減らすことができる。本実施例は、レーザーアニール
により所定部分を高活性にして高濃度領域を形成するも
のであり、実施例−１と同様の効果がある。
を減らすことができる。本実施例は、レーザーアニール
により所定部分を高活性にして高濃度領域を形成するも
のであり、実施例−１と同様の効果がある。
上述の如く、本発明によれば、従来例よりも工程数を
減ずることができ、短い工程で、高濃度不純物領域と低
濃度不純物領域を有するMISトランジスタを製造するこ
とができる。
減ずることができ、短い工程で、高濃度不純物領域と低
濃度不純物領域を有するMISトランジスタを製造するこ
とができる。
第１図は、本発明の一実施例を、工程順に断面図で示す
ものである。第２図は、本発明の他の実施例を、工程順
に断面図で示すものである。第３図は、従来例を示すも
のである。 １……基板、2,2a……ゲート電極、11,11a……マスク
層、51,52……レジスト、I,II……イオン注入、Ｖ……
レーザーアニール、61,62,71,72……低濃度不純物領
域、81,82,91,92……高濃度不純物領域。
ものである。第２図は、本発明の他の実施例を、工程順
に断面図で示すものである。第３図は、従来例を示すも
のである。 １……基板、2,2a……ゲート電極、11,11a……マスク
層、51,52……レジスト、I,II……イオン注入、Ｖ……
レーザーアニール、61,62,71,72……低濃度不純物領
域、81,82,91,92……高濃度不純物領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092
Claims (2)
- 【請求項１】少なくともドレイン領域が高濃度不純物領
域と、ゲート電極の側壁に形成されたサイドウォール状
マスク層の下部に少なくとも形成された低濃度不純物領
域とを有する一方の導電型の第１のMIS型トランジスタ
と、少なくともドレイン領域が高濃度不純物領域と、ゲ
ート電極の側壁に形成されたサイドウォール状マスク層
の下部に少なくとも形成された低濃度不純物領域とを有
する他方の導電型の第２のMIS型トランジスタとを有す
るMIS型トランジスタの製造方法において、 下記（ａ）ないし（ｇ）の工程を具備するMIS製造方
法。 （ａ）第1,第２のMIS型トランジスタについて各ゲート
電極を形成する第１の工程、 （ｂ）該第1,第２のMIS型トランジスタの各ゲート電極
の側壁にサイドウォール状マスク層を形成する第２の工
程、 （ｃ）第２のMIS型トランジスタをマスクする第３の工
程、 （ｄ）第１のMIS型トランジスタについて少なくともそ
の高濃度不純物領域に対応する部分に不純物を導入する
第４の工程、 （ｅ）第１のMIS型トランジスタをマスクする第５の工
程、 （ｆ）第２のMIS型トランジスタについて少なくともそ
の高濃度不純物領域に対応する部分に不純物を導入する
第６の工程、 （ｇ）上記第1,第２のMIS型トランジスタの各高濃度不
純物領域に対応する部分を、上記サイドウォール状マス
ク層をマスクとして選択的にレーザーアニールすること
により該高濃度不純物領域に対応する部分を拡散源とし
て低濃度不純物領域を形成することによって、低濃度不
純物領域と高濃度不純物領域とを同時に形成する第７の
工程。 - 【請求項２】少なくともドレイン領域が高濃度不純物領
域と、ゲート電極の側壁に形成されたサイドウォール状
マスク層の下部に少なくとも形成された低濃度不純物領
域とを有する一方の導電型の第１のMIS型トランジスタ
と、少なくともドレイン領域が高濃度不純物領域と、ゲ
ート電極の側壁に形成されたサイドウォール状マスク層
の下部に少なくとも形成された低濃度不純物領域とを有
する他方の導電型の第２のMIS型トランジスタとを有す
るMIS型トランジスタの製造方法において、 下記ないしの工程を具備するMIS製造方法。 第1,第２のMIS型トランジスタについて各ゲート電極
を形成する第１の工程、 第１のMIS型トランジスタの低濃度不純物領域形成用
のマスクを形成する第２の工程、 第１のMIS型トランジスタについて不純物領域を形成
する第３の工程、 第２のMIS型トランジスタの低濃度不純物領域形成用
のマスクを形成する第４の工程、 第２のMIS型トランジスタについて不純物領域を形成
する第５の工程、 第1,第２のMIS型トランジスタの各ゲート電極の側壁
にサイドウォール状マスク層を形成する第６の工程、 熱処理により上記第1,第２のMIS型トランジスタの各
不純物領域を活性化して各低濃度不純物領域を形成する
第７の工程、 上記第1,第２のMIS型トランジスタの各高濃度不純物
領域に対応する部分を、上記サイドウォール状マスク層
をマスクとして選択的にレーザーアニールすることによ
り高活性にして、各高濃度不純物領域を形成する第８の
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190853A JP3041860B2 (ja) | 1989-07-24 | 1989-07-24 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190853A JP3041860B2 (ja) | 1989-07-24 | 1989-07-24 | Ｍｉｓ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354833A JPH0354833A (ja) | 1991-03-08 |
| JP3041860B2 true JP3041860B2 (ja) | 2000-05-15 |
Family
ID=16264864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190853A Expired - Fee Related JP3041860B2 (ja) | 1989-07-24 | 1989-07-24 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3041860B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530356B1 (ko) * | 2002-09-24 | 2005-11-22 | 최선곤 | 기념패 및 그 제조방법 |
| JP4888414B2 (ja) * | 2008-02-15 | 2012-02-29 | ローム株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-07-24 JP JP1190853A patent/JP3041860B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354833A (ja) | 1991-03-08 |
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