JP3611901B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、コンピュータ等の電子機器に用いられるＭＩＳトランジスタ、さらに同一基板上に異なる導電型のトランジスタを有するＣＭＯＳ集積回路およびその製造方法に関する。
【０００２】
【従来の技術】
図２に従来の技術のＭＩＳトランジスタおよびその製造方法を示す。図２（ｄ）は従来のＭＩＳトランジスタの断面図である。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３が設けられており、ゲート電極３に隣接した半導体基板１および１１の表面近傍にＰ型ソース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が設けられている。また、これらの近傍には、基板コンタクト用Ｎ型拡散層６およびＰ型拡散層１６が設けられている。従来のＭＩＳトランジスタにおいては、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６とＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６との表面は、ほぼ同じ高さになっている。
【０００３】
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３を形成し（図２（ａ））、フォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６部が開口するようにフォトリソグラフィを行い、Ｎ型不純物をイオン注入によりドーピングした後（図２（ｂ））熱処理する。次に、フォトレジスト１７を塗布後Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６部が開口するようにフォトリソグラフィを行い、Ｐ型不純物をイオン注入によりドーピングする（図２（ｃ））。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のＭＩＳトランジスタの製造方法は、Ｎ型不純物イオン注入用フォトリソグラフィとＰ型不純物イオン注入用フォトリソグラフィの両方が必要であった。しかも、これら両方のパターンがずれてしまうため１つのコンタクトホールでＮ型とＰ型拡散層の両方のコンタクトをとるいわゆるバッティングコンタクトのサイズを大きくしなければならないという問題があった。
【０００５】
【課題を解決するための手段】
そこで、Ｎ型拡散層が開口するようにフォトリソグラフィを行い、Ｎ型不純物をイオン注入によりドーピングした後、Ｎ型拡散層のみが増速するような熱酸化を行い、この増速酸化膜をマスクにＰ型不純物をイオン注入によりドーピングした。
【０００６】
以上の手段により、従来２回必要であったフォトリソグラフィを１回に減らすことができ、さらにＮ型とＰ型拡散層を自己整合的に形成できるためバッティングコンタクトサイズを小さくすることが可能になった。
【０００７】
【発明の実施の形態】
（１） 第１実施例
図１に本発明によるＭＩＳトランジスタおよびその製造方法を示す。図１（ｄ）は本発明のＭＩＳトランジスタの断面図である。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３が設けられており、ゲート電極３に隣接した半導体基板１および１１の表面近傍にＰ型ソース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が設けられている。また、これらの近傍には、基板コンタクト用Ｎ型拡散層６およびＰ型拡散層１６が設けられている。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６の上には酸化膜８が、Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６の上には酸化膜１８がそれぞれ設けられている。Ｐ型ソース４とＮ型拡散層６、Ｎ型ソース１４とＰ型拡散層１６は、互いに自己整合的に位置している。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６の表面はＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６の表面よりも３０ｎｍ以上高くなっている。
【０００８】
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３を形成し（図１（ａ））、フォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６部が開口するようにフォトリソグラフィを行い、イオン注入によりＡｓを５〜８×１０１５／ｃｍ２ の条件でドーピングする（図１（ｂ））。その後、９００℃以上の熱処理を行い、８５０℃以下のウェット雰囲気で熱酸化することにより、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６になる領域上には酸化膜８を得、同時にＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６のみを増速酸化させて、これらの上に増速酸化膜１８を得る（図１（ｃ））。９００℃以上の熱処理を行わないとＬＯＣＯＳ端でのＰＮ接合がリーキになる。その理由は後述する。Ａｓ７×１０１５／ｃｍ２ 、９５０℃のＮ２アニール，８００℃ウェット酸化の条件で、Ａｓ注入領域上の酸化膜厚は１２０ｎｍ、Ａｓ注入領域でない部分の酸化膜厚は２０ｎｍである。増速酸化膜厚とＡｓドーズ量の関係を図３に示す。増速酸化膜厚はドーズ量が多いほど厚い。
【０００９】
次に、これら２つの酸化膜厚差を利用してＢまたはＢＦ２をイオン注入する（図１（ｄ））。そのときの条件は、飛程距離Ｒｐとその分散△Ｒｐが、
Ｒｐ ＞ Ａｓ注入領域でない部分の酸化膜厚
Ｒｐ＋３△Ｒｐ ＜ Ａｓ注入領域上の増速酸化膜厚
の関係にあればよい。この条件で、ＢまたはＢＦ２はＡｓ注入領域の半導体基板には到達しないが、Ａｓ注入領域でない部分の半導体基板には到達する。条件の一例は、ＢＦ２、６０ＫｅＶ、３．５×１０１５／ｃｍ２ である。図３に、このときのＲｐ、Ｒｐ＋３△Ｒｐを示した。これらとＡｓ注入領域上の酸化膜厚、Ａｓ注入領域でない部分の酸化膜厚の関係が、上の不等式を満足していることがわかる。活性化後のＡｓとＢの深さ方向のＳＩＭＳプロファイルを図４に示す。Ｂのほとんどは増速酸化膜内にあり、ＡｓのＳｉ基板表面における濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以上、図４では１０２０ａｔｏｍｓ／ｃｍ３以上の濃度を有するＮ型になっている。以上示したように、Ｎ型拡散層と自己整合的にしかもフォトリソグラフィを行うことなく、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６を形成することができる。この実施例では、Ｎ＋ にＡｓを使用しているが、Ｐを用いることも可能である。
【００１０】
ここで、９００℃以上の熱処理の必要性について述べる。熱処理を行わない場合、ＬＯＣＯＳ端での増速酸化が起きない。そのため、ＬＯＣＯＳ端の断面は図５（ｂ）のようにフィールド酸化膜２０と増速酸化膜１８との間に増速されない酸化膜８の部分ができる。その結果、ＢまたはＢＦ２が突き抜けてＮ＋／Ｐ＋接合ができツェナーブレークダウンによる接合リークが生じる。９００℃以上の熱処理を行うとＬＯＣＯＳ端の断面は図５（ａ）のようになりＮ＋／Ｐ＋接合はできない。Ｎ＋をＰで作る場合には、この熱処理は必要ではない。
【００１１】
（２） 第２実施例
図６は本発明によるバッティングコンタクトの実施例である。ゲート電極３の左右にＮ型ソース１４、Ｎ型ドレイン１５が設けられており、Ｎ型ソース１４に、ゲート電極３の逆側に隣接してＰ型拡散層１６が設けられている。Ｎ型ソース１４とＰ型拡散層１６は一つのバッティングコンタクト１９で電極がとられている。製造方法は第１実施例と同様で、Ｎ型ソース１４、Ｎ型ドレイン１５をフォトリソグラフィとイオン注入により形成し、８５０℃以下のウェット雰囲気で熱酸化した後、全面にＰ型不純物をイオン注入してＰ型拡散層１６を形成する。従って、Ｎ型ソース１４とＰ型拡散層１６との位置関係は自己整合的になる。
【００１２】
従来は、Ｎ型不純物注入、Ｐ型不純物注入およびコンタクトのフォトリソグラフィをアクティブに合わせていたため、これら全ての合わせずれを考慮して、バッティングコンタクトのサイズは通常のコンタクトサイズの３倍程度が必要であった。しかし、本第２実施例では、Ｎ型ソース１４とＰ型拡散層１６とが自己整合的に形成できるので、バッティングコンタクトのサイズは通常のコンタクトサイズの２倍程度で十分である。以上はＮチャネルＭＩＳトランジスタの例であるが、Ｐチャネルでも同じことが言える。
【００１３】
（３） 第３実施例
本発明をＳＯＩ基板を用いたＭＩＳトランジスタに応用した例が第３実施例である。ＳＯＩではトランジスタ一つひとつを完全に分離するため、各トランジスタに必ず基板コンタクトが必要となる。従って、バッティングコンタクトのサイズが重要となる。ＮチャネルＭＩＳトランジスタを例にとって、その平面図を図７（ａ）に示す。ゲート電極３の一方にＮ型ドレイン１５が設けられており、他方には、中央のＰ型拡散層１６をはさんで両側にＮ型ソース１４が設けられている。Ｐ型拡散層１６、Ｎ型ソース１４上にはひとつのバッティングコンタクト１９が開いている。Ａ−Ａ’断面図およびＢ−Ｂ’断面図を図７（ｂ）、（ｃ）にそれぞれ示す。絶縁基板２１上の半導体層中にチャネル２２が設けられており、その両側にＡ−Ａ’断面図の場合にはＮ型ソース１４とＮ型ドレイン１５が、Ｂ−Ｂ’断面図の場合にはチャネル２２の電位をとるためのＰ型拡散層１６とＮ型ドレイン１５が設けられている。製造方法は第１実施例と同様である。
【００１４】
（４） 第４実施例
図８に本発明による同極ゲートＭＩＳトランジスタおよびその製造方法を示す。図８（ｄ）が断面図である。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２が設けられている。Ｎ型半導体基板１上のゲート絶縁膜２上にはＰ型ゲート電極３が、Ｐ型半導体基板１１上のゲート絶縁膜２上にはＮ型ゲート電極１３がそれぞれ設けられいる。ソース、ドレインおよび基板コンタクト用拡散層の構造は、第１実施例と同じである。
【００１５】
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極となるノンドープＰｏｌｙ−Ｓｉをパタ−ニングし（図８（ａ））、フォトレジスト７を塗布した後Ｎ型ゲート電極１３、Ｎ型ソース１４、Ｎ型ドレイン１５およびＮ型拡散層６部が開口するようにフォトリソグラフィを行い、イオン注入によりＮ型不純物をドーピングする（図８（ｂ））。その後の工程および条件は第１実施例と同じであるが、Ｎ型ゲート電極１３上にも増速酸化膜１８を得るので（図８（ｃ））、その後のＰ型不純物の全面イオン注入により、Ｎ型半導体基板１上のゲート絶縁膜２上のノンドープＰｏｌｙ−ＳｉはＰ型ゲート電極３となる（図８（ｄ））。
【００１６】
【発明の効果】
従来問題であった２回のフォトリソグラフィと大きなバッティングコンタクトサイズという問題を解決し、１回のフォトリソグラフィでＮ型、Ｐ型拡散層を自己整合的に形成できるＭＩＳトランジスタとその製造方法を供給できるようになった。
【図面の簡単な説明】
【図１】図１は本発明による第１実施例のＭＩＳトランジスタの工程順断面図である。
【図２】図２は従来技術によるＭＩＳトランジスタの工程順断面図である。
【図３】図３は増速酸化膜厚とＡｓドーズ量の関係図である。
【図４】図４はＡｓとＢの深さ方向のＳＩＭＳプロファイルである。
【図５】図５はＬＯＣＯＳ端の断面図である。
【図６】図６は本発明による第２実施例のバッティングコンタクトの平面図である。
【図７】図７は本発明による第３実施例のＳＯＩＭＩＳトランジスタの平面図と断面図である。
【図８】図８は本発明による第４実施例の同極ゲートＭＩＳトランジスタの工程順断面図である。
【符号の説明】
１，１１ 半導体基板
２ ゲート酸化膜
３，１３ ゲート電極
４，１４ ソース
５，１５ ドレイン
６，１６ 基板コンタクト用拡散層
７，１７ フォトレジスト
８，１８ 酸化膜
９，１９ コンタクトホール
２０ フィールド酸化膜
２１ 絶縁基板
２２ チャネル
【発明の属する技術分野】
本発明は、コンピュータ等の電子機器に用いられるＭＩＳトランジスタ、さらに同一基板上に異なる導電型のトランジスタを有するＣＭＯＳ集積回路およびその製造方法に関する。
【０００２】
【従来の技術】
図２に従来の技術のＭＩＳトランジスタおよびその製造方法を示す。図２（ｄ）は従来のＭＩＳトランジスタの断面図である。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３が設けられており、ゲート電極３に隣接した半導体基板１および１１の表面近傍にＰ型ソース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が設けられている。また、これらの近傍には、基板コンタクト用Ｎ型拡散層６およびＰ型拡散層１６が設けられている。従来のＭＩＳトランジスタにおいては、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６とＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６との表面は、ほぼ同じ高さになっている。
【０００３】
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３を形成し（図２（ａ））、フォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６部が開口するようにフォトリソグラフィを行い、Ｎ型不純物をイオン注入によりドーピングした後（図２（ｂ））熱処理する。次に、フォトレジスト１７を塗布後Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６部が開口するようにフォトリソグラフィを行い、Ｐ型不純物をイオン注入によりドーピングする（図２（ｃ））。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のＭＩＳトランジスタの製造方法は、Ｎ型不純物イオン注入用フォトリソグラフィとＰ型不純物イオン注入用フォトリソグラフィの両方が必要であった。しかも、これら両方のパターンがずれてしまうため１つのコンタクトホールでＮ型とＰ型拡散層の両方のコンタクトをとるいわゆるバッティングコンタクトのサイズを大きくしなければならないという問題があった。
【０００５】
【課題を解決するための手段】
そこで、Ｎ型拡散層が開口するようにフォトリソグラフィを行い、Ｎ型不純物をイオン注入によりドーピングした後、Ｎ型拡散層のみが増速するような熱酸化を行い、この増速酸化膜をマスクにＰ型不純物をイオン注入によりドーピングした。
【０００６】
以上の手段により、従来２回必要であったフォトリソグラフィを１回に減らすことができ、さらにＮ型とＰ型拡散層を自己整合的に形成できるためバッティングコンタクトサイズを小さくすることが可能になった。
【０００７】
【発明の実施の形態】
（１） 第１実施例
図１に本発明によるＭＩＳトランジスタおよびその製造方法を示す。図１（ｄ）は本発明のＭＩＳトランジスタの断面図である。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３が設けられており、ゲート電極３に隣接した半導体基板１および１１の表面近傍にＰ型ソース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が設けられている。また、これらの近傍には、基板コンタクト用Ｎ型拡散層６およびＰ型拡散層１６が設けられている。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６の上には酸化膜８が、Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６の上には酸化膜１８がそれぞれ設けられている。Ｐ型ソース４とＮ型拡散層６、Ｎ型ソース１４とＰ型拡散層１６は、互いに自己整合的に位置している。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６の表面はＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６の表面よりも３０ｎｍ以上高くなっている。
【０００８】
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３を形成し（図１（ａ））、フォトレジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６部が開口するようにフォトリソグラフィを行い、イオン注入によりＡｓを５〜８×１０１５／ｃｍ２ の条件でドーピングする（図１（ｂ））。その後、９００℃以上の熱処理を行い、８５０℃以下のウェット雰囲気で熱酸化することにより、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６になる領域上には酸化膜８を得、同時にＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６のみを増速酸化させて、これらの上に増速酸化膜１８を得る（図１（ｃ））。９００℃以上の熱処理を行わないとＬＯＣＯＳ端でのＰＮ接合がリーキになる。その理由は後述する。Ａｓ７×１０１５／ｃｍ２ 、９５０℃のＮ２アニール，８００℃ウェット酸化の条件で、Ａｓ注入領域上の酸化膜厚は１２０ｎｍ、Ａｓ注入領域でない部分の酸化膜厚は２０ｎｍである。増速酸化膜厚とＡｓドーズ量の関係を図３に示す。増速酸化膜厚はドーズ量が多いほど厚い。
【０００９】
次に、これら２つの酸化膜厚差を利用してＢまたはＢＦ２をイオン注入する（図１（ｄ））。そのときの条件は、飛程距離Ｒｐとその分散△Ｒｐが、
Ｒｐ ＞ Ａｓ注入領域でない部分の酸化膜厚
Ｒｐ＋３△Ｒｐ ＜ Ａｓ注入領域上の増速酸化膜厚
の関係にあればよい。この条件で、ＢまたはＢＦ２はＡｓ注入領域の半導体基板には到達しないが、Ａｓ注入領域でない部分の半導体基板には到達する。条件の一例は、ＢＦ２、６０ＫｅＶ、３．５×１０１５／ｃｍ２ である。図３に、このときのＲｐ、Ｒｐ＋３△Ｒｐを示した。これらとＡｓ注入領域上の酸化膜厚、Ａｓ注入領域でない部分の酸化膜厚の関係が、上の不等式を満足していることがわかる。活性化後のＡｓとＢの深さ方向のＳＩＭＳプロファイルを図４に示す。Ｂのほとんどは増速酸化膜内にあり、ＡｓのＳｉ基板表面における濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以上、図４では１０２０ａｔｏｍｓ／ｃｍ３以上の濃度を有するＮ型になっている。以上示したように、Ｎ型拡散層と自己整合的にしかもフォトリソグラフィを行うことなく、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６を形成することができる。この実施例では、Ｎ＋ にＡｓを使用しているが、Ｐを用いることも可能である。
【００１０】
ここで、９００℃以上の熱処理の必要性について述べる。熱処理を行わない場合、ＬＯＣＯＳ端での増速酸化が起きない。そのため、ＬＯＣＯＳ端の断面は図５（ｂ）のようにフィールド酸化膜２０と増速酸化膜１８との間に増速されない酸化膜８の部分ができる。その結果、ＢまたはＢＦ２が突き抜けてＮ＋／Ｐ＋接合ができツェナーブレークダウンによる接合リークが生じる。９００℃以上の熱処理を行うとＬＯＣＯＳ端の断面は図５（ａ）のようになりＮ＋／Ｐ＋接合はできない。Ｎ＋をＰで作る場合には、この熱処理は必要ではない。
【００１１】
（２） 第２実施例
図６は本発明によるバッティングコンタクトの実施例である。ゲート電極３の左右にＮ型ソース１４、Ｎ型ドレイン１５が設けられており、Ｎ型ソース１４に、ゲート電極３の逆側に隣接してＰ型拡散層１６が設けられている。Ｎ型ソース１４とＰ型拡散層１６は一つのバッティングコンタクト１９で電極がとられている。製造方法は第１実施例と同様で、Ｎ型ソース１４、Ｎ型ドレイン１５をフォトリソグラフィとイオン注入により形成し、８５０℃以下のウェット雰囲気で熱酸化した後、全面にＰ型不純物をイオン注入してＰ型拡散層１６を形成する。従って、Ｎ型ソース１４とＰ型拡散層１６との位置関係は自己整合的になる。
【００１２】
従来は、Ｎ型不純物注入、Ｐ型不純物注入およびコンタクトのフォトリソグラフィをアクティブに合わせていたため、これら全ての合わせずれを考慮して、バッティングコンタクトのサイズは通常のコンタクトサイズの３倍程度が必要であった。しかし、本第２実施例では、Ｎ型ソース１４とＰ型拡散層１６とが自己整合的に形成できるので、バッティングコンタクトのサイズは通常のコンタクトサイズの２倍程度で十分である。以上はＮチャネルＭＩＳトランジスタの例であるが、Ｐチャネルでも同じことが言える。
【００１３】
（３） 第３実施例
本発明をＳＯＩ基板を用いたＭＩＳトランジスタに応用した例が第３実施例である。ＳＯＩではトランジスタ一つひとつを完全に分離するため、各トランジスタに必ず基板コンタクトが必要となる。従って、バッティングコンタクトのサイズが重要となる。ＮチャネルＭＩＳトランジスタを例にとって、その平面図を図７（ａ）に示す。ゲート電極３の一方にＮ型ドレイン１５が設けられており、他方には、中央のＰ型拡散層１６をはさんで両側にＮ型ソース１４が設けられている。Ｐ型拡散層１６、Ｎ型ソース１４上にはひとつのバッティングコンタクト１９が開いている。Ａ−Ａ’断面図およびＢ−Ｂ’断面図を図７（ｂ）、（ｃ）にそれぞれ示す。絶縁基板２１上の半導体層中にチャネル２２が設けられており、その両側にＡ−Ａ’断面図の場合にはＮ型ソース１４とＮ型ドレイン１５が、Ｂ−Ｂ’断面図の場合にはチャネル２２の電位をとるためのＰ型拡散層１６とＮ型ドレイン１５が設けられている。製造方法は第１実施例と同様である。
【００１４】
（４） 第４実施例
図８に本発明による同極ゲートＭＩＳトランジスタおよびその製造方法を示す。図８（ｄ）が断面図である。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２が設けられている。Ｎ型半導体基板１上のゲート絶縁膜２上にはＰ型ゲート電極３が、Ｐ型半導体基板１１上のゲート絶縁膜２上にはＮ型ゲート電極１３がそれぞれ設けられいる。ソース、ドレインおよび基板コンタクト用拡散層の構造は、第１実施例と同じである。
【００１５】
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極となるノンドープＰｏｌｙ−Ｓｉをパタ−ニングし（図８（ａ））、フォトレジスト７を塗布した後Ｎ型ゲート電極１３、Ｎ型ソース１４、Ｎ型ドレイン１５およびＮ型拡散層６部が開口するようにフォトリソグラフィを行い、イオン注入によりＮ型不純物をドーピングする（図８（ｂ））。その後の工程および条件は第１実施例と同じであるが、Ｎ型ゲート電極１３上にも増速酸化膜１８を得るので（図８（ｃ））、その後のＰ型不純物の全面イオン注入により、Ｎ型半導体基板１上のゲート絶縁膜２上のノンドープＰｏｌｙ−ＳｉはＰ型ゲート電極３となる（図８（ｄ））。
【００１６】
【発明の効果】
従来問題であった２回のフォトリソグラフィと大きなバッティングコンタクトサイズという問題を解決し、１回のフォトリソグラフィでＮ型、Ｐ型拡散層を自己整合的に形成できるＭＩＳトランジスタとその製造方法を供給できるようになった。
【図面の簡単な説明】
【図１】図１は本発明による第１実施例のＭＩＳトランジスタの工程順断面図である。
【図２】図２は従来技術によるＭＩＳトランジスタの工程順断面図である。
【図３】図３は増速酸化膜厚とＡｓドーズ量の関係図である。
【図４】図４はＡｓとＢの深さ方向のＳＩＭＳプロファイルである。
【図５】図５はＬＯＣＯＳ端の断面図である。
【図６】図６は本発明による第２実施例のバッティングコンタクトの平面図である。
【図７】図７は本発明による第３実施例のＳＯＩＭＩＳトランジスタの平面図と断面図である。
【図８】図８は本発明による第４実施例の同極ゲートＭＩＳトランジスタの工程順断面図である。
【符号の説明】
１，１１ 半導体基板
２ ゲート酸化膜
３，１３ ゲート電極
４，１４ ソース
５，１５ ドレイン
６，１６ 基板コンタクト用拡散層
７，１７ フォトレジスト
８，１８ 酸化膜
９，１９ コンタクトホール
２０ フィールド酸化膜
２１ 絶縁基板
２２ チャネル
Claims (5)
- 厚いフィールド酸化膜が表面の一部に形成された半導体層に、
第１導電型の不純物を前記厚いフィールド酸化膜の端部の一部に接して、選択的にドーピングして第１導電型拡散領域を形成する第１工程と、
前記第１工程の後に、前記半導体層を９００℃以上で熱処理して、その後に８５０℃を超えない温度で酸化処理をし、前記第１導電型拡散領域の上に厚い酸化膜を、前記第１導電型の不純物がドーピングされていない前記半導体層の他の領域に薄い酸化膜をそれぞれ形成する第２工程と、
前記第２工程の後に、前記半導体層に第２導電型の不純物をドーピングして前記他の領域に第２導電型拡散領域を形成する第３工程からなることを特徴とする半導体装置の製造方法。 - 前記第２工程の酸化処理を、ウェット雰囲気で熱酸化する請求項１記載の半導体装置の製造方法。
- 前記第３工程の後に少なくとも１つのコンタクトホールを形成する第４工程を含み、前記１つのコンタクトホールに前記第１導電型拡散領域と前記第２導電型拡散領域とが含まれることを特徴とする請求項１乃至請求項２記載の半導体装置の製造方法。
- 前記半導体層は、SOIからなる請求項１乃至請求項３記載の半導体装置の製造方法。
- 前記第１導電型はＮ型の導電型であり、前記第２導電型はP型の導電型である請求項１乃至請求項４記載の半導体装置の製造方法。
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