JP4947111B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4947111B2
JP4947111B2 JP2009194330A JP2009194330A JP4947111B2 JP 4947111 B2 JP4947111 B2 JP 4947111B2 JP 2009194330 A JP2009194330 A JP 2009194330A JP 2009194330 A JP2009194330 A JP 2009194330A JP 4947111 B2 JP4947111 B2 JP 4947111B2
Authority
JP
Japan
Prior art keywords
layer
conductivity type
semiconductor substrate
region
collector layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009194330A
Other languages
English (en)
Other versions
JP2010161335A (ja
Inventor
雅紀 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2009194330A priority Critical patent/JP4947111B2/ja
Priority to US12/591,694 priority patent/US8507352B2/en
Publication of JP2010161335A publication Critical patent/JP2010161335A/ja
Application granted granted Critical
Publication of JP4947111B2 publication Critical patent/JP4947111B2/ja
Priority to US13/920,307 priority patent/US8609502B1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、ＩＧＢＴ（絶縁ゲート型電界効果トランジスタ）とフリーホイールダイオード（単にダイオードという）を同チップ内に形成する半導体装置の製造方法に関するものである。
従来、ＩＧＢＴとダイオードとを同チップに備えた半導体装置では、ダイオード形成領域にカソード層となるｎ+型層を形成し、ＩＧＢＴ形成領域にコレクタ層となるｐ+型層を形成する（例えば、特許文献１参照）。このような構造の半導体装置の製造プロセスでは、薄膜状態でハンドリングを行うと割れなどが生じることから、以下のような製造方法を用いて半導体装置を製造している。図２３および図２４は、従来のＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
図２３（ａ）に示すように、まず、２００μｍ以上で反りのないＦＺ基板等のｎ型半導体基板Ｊ１を用意し、このｎ型半導体基板Ｊ１の主表面上に酸化膜Ｊ２を形成したのち、酸化膜Ｊ２をパターニングして所望位置に開口パターンを形成する。この酸化膜Ｊ２に形成した開口パターンに、ｐ型不純物のイオン注入を行って外周領域のｐ型拡散層Ｊ３やｐ型ガードリング層Ｊ４を形成する。また、この開口パターンは以降のパターニングにおけるアライメントターゲットとなる。
次に、図２３（ｂ）に示すように、ｐ型ベース領域Ｊ５を形成したのち、ＩＧＢＴ形成領域にトレンチゲート構造Ｊ６を形成したり、ゲート配線Ｊ７やエミッタ電極Ｊ８などを形成することでＭＯＳデバイスを形成する。
そして、図２３（ｃ）に示すように、ｎ型半導体基板Ｊ１の主表面側（ＭＯＳデバイスを形成した側）に接着剤等を介してサポート基盤Ｊ１０を貼り付けた後、図２３（ｄ）に示すように、ｎ型半導体基板Ｊ１を裏面側から薄膜化することで所望厚さとする。このとき、ｎ型半導体基板Ｊ１が薄膜化されるが、サポート基盤Ｊ１０が貼り付けられているため、薄膜状態でハンドリングが行われることはない。また、このような薄膜化の手法として、例えばグラインドやウェットエッチングなどによる薄膜化が考えられるが、グラインドで行った場合には多量のパーティクルが発生することとなる。
続いて、図２４（ａ）に示すように、ｎ型半導体基板Ｊ１の裏面側からｎ型不純物をイオン注入する。その後、図２４（ｂ）に示すように、マスクを配置したのちそれをパターニングして所望位置を開口させ、開口部からｐ型不純物を注入する工程と、マスクを配置したのちそれをパターニングして所望位置を開口させ、開口部からｎ型不純物を注入する工程を行ったのち、アニールすることで、ＦＳ（フィールドストップ）層Ｊ１１に加え、ｐ++型コレクタ層Ｊ１２、ｎ++型カソード層（第１導電型層）Ｊ１３を形成する。
次に、図２４（ｃ）に示すように、ｐ++型コレクタ層Ｊ１２およびｎ++型カソード層Ｊ１３に接する裏面電極Ｊ１４を形成したのち、図２４（ｄ）に示すように、サポート基盤Ｊ１０を剥がす。これにより、ＩＧＢＴとダイオードとを同チップに備えた半導体装置が完成する。
特開２００５−５７２３５号公報
しかしながら、上記のような従来の製造方法によると、ｎ型半導体基板Ｊ１の主表面側にＭＯＳデバイスを形成してからＦＳ層Ｊ１１に加え、ｐ++型コレクタ層Ｊ１２、ｎ++型カソード層Ｊ１３を形成している。このため、これらを形成するためのｎ型不純物もしくはｐ型不純物のイオン注入後に行うアニールをレーザアニールによってしか行えなくなる。すなわち、ｎ型半導体基板Ｊ１の主表面側に保護膜や配線構造が備えられており、例えばポリイミドで構成される保護膜は３５０℃、Ａｌにて構成される配線構造は４９０℃、サポート基盤Ｊ１０の接着層は２００℃までしか高温に耐えられないため、基板全体が高温になるようなアニールは行えず、裏面のみ局所的に高温化できるレーザアニールしか選択できない。
そして、レーザアニールは、瞬間的なアニールのため、注入された不純物を活性化することはできるが、拡散することができないため、耐圧リークを起こし易い。特に、上述したようにｎ型半導体基板Ｊ１の裏面側からの薄膜化をグラインドで行う場合には、多量のパーティクルが発生し、これがイオン注入時に遮蔽する役割を果たしてしまい、ＦＳ層Ｊ１１、ｐ++型コレクタ層Ｊ１２、ｎ++型カソード層Ｊ１３の欠損を生じさせ、上記のような耐圧リークを発生させ易くする。
さらに、ｐ++型コレクタ層Ｊ１２やｎ++型カソード層Ｊ１３をパターニング形成するときのアライメントを取る際には、表面側に形成された絶縁膜（例えば、トレンチゲート構造に備えられるゲート酸化膜等）をアライメントキーとして行うことになる。このため、ｐ++型コレクタ層Ｊ１２とｎ++型カソード層Ｊ１３との位置関係にもズレが生じ、例えば、これらの間隔が開き過ぎたり、これらが重なり合って形成されたりする。
なお、ダイオード形成領域にリカバリ時のホールの枯渇を防止するために、カソード層となるｎ型層内に部分的にｐ型層を形成する場合もあるが、この場合にも、上記のようにｐ型層の形成位置がずれるため、同様のことが言える。
本発明は上記点に鑑みて、レーザアニール以外のアニールも行え、かつ、薄膜状態でのハンドリングを行わなくて済み、さらに、ＩＧＢＴのコレクタ層とダイオードの第１導電型層との位置関係のズレを防止できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、コレクタ層（１ａ）の形成予定領域が開口するマスク（４１）を用いて、半導体基板（３０）における裏面に対してコレクタ層（１ａ）を形成するための第２導電型不純物のイオン注入を行う工程と、コレクタ層（１ａ）を増速酸化させて酸化膜（４２）を形成する工程と、酸化膜（４２）をマスクとして、半導体基板（３０）における裏面に対して第１導電型層（１ｂ）を形成するための第１導電型不純物のイオン注入を行う工程と、半導体基板（３０）における酸化膜（４２）および第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、サポート基盤（３３）にて支持した状態で半導体基板（３０）の主表面側を薄膜化する工程と、薄膜化した半導体基板（３０）の主表面に、ベース領域（３）、エミッタ領域（５）およびトレンチ（４）、ゲート絶縁膜（６）、ゲート電極（７）および上部電極（１２）を形成する工程と、を含み、素子部を形成する工程では、酸化膜（４２）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行って、半導体基板（３０）の主表面側の素子部を形成することでいることを特徴としている。
このような製造方法によれば、ＭＯＳデバイス形成前にＩＧＢＴ形成領域におけるコレクタ層（１ａ）およびダイオード形成領域における第１導電型層（１ｂ）を形成しているため、レーザアニール以外のアニールも行える。また、ＭＯＳデバイス形成前にサポート基盤（３３）を接合しているため、薄膜状態でのハンドリングを行わなくて済む。さらに、コレクタ層（１ａ）を酸化させて形成した酸化膜（４２）をマスクとして第１導電型層（１ｂ）を形成しているため、コレクタ層（１ａ）に対して第１導電型層（１ｂ）が自己整合的に形成される。このため、ＩＧＢＴのコレクタ層（１ａ）とダイオードの第１導電型層（１ｂ）との位置関係のズレを防止できる。また、酸化膜（４２）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行っているため、主表面側における位置合せ用のターゲット作成工程の低減を図ることも可能となる。
例えば、請求項２に記載したように、コレクタ層（１ａ）を形成するための第２導電型不純物のイオン注入を行う工程では、マスクとしてシリコン窒化膜（４１）を用いることができ、酸化膜（４２）を形成する工程では、そのシリコン窒化膜（４１）をマスクとして増速酸化を行うことにより、シリコン窒化膜（４１）にて覆われた部分に酸化膜（４２）が形成されないようにすると好ましい。このようにすれば、増速酸化が顕著でない場合であっても、シリコン窒化膜（４１）で覆われた所に酸化膜（４２）が形成されないようにできるため、その後にシリコン窒化膜（４１）を除去することで、所望位置に第１導電型層（１ｂ）を形成するための第１導電型不純物のイオン注入を行うことができる。
請求項３に記載の発明では、主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、第１導電型層（１ｂ）の形成予定領域が開口するマスクを用いて、半導体基板（３０）における裏面に対して第１導電型層（１ｂ）を形成するための第１導電型不純物のイオン注入を行う工程と、熱酸化を行うことにより、第１導電型層（１ｂ）を増速酸化させて酸化膜（３１）を形成する工程と、酸化膜（３１）をマスクとしてコレクタ層（１ａ）を形成するための第２導電型不純物のイオン注入を行う工程と、半導体基板（３０）における酸化膜（３１）およびコレクタ層（１ａ）側にサポート基盤（３３）を接合する工程と、サポート基盤（３３）にて支持した状態で半導体基板（３０）の主表面側を薄膜化する工程と、薄膜化した半導体基板（３０）の主表面に、ベース領域（３）、エミッタ領域（５）およびトレンチ（４）、ゲート絶縁膜（６）、ゲート電極（７）および上部電極（１２）を形成する工程と、を含み、素子部を形成する工程では、酸化膜（３１）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行って、半導体基板（３０）の主表面側の素子部を形成することを特徴としている。
このような製造方法によれば、ＭＯＳデバイス形成前にＩＧＢＴ形成領域におけるコレクタ層（１ａ）およびダイオード形成領域における第１導電型層（１ｂ）を形成しているため、レーザアニール以外のアニールも行える。また、ＭＯＳデバイス形成前にサポート基盤（３３）を接合しているため、薄膜状態でのハンドリングを行わなくて済む。さらに、第１導電型層（１ｂ）を増速酸化させて形成した酸化膜（３１）をマスクとしてコレクタ層（１ａ）を形成しているため、第１導電型層（１ｂ）に対してコレクタ層（１ａ）が自己整合的に形成される。このため、ＩＧＢＴのコレクタ層（１ａ）とダイオードの第１導電型層（１ｂ）との位置関係のズレを防止できる。また、酸化膜（３１）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行っているため、主表面側における位置合せ用のターゲット作成工程の低減を図ることも可能となる。
例えば、請求項４に記載したように、第１導電型層（１ｂ）を形成するための第１導電型不純物のイオン注入を行う工程では、マスクとしてシリコン窒化膜を用い、酸化膜（３１）を形成する工程では、シリコン窒化膜をマスクとして増速酸化を行うことにより、シリコン窒化膜にて覆われた部分に酸化膜（３１）が形成されないようにすると好ましい。このようにすれば、増速酸化が顕著でない場合であっても、シリコン窒化膜で覆われた所に酸化膜（３１）が形成されないようにできるため、その後にシリコン窒化膜を除去することで、所望位置にコレクタ層（１ａ）を形成するための第２導電型不純物のイオン注入を行うことができる。
請求項５に記載の発明では、主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、半導体基板（３０）における裏面全面に第２導電型不純物のイオン注入を行うことでコレクタ層（１ａ）を形成する工程と、第１導電型層（１ｂ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、第１導電型層（１ｂ）の形成予定領域において凹部を形成することにより、コレクタ層（１ａ）を除去して半導体基板（３０）を露出させる工程と、シリコン窒化膜（４１）をマスクとして用いて、露出した半導体基板（３０）に対して第１導電型不純物のイオン注入を行うことで第１導電型層（１ｂ）を形成する工程と、シリコン窒化膜（４１）にてコレクタ層（１ａ）を覆った状態で、第１導電型層（１ｂ）を酸化させて酸化膜（４２）を形成する工程と、シリコン窒化膜（４１）を除去した後、半導体基板（３０）における酸化膜（４２）および第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、サポート基盤（３３）にて支持した状態で半導体基板（３０）の主表面側を薄膜化する工程と、薄膜化した半導体基板（３０）の主表面に、ベース領域（３）、エミッタ領域（５）およびトレンチ（４）、ゲート絶縁膜（６）、ゲート電極（７）および上部電極（１２）を含む素子部を形成する工程と、を含み、素子部を形成する工程では、酸化膜（４２）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行って、半導体基板（３０）の主表面側の素子部を形成することを特徴としている。
このように、コレクタ層（１ａ）を半導体基板（３０）の裏面全面に形成しておき、その後、シリコン窒化膜（４１）をマスクとして第１導電型層（１ｂ）の形成予定位置に凹部を形成してコレクタ層（１ａ）を除去し、その凹部内に第１導電型層（１ｂ）を形成するようにしても良い。このようにしても、請求項１と同様の効果を得ることができる。
請求項６に記載の発明では、主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、半導体基板（３０）における裏面全面に第１導電型不純物のイオン注入を行うことで第１導電型層（１ｂ）を形成する工程と、コレクタ層（１ａ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、コレクタ層（１ａ）の形成予定領域において凹部を形成することにより、第１導電型層（１ｂ）を除去して半導体基板（３０）を露出させる工程と、シリコン窒化膜（４１）をマスクとして用いて、露出した半導体基板（３０）に対して第２導電型不純物のイオン注入を行うことでコレクタ層（１ａ）を形成する工程と、シリコン窒化膜（４１）にて第１導電型層（１ｂ）を覆った状態で、コレクタ層（１ａ）を酸化させて酸化膜（４２）を形成する工程と、シリコン窒化膜（４１）を除去した後、半導体基板（３０）における酸化膜（４２）および第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、サポート基盤（３３）にて支持した状態で半導体基板（３０）の主表面側を薄膜化する工程と、薄膜化した半導体基板（３０）の主表面に、ベース領域（３）、エミッタ領域（５）およびトレンチ（４）、ゲート絶縁膜（６）、ゲート電極（７）および上部電極（１２）を含む素子部を形成する工程と、を含み、素子部を形成する工程では、酸化膜（４２）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行って、半導体基板（３０）の主表面側の素子部を形成することを特徴としている。
このように、請求項５に対して、コレクタ層（１ａ）と第１導電型層（１ｂ）の形成順序を逆にし、コレクタ層（１ａ）が第１導電型層（１ｂ）よりも後で形成されるようにしても良い。このようにしても、請求項１と同様の効果を得ることができる。
請求項７に記載の発明では、主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、第１導電型層（１ｂ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、第１導電型層（１ｂ）の形成予定領域において半導体基板（３０）に対して凹部を形成する工程と、シリコン窒化膜（４１）をマスクとして用いて、露出した半導体基板（３０）に対して第１導電型不純物のイオン注入を行うことで第１導電型層（１ｂ）を形成する工程と、シリコン窒化膜（４１）にて半導体基板（３０）におけるコレクタ層（１ａ）の形成予定領域を覆った状態で、第１導電型層（１ｂ）を酸化させて酸化膜（４２）を形成する工程と、シリコン窒化膜（４１）を除去した後、酸化膜（４２）をマスクとして半導体基板（３０）における裏面に第２導電型不純物のイオン注入を行うことでコレクタ層（１ａ）を形成する工程と、半導体基板（３０）における酸化膜（４２）および第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、サポート基盤（３３）にて支持した状態で半導体基板（３０）の主表面側を薄膜化する工程と、薄膜化した半導体基板（３０）の主表面に、ベース領域（３）、エミッタ領域（５）およびトレンチ（４）、ゲート絶縁膜（６）、ゲート電極（７）および上部電極（１２）を含む素子部を形成する工程と、を含み、素子部を形成する工程では、酸化膜（４２）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行って、半導体基板（３０）の主表面側の素子部を形成することを特徴としている。
このように、半導体基板（３０）における第１導電型層（１ｂ）の形成予定位置に凹部を形成しておき、その凹部内に第１導電型層（１ｂ）を形成し、その後、凹部内に酸化膜（４２）を形成し、それをマスクとしてコレクタ層（１ａ）を形成することもできる。このようにしても、請求項１と同様の効果を得ることができる。
請求項８に記載の発明では、主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、コレクタ層（１ａ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、コレクタ層（１ａ）の形成予定領域において半導体基板（３０）に対して凹部を形成する工程と、シリコン窒化膜（４１）をマスクとして用いて、露出した半導体基板（３０）に対して第２導電型不純物のイオン注入を行うことでコレクタ層（１ａ）を形成する工程と、シリコン窒化膜（４１）にて半導体基板（３０）における第１導電型層（１ｂ）の形成予定領域を覆った状態で、コレクタ層（１ａ）を酸化させて酸化膜（４２）を形成する工程と、シリコン窒化膜（４１）を除去した後、酸化膜（４２）をマスクとして半導体基板（３０）における裏面に第１導電型不純物のイオン注入を行うことで第１導電型層（１ｂ）を形成する工程と、半導体基板（３０）における酸化膜（４２）および第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、サポート基盤（３３）にて支持した状態で半導体基板（３０）の主表面側を薄膜化する工程と、薄膜化した半導体基板（３０）の主表面に、ベース領域（３）、エミッタ領域（５）およびトレンチ（４）、ゲート絶縁膜（６）、ゲート電極（７）および上部電極（１２）を含む素子部を形成する工程と、を含み、素子部を形成する工程では、酸化膜（４２）をアライメントのターゲットとして用いて、半導体基板（３０）の裏面の第１導電型層（１ｂ）およびコレクタ層（１ａ）との位置あわせを行って、半導体基板（３０）の主表面側の素子部を形成することを特徴としている。
このように、請求項７に対して、コレクタ層（１ａ）と第１導電型層（１ｂ）の形成順序を逆にし、コレクタ層（１ａ）よりも第１導電型層（１ｂ）が後で形成されるようにしても良い。このようにしても、請求項１と同様の効果を得ることができる。
請求項９に記載の発明では、上部電極（１２）を形成したのち、半導体基板（３０）の主表面側において支持部材（３４）を貼り付ける工程と、支持部材（３４）にて支持した状態でサポート基盤（３３）を除去し、第１導電型層（１ｂ）およびコレクタ層（１ａ）を露出させる工程と、露出した第１導電型層（１ｂ）およびコレクタ層（１ａ）の表面に下部電極（１４）を形成する工程と、を含んでいることを特徴としている。
このように、上部電極（１２）を形成した後、半導体基板（３０）の主表面側において支持部材（３４）を貼り付け、支持部材（３４）にて支持した状態でサポート基盤（３３）を除去したりするなどの後工程を行えば、上部電極（１２）を形成した後でも薄膜状態でのハンドリングを行わなくて済む。
請求項１０に記載の発明では、下部電極（１４）を平坦化する工程を含んでいることを特徴としている。
酸化によってコレクタ層（１ａ）と第１導電型層（１ｂ）それぞれの表面の間に形成される段差は丸みを帯びた構造となるため、その表面に形成される下部電極（１４）を必ずしも平坦化しなければならない訳ではない。しかしながら、平坦化を行うことにより、下部電極（１４）を実装する際に段差の影響が無くなり、より良好な接合が行えるようにできる。
請求項１１に記載の発明では、下部電極（１４）に対してダイシングテープを貼り付けたのち支持部材（３４）を除去し、ダイシングテープを貼り付けた状態でチップ単位にダイシングする工程を含んでいることを特徴としている。
このように、下部電極（１４）にダイシングテープを貼り付けておき、その状態でダイシングを行うようにすれば、この工程でもＭＯＳデバイス等が形成された半導体基板（３０）を薄膜の状態のままハンドリングすることなく取り扱うことができる。
請求項１２に記載したように、半導体基板（３０）における裏面に対してＦＳ層（２ａ）を形成する工程を行う場合、コレクタ層（１ａ）を形成するためのイオン注入工程および第１導電型層（１ｂ）を形成するためのイオン注入工程を例えばＦＳ層（２ａ）の形成後に行うことができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の断面構成を示す図である。 図１に示すＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 図２に続く半導体装置の製造工程を示した断面図である。 図３に続く半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 図５に続く半導体装置の製造工程を示した断面図である。 図６に続く半導体装置の製造工程を示した断面図である。 図５〜図７の製造工程によって完成した半導体装置の断面図である。 本発明の第３実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 図９に続く半導体装置の製造工程を示した断面図である。 図１０に続く半導体装置の製造工程を示した断面図である。 本発明の第４実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 図１２に続く半導体装置の製造工程を示した断面図である。 図１３に続く半導体装置の製造工程を示した断面図である。 本発明の第５実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 図１５に続く半導体装置の製造工程を示した断面図である。 図１６に続く半導体装置の製造工程を示した断面図である。 本発明の第６実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 本発明の第７実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 図１９に続く半導体装置の製造工程を示した断面図である。 図２０に続く半導体装置の製造工程を示した断面図である。 本発明の第８実施形態にかかるＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 従来のＩＧＢＴとダイオードを一体化した半導体装置の製造工程を示した断面図である。 図２３に続く半導体装置の製造工程を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴとダイオードが一体化された半導体装置の断面構造を示した断面模式図である。以下、この図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。
図１に示すように、本実施形態の半導体装置には、ＩＧＢＴが備えられるセル領域とその外周を囲むように構成された外周領域が形成されている。ｐ++型コレクタ層１ａおよびｎ++型カソード層（第１導電型層）１ｂの表面に、高濃度のｎ型不純物層で構成されたＦＳ層（フィールドストップ層）２ａが備えられていると共に、このＦＳ層２ａの上にｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂやＦＳ層２ａよりも低不純物濃度で構成されたｎ-型ドリフト層２が備えられている。
ｐ++型コレクタ層１ａは、ｐ型不純物として例えばボロンがドーピングされて構成され、５×１０14〜５×１０15ｃｍ-3（例えば１×１０15ｃｍ-3）の不純物濃度とされている。ｎ++型カソード層１ｂは、ｎ型不純物として例えばリンがドーピングされて構成され、１×１０15〜１×１０16ｃｍ-3（例えば５×１０15ｃｍ-3）の不純物濃度とされている。ＦＳ層２ａも、ｎ型不純物として例えばリンがドーピングされて構成され、１×１０12〜１×１０14ｃｍ-3（例えば５×１０13ｃｍ-3）の不純物濃度とされている。ｎ-型ドリフト層２については、比抵抗が４０〜７０Ω・ｃｍ（例えば５５Ω・ｃｍ）となる不純物濃度とされている。なお、ＦＳ層２ａは、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。
そして、セル領域において、ｎ-型ドリフト層２の表層部には、所定厚さ（例えば４μｍ）、所定不純物濃度（例えば１×１０14ｃｍ-3）のｐ型ベース領域３が形成されている。さらに、セル領域におけるＩＧＢＴ形成領域には、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、トレンチ４は複数所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ４が構成する環状構造は複数本ずつを１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。
隣接するトレンチ４によってｐ型ベース領域３が複数に分割された状態となるが、少なくともその一部は、チャネル領域を構成するチャネルｐ層３ａとなり、このチャネルｐ層３ａの表層部に、チャネルｐ層３ａよりも浅い所定不純物濃度（例えば２×１０14ｃｍ-3）で構成されたｎ+型エミッタ領域５が形成されている。なお、本実施形態では、分割された各ｐ型ベース領域３がチャネルｐ層３ａとなる場合を図示してあるが、そのうちの一部がｎ+型エミッタ領域５が形成されないフロート層とされても良い。
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、トレンチ４の側面に接するように配置されている。より詳しくは、トレンチ４の長手方向に沿って棒状に延設され、トレンチ４の先端よりも内側で終端した構造とされている。
各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７とにより埋め込まれている。
これらのうち、ゲート電極７は、図１とは別断面において互いに電気的に接続され、絶縁膜８上に形成されたドープトＰｏｌｙ−Ｓｉ層９に接続されている。そして、ドープトＰｏｌｙ−Ｓｉ層９上の層間絶縁膜１０にはコンタクトホール１０ａが形成されており、このコンタクトホール１０ａを通じてドープトＰｏｌｙ−Ｓｉ９とゲート電圧が印加されるゲート配線１１とが接続されることで、各ゲート電極７とゲート配線１１とが導通させられている。
さらに、ｎ+型エミッタ領域５およびチャネルｐ層３ａは、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じて上部電極１２と電気的に接続されており、上部電極１２とゲート配線１１とは保護膜１３などによって電気的に分離されている。そして、ｐ++型コレクタ層１ａの裏面側に下部電極１４が形成されることにより、ＩＧＢＴが構成されている。
また、セル領域におけるダイオード形成領域では、ｎ++型カソード層１ｂと対応する位置においてトレンチ４が形成されていないため、ｐ型ベース領域３をアノードとし、ｎ-型ドリフト層２、ｎ+型ＦＳ層２ａおよびｎ++型カソード層１ｂをカソードとして、ＰＮ接合によるダイオードが構成されている。このダイオードにおけるアノードとなるｐ型ベース領域３は、上部電極１２と電気的に接続されており、カソードの一部となるｎ++型カソード層１ｂは、下部電極１４と電気的に接続されている。
このため、ＩＧＢＴとダイオードとは、エミッタとアノードとが電気的に接続されると共に、コレクタとカソードとが電気的に接続されることで、同一チップにおいて互いに並列接続された構造とされている。
一方、外周領域においては、ｎ-型ドリフト層２の表層部において、セル領域の外周を囲むようにｐ型ベース領域３よりも深くされたｐ型拡散層２０が形成されていると共に、更にｐ型拡散層２０の外周を囲むようにｐ型ガードリング層２１が多重リング構造として形成されている。各ｐ型ガードリング層２１は、層間絶縁膜１０に形成されたコンタクトホール１０ｃを通じて、各ｐ型ガードリング層２１と対応して配置された外周電極２２に対して電気的に接続されている。各外周電極２２は、互いに電気的に分離されており、ｐ型ガードリング層２１と同様に多重リング構造とされている。
以上のような構造により、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置が構成されている。続いて、本実施形態のＩＧＢＴとダイオードとを一体化した半導体装置の製造方法について説明する。図２〜図４は、本実施形態の半導体装置の製造工程を示した断面図である。
〔図２（ａ）に示す工程〕
まず、２００μｍ以上で反りのないＦＺ基板等のｎ型半導体基板３０を用意し、このｎ型半導体基板３０の主表面とは反対側となる裏面にｎ型不純物をイオン注入すると共にアニール処理を行う。これにより、ｎ型半導体基板３０の裏面に例えば深さ１．０〜２．０μｍでｎ+型ＦＳ層２ａが形成されると共に、ｎ型半導体基板３０のうちＦＳ層２ａ以外の部分によってｎ-型ドリフト層２が構成される。
〔図２（ｂ）に示す工程〕
次に、ｎ型半導体基板３０の裏面側、具体的にはＦＳ層２ａのうちカソード層形成予定領域が開口するマスクを用いてさらにｎ型不純物をイオン注入したのち、アニール処理を行うことで例えば深さ０．５μｍでｎ++型カソード層１ｂを形成する。
〔図２（ｃ）に示す工程〕
熱酸化を行うことにより酸化膜３１を形成する。この熱酸化により、ｎ型不純物が高濃度に注入されているｎ++型カソード層１ｂに関しては増速酸化され、酸化膜３１の厚みが他の領域よりも厚くなる。このとき、酸化膜３１のうちＦＳ層２ａとｎ++型カソード層１ｂとの境界位置においては、バーズビーク状の丸みを帯びた段差が構成されることになる。
そして、必要に応じて酸化膜３１のうちＦＳ層２ａの表面に形成された部分を例えばエッチバックなどにより除去する。このとき、ｎ型不純物としてＦＳ層２ａにはリン（Ｐ）を用い、ｎ++型カソード層１ｂにはヒ素（Ａｓ）を用いている場合には、ヒ素の方がリンよりもより増速酸化され易く、酸化膜３１のうちｎ++型カソード層１ｂの表面に形成される部分の厚みと比べてＦＳ層２ａの表面に形成される部分の厚みが十分に薄くなるため、その場合にはＦＳ層２ａの表面に形成された部分を除去する必要もない。
〔図２（ｄ）に示す工程〕
酸化膜３１をマスクとしてｐ型不純物をイオン注入すると共に、アニール処理を行うことにより、例えば深さ０．３μｍでｐ++型コレクタ層１ａを形成する。これにより、ｐ++型コレクタ層１ａが酸化膜３１の除去された領域もしくは薄くなっている領域に形成されることになるため、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。また、図２（ｃ）に示す工程で実施した酸化工程によってｎ++型カソード層１ｂが食われて凹んでおり、かつ、ＦＳ層２ａとｎ++型カソード層１ｂとの境界位置が丸みを帯びた形状で酸化されていることから、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した状態となる。
〔図３（ａ）に示す工程〕
ｎ型半導体基板３０の裏面側、具体的にはｎ++型カソード層１ｂの表面の酸化膜３１とｐ++型コレクタ層１ａの表面にＰｏｌｙ−Ｓｉもしくはシリコン酸化膜（ＳｉＯ2）等で構成される接合用層３２を成膜する。
〔図３（ｂ）に示す工程〕
接合用層３２を介して、ｎ型半導体基板３０の裏面側に例えばＳｉ等で構成されるサポート基盤３３を接合する。なお、ここではサポート基盤３３を接合しているが、接合用層３２の表面にＳｉをＣＶＤ法にてデポジションすること、エピタキシャル成長させること、もしくは、他の材料で構成される支持基板を貼り付けること等によって、サポート基盤３３をｎ型半導体基板３０の裏面側に配置するようにしても良い。
〔図３（ｃ）に示す工程〕
ｎ型半導体基板３０を主表面側から研削もしくはエッチングして薄膜化する。これにより、ｎ-型ドリフト層２として適切な厚さにし、ｎ型半導体基板３０にてｎ-型ドリフト層２を構成する。
〔図３（ｄ）に示す工程〕
ｎ-型ドリフト層２の表層部に、ｐ型拡散層２０やｐ型ガードリング層２１を形成すると共に、ｐ型ベース領域３を形成する。これらの形成の際には、ｎ型半導体基板３０の裏面側において、ｎ++型カソード層１ｂの表面に酸化膜３１が形成されているため、赤外線などを用いて酸化膜３１をターゲットとしてｐ型拡散層２０やｐ型ガードリング層２１の形成工程やｐ型ベース領域３の形成工程におけるｐ型不純物のイオン注入を行うことができる。また、主表面側における位置合せ用のターゲット作成工程の低減を図ることも可能となる。
〔図４（ａ）に示す工程〕
ＩＧＢＴ形成領域やダイオード形成領域に、周知の手法により、トレンチ４、ｎ+型エミッタ領域５、ゲート絶縁膜６、ゲート電極７、絶縁膜８、ドープトＰｏｌｙ−Ｓｉ９、層間絶縁膜１０、ゲート配線１１、上部電極１２および保護膜１３を含む素子部を形成することで、ＭＯＳデバイスを形成する。また、外周領域にも、外周電極２２や保護膜１３を形成する。
〔図４（ｂ）に示す工程〕
ｎ型半導体基板３０の主表面側、具体的には上部電極１２および保護膜１３の表面にサポート基盤もしくはテープなどの支持部材３４を貼ったのち、ｎ型半導体基板３０の裏面側において、サポート基盤３３および接合用層３２を取り除いてｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂを露出させる。このとき、支持部材３４が貼り付けられているため、ＭＯＳデバイス等が形成されたｎ型半導体基板３０を薄膜の状態のままハンドリングすることなく取り扱うことができる。
この工程に関しては、どのような手法で行っても良いが、例えば、サポート基盤３３および接合用層３２をグラインドまたはウェットエッチングによって除去する手法などを採用できる。ウェットエッチングの場合、接合用層３２をＰｏｌｙ−Ｓｉで構成しているのであれば、Ｐｏｌｙ−Ｓｉ面が出たら自動的にエッチングを止め、その後、Ｐｏｌｙ−ＳｉとＳｉＯ2とを選択エッチングすることで精度良く、サポート基盤３３および接合用層３２を除去することができる。また、サポート基盤３３および接合用層３２をスライスカット、スマートカット、エルトラン、レーザーリフトオフなどの手法で除去することもできる。
〔図４（ｃ）に示す工程〕
ｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂの表面に、下部電極１４を形成する。例えば、アルミニウムをデポジションすることにより、下部電極１４を形成することができる。このとき、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂとの段差により、下部電極１４の最表面に段差が形成されることになる。しかし、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂとの段差が丸みを持ったものであるため、その上に形成された下部電極１４の最表面の段差も丸みを持った構造となる。また、このようにｐ++型コレクタ層１ａとｎ++型カソード層１ｂとの段差が丸みを持った構造であるため、その上に下部電極１４を形成しても、メタルの未成長やメタルクラックが発生することなく、良好に下部電極１４を形成することができる。
〔図４（ｄ）に示す工程〕
下部電極１４の最表面を平坦化する。上述したように、下部電極１４の最表面の段差は、丸みを持った構造であるため、最表面の平坦化を必ずしも行わなければならない訳ではないが、平坦化を行うことにより、下部電極１４を実装する際に段差の影響が無くなり、より良好な接合が行えるようにできる。このため、ここでは下部電極１４の最表面の平坦化を行っている。例えば、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行うことができる。
最後に、支持部材３４を剥がすことにより、図１に示すＩＧＢＴとダイオードとを一体化した半導体装置を得る。このとき、ｎ型半導体基板３０の裏面側、つまり下部電極１４にダイシングテープを貼り付けておき、その状態でダイシングを行うようにすれば、この工程でもＭＯＳデバイス等が形成されたｎ型半導体基板３０を薄膜の状態のままハンドリングすることなく取り扱うことができる。
以上のようにして、図１に示すＩＧＢＴとダイオードとを一体化した半導体装置が完成する。
このように、本実施形態で説明したＩＧＢＴとダイオードとを一体化した半導体装置の製造方法によれば、ＭＯＳデバイス形成前に予めＦＳ層２ａやｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂを形成しているため、レーザアニール以外のアニールも行える。また、ＭＯＳデバイス形成前にサポート基盤３３を接合しているため、薄膜状態でのハンドリングを行わなくて済む。
さらに、本実施形態の製造方法によれば、ｎ++型カソード層１ｂに対してｐ++型コレクタ層１ａが自己整合的に形成されるようにしている。このため、ＩＧＢＴのｐ++型コレクタ層１ａとダイオードの第１導電型層に相当するｎ++型カソード層１ｂとの位置関係のズレを防止できる。
また、本実施形態の製造方法により構成した半導体装置では、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した状態となっている。このため、以下の効果を得ることができる。
すなわち、半導体装置のうちのＩＧＢＴ部分は、トレンチゲートによる曲率を持った接合であるため、ダイオード部分に対して降伏電圧は小さくなる。そのため、従来の裏面がフラットな構造のＩＧＢＴとダイオードとを一体化した半導体装置では、ＩＧＢＴ部分の耐圧を考慮してｎ-型ドリフト層２もしくはＦＳ層２ａを厚くしており、ダイオード部分の定常損失を犠牲にしていた。
これに対して、本実施形態のように、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した構造であれば、降伏電圧が比較的小さいＩＧＢＴのみＦＳ層２ａを厚くできるため、ＩＧＢＴのみ厚いＳｉ厚さを得ることができ、ダイオード部分の定常損失を犠牲にし無くてもよくなる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
図５〜図７は、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
まず、図５（ａ）に示す工程では、図２（ａ）と同様の工程により、ｎ型半導体基板３０の裏面にＦＳ層２ａを形成する。続く、図５（ｂ）に示す工程では、ＦＳ層２ａの表面にシリコン窒化膜（ＳｉＮ）４１を形成し、その後、シリコン窒化膜４１をフォトリソグラフィエッチングにてパターニングすることで、ｐ++型コレクタ層１ａの形成予定位置を開口させる。このとき、後工程でのチャネリングを防止するために、シリコン窒化膜４１の形成前にシリコン酸化膜を５００Å程度堆積しておいても良い。そして、シリコン窒化膜４１をマスクとしてｐ型不純物をイオン注入し、アニール処理を行うことでｐ++型コレクタ層１ａを形成する。
次に、図５（ｃ）に示す工程では、シリコン窒化膜４１をマスクとした熱酸化を行う。これにより、シリコン窒化膜４１が形成されていないｐ++型コレクタ層１ａの表面にのみ酸化膜４２が形成される。この工程でもｐ++型コレクタ層１ａの表面が増速酸化されることになるが、Ａｓが注入された場合のように顕著な増速酸化ではないため、シリコン窒化膜４１で覆った状態で熱酸化することで、確実にｐ++型コレクタ層１ａの表面の酸化膜４２の厚みを厚くしつつ、それ以外の領域が酸化されないようにできる。そして、このような酸化工程により、ｐ++型コレクタ層１ａと後でｎ++型カソード層１ｂとなるＦＳ層２ａそれぞれの表面の間の段差が酸化によって形成された丸みを持った構造となる。
その後、図５（ｄ）に示す工程でシリコン窒化膜４１を除去したのち、図５（ｅ）に示す工程で酸化膜４２をマスクとしてｎ型不純物をイオン注入し、さらにアニール処理を行うことでｎ++型カソード層１ｂを形成する。これにより、ｎ++型カソード層１ｂが酸化膜４２の無い領域に形成されることになるため、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。また、図５（ｃ）に示す工程で実施した酸化工程によってｐ++型コレクタ層１ａが食われて凹んでおり、かつ、ＦＳ層２ａとｐ++型コレクタ層１ａとの境界位置が丸みを帯びた形状で酸化されていることから、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した状態となる。
次に、図６（ａ）に示す工程で、ｎ型半導体基板３０の裏面側、具体的にはｐ ++型コレクタ層１ａの表面の酸化膜４２とｎ ++型カソード層１ｂの表面にＰｏｌｙ−Ｓｉもしくはシリコン酸化膜（ＳｉＯ2）等で構成される接合用層３２を成膜する。そして、図６（ｂ）に示す工程で、接合用層３２を介して、ｎ型半導体基板３０の裏面側に例えばＳｉ等で構成されるサポート基盤３３を接合する。
また、図６（ｃ）に示す工程で、ｎ型半導体基板３０を主表面側から研削もしくはエッチングして薄膜化させることでｎ-型ドリフト層２を構成したのち、図６（ｄ）に示す工程で、ｎ-型ドリフト層２の表層部に、ｐ型拡散層２０やｐ型ガードリング層２１を形成すると共に、ｐ型ベース領域３を形成する。これらの形成の際には、ｎ型半導体基板３０の裏面側において、ｐ ++型コレクタ層１ａの表面に酸化膜４２が形成されているため、赤外線などを用いて酸化膜３１をターゲットとしてｐ型拡散層２０やｐ型ガードリング層２１の形成工程やｐ型ベース領域３の形成工程におけるｐ型不純物のイオン注入を行うことができる。また、主表面側における位置合せ用のターゲット作成工程の低減を図ることも可能となる。
続く、図７（ａ）に示す工程では、ＩＧＢＴ形成領域やダイオード形成領域に、周知の手法により、トレンチ４、ｎ+型エミッタ領域５、ゲート絶縁膜６、ゲート電極７、絶縁膜８、ドープトＰｏｌｙ−Ｓｉ９、層間絶縁膜１０、ゲート配線１１、上部電極１２および保護膜１３を形成することで、ＭＯＳデバイスを形成する。また、外周領域にも、外周電極２２や保護膜１３を形成する。また、図７（ｂ）に示す工程では、ｎ型半導体基板３０の主表面側、具体的には上部電極１２および保護膜１３の表面にサポート基盤もしくはテープなどの支持部材３４を貼ったのち、ｎ型半導体基板３０の裏面側において、サポート基盤３３および接合用層３２を取り除いてｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂを露出させる。このとき、支持部材３４が貼り付けられているため、ＭＯＳデバイス等が形成されたｎ型半導体基板３０を薄膜の状態のままハンドリングすることなく取り扱うことができる。この工程に関しても、第１実施形態で示した図４（ｂ）と同様、どのような手法で行っても良い。
また、図７（ｃ）に示す工程では、ｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂの表面に、下部電極１４を形成する。このときにも、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂとの段差がＬＯＣＯＳ酸化によって形成された丸みを持ったものであるため、その上に形成された下部電極１４の最表面の段差も丸みを持った構造となる。また、このようにｐ++型コレクタ層１ａとｎ++型カソード層１ｂとの段差が丸みを持った構造であるため、その上に下部電極１４を形成しても、メタルの未成長やメタルクラックが発生することなく、良好に下部電極１４を形成することができる。
そして、図７（ｄ）に示す工程で、例えば、ＣＭＰにより下部電極１４の最表面を平坦化する。この最表面の平坦化についても、下部電極１４の最表面の段差が丸みを持った構造であるため、必ずしも行わなければならない訳ではないが、平坦化を行うことにより、下部電極１４を実装する際に段差の影響が無くなり、より良好な接合が行えるようにできる。
最後に、支持部材３４を剥がす。このとき、ｎ型半導体基板３０の裏面側、つまり下部電極１４にダイシングテープを貼り付けておき、その状態でダイシングを行うようにすれば、この工程でもＭＯＳデバイス等が形成されたｎ型半導体基板３０を薄膜の状態のままハンドリングすることなく取り扱うことができる。
これにより、図８に示す構造のＩＧＢＴとダイオードが一体化された半導体装置が完成する。この半導体装置は、基本的には図１に示した第１実施形態の半導体装置と同様の構造となるが、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した構造となる。
このように、ｐ++型コレクタ層１ａをｎ++型カソード層１ｂよりも先に形成しておき、ｐ++型コレクタ層１ａを酸化させて酸化膜４２を形成した後、酸化膜４２をマスクとしてｎ++型カソード層１ｂを形成するようにしても良い。
さらに、本実施形態のように製造した半導体装置では、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した状態となっている。このため、以下の効果を得ることができる。
すなわち、ｎ-型ドリフト層２もしくはＦＳ層２ａは、素子耐圧を確保する範囲内で、定常損失を低減するために、より薄く設計されるが、半導体装置の使われ方によっては、ダイオードのリカバリサージ電圧が支配的になる場合がある。このリカバリサージ電圧を低減するためには、ダイオードのｎ-型ドリフト層２もしくはＦＳ層２ａを厚くし、リカバリ時に少数キャリアを少しでもｎ-型ドリフト層２およびＦＳ層２ａのカソード側に存在させておく必要がある。
これに対して、本実施形態のように、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した構造であれば、ダイオードのみＦＳ層２ａを厚くできるため、ＩＧＢＴ部分の定常損失を犠牲にすることなく、ダイオードの損失特性を良好に保つことができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
図９〜図１１は、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
まず、図９（ａ）に示す工程では、図２（ａ）と同様の工程により、ｎ型半導体基板３０の裏面にＦＳ層２ａを形成する。続く、図９（ｂ）に示す工程では、ｎ型半導体基板３０の裏面側、具体的にはＦＳ層２ａのうちコレクタ層形成予定領域が開口するマスクを用いてさらにｐ型不純物をイオン注入したのち、アニール処理を行うことで例えば深さ０．５μｍでｐ++型コレクタ層１ａを形成する。
その後、図９（ｃ）に示す工程では、熱酸化を行うことにより酸化膜３１を形成する。この熱酸化により、ｎ型不純物が高濃度に注入されているｐ++型コレクタ層１ａに関しては増速酸化され、酸化膜３１の厚みが他の領域よりも厚くなる。このとき、酸化膜３１のうちＦＳ層２ａとｐ++型コレクタ層１ａとの境界位置においては、バーズビーク状の丸みを帯びた段差が構成されることになる。そして、必要に応じて酸化膜３１のうちＦＳ層２ａの表面に形成された部分を例えばエッチバックなどにより除去する。
酸化膜３１をマスクとしてｎ型不純物をイオン注入すると共に、アニール処理を行うことにより、例えば深さ０．３μｍでｐ++型コレクタ層１ａを形成する。これにより、ｎ++型カソード層１ｂが酸化膜３１の除去された領域もしくは薄くなっている領域に形成されることになるため、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。また、図９（ｃ）に示す工程で実施した酸化工程によってｐ++型コレクタ層１ａが食われて凹んでおり、かつ、ＦＳ層２ａとｐ++型コレクタ層１ａとの境界位置が丸みを帯びた形状で酸化されていることから、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した状態となる。
この後は、図１０（ａ）〜（ｄ）および図１１（ａ）〜（ｄ）に示す工程において、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）に示す工程と同様の工程を行うことにより、ＩＧＢＴとダイオードとを一体化した半導体装置が完成する。
このように、ｐ++型コレクタ層１ａをｎ++型カソード層１ｂよりも先に形成しておき、ｐ++型コレクタ層１ａを増速酸化したのち、酸化膜３１をマスクとしてｎ++型カソード層１ｂを形成することもできる。
このように製造された半導体装置は、基本的には図１に示した第１実施形態の半導体装置と同様の構造となるが、第２実施形態で示した図８に示す半導体装置と同様、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した構造となる。このため、第２実施形態と同様の効果を得ることができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第２実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第２実施形態と同様であるため、異なる部分についてのみ説明する。
図１２〜図１４は、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
まず、図１２（ａ）に示す工程では、図２（ａ）と同様の工程により、ｎ型半導体基板３０の裏面にＦＳ層２ａを形成する。続く、図１２（ｂ）に示す工程では、ＦＳ層２ａの表面にシリコン窒化膜４１を形成し、その後、シリコン窒化膜４１をフォトリソグラフィエッチングにてパターニングすることで、ｎ++型カソード層１ｂの形成予定位置を開口させる。このときにも、シリコン窒化膜４１の形成前にシリコン酸化膜を５００Å程度堆積しておいても良い。そして、シリコン窒化膜４１をマスクとしてｎ型不純物をイオン注入し、アニール処理を行うことでｎ++型カソード層１ｂを形成する。
次に、図１２（ｃ）に示す工程では、シリコン窒化膜４１をマスクとした熱酸化を行う。これにより、シリコン窒化膜４１が形成されていないｎ++型カソード層１ｂの表面にのみ酸化膜４２が形成される。そして、このような酸化工程により、ｎ++型カソード層１ｂと後でｐ++型コレクタ層１ａとなるＦＳ層２ａそれぞれの表面の間の段差が酸化によって形成された丸みを持った構造となる。
その後、図１２（ｄ）に示す工程でシリコン窒化膜４１を除去したのち、酸化膜４２をマスクとしてｐ型不純物をイオン注入し、さらにアニール処理を行うことでｐ++型コレクタ層１ａを形成する。これにより、ｐ++型コレクタ層１ａが酸化膜４２の無い領域に形成されることになるため、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。また、図１２（ｃ）に示す工程で実施した酸化工程によってｎ++型カソード層１ｂが食われて凹んでおり、かつ、ＦＳ層２ａとｎ++型カソード層１ｂとの境界位置が丸みを帯びた形状で酸化されていることから、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した状態となる。
この後は、図１３（ａ）〜（ｄ）および図１４（ａ）〜（ｄ）に示す工程において、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）に示す工程と同様の工程を行うことにより、ＩＧＢＴとダイオードとを一体化した半導体装置が完成する。
このように、ｐ++型コレクタ層１ａよりも先にｎ++型カソード層１ｂを形成しておき、
ｎ++型カソード層１ｂを酸化させて酸化膜４２を形成した後、酸化膜４２をマスクとしてｐ++型コレクタ層１ａを形成するようにしても良い。
このように製造された半導体装置は、図１に示した第１実施形態の半導体装置と同様の構造となり、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した構造となる。このため、第１実施形態と同様の効果を得ることができる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
図１５〜図１７は、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
まず、図１５（ａ）に示す工程では、ｎ型半導体基板３０を用意したのち、ｎ型半導体基板３０の裏面全面にｐ型不純物をイオン注入し、さらにアニール処理を行うことでｐ++型コレクタ層１ａを形成する。ここでは、ｎ型半導体基板３０にＦＳ層２ａを形成していないものを図示してあるが、勿論ＦＳ層２ａを備えるようにしても良い。
続く、図１５（ｂ）に示す工程では、ｎ型半導体基板３０の裏面にシリコン窒化膜４１を形成し、その後、シリコン窒化膜４１をフォトリソグラフィエッチングにてパターニングすることで、ｎ++型カソード層１ｂの形成予定位置を開口させる。このときにも、シリコン窒化膜４１の形成前にシリコン酸化膜を５００Å程度堆積しておいても良い。そして、シリコン窒化膜４１をマスクとしてＳｉエッチングを行い、ｎ++型カソード層１ｂの形成予定位置においてｐ++型コレクタ層１ａを除去してｎ型半導体基板３０を露出させるための凹部を形成する。さらに、シリコン窒化膜４１をマスクとしてｎ型不純物をイオン注入し、アニール処理を行うことでｎ++型カソード層１ｂを形成する。これにより、ｎ++型カソード層１ｂが酸化膜４２の無い領域に形成されることになるため、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。
次に、図１５（ｃ）に示す工程では、シリコン窒化膜４１をマスクとした熱酸化を行う。これにより、シリコン窒化膜４１が形成されていないｎ++型カソード層１ｂの表面にのみ酸化膜４２が形成される。そして、このような酸化工程により、ｎ++型カソード層１ｂとｐ++型コレクタ層１ａのそれぞれの表面の間の段差が酸化によって形成された丸みを持った構造となる。このため、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した状態となる。
その後は、図１５（ｄ）、図１６（ａ）〜（ｄ）および図１７（ａ）〜（ｃ）に示す工程において、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）に示す工程と同様の工程を行うことにより、ＩＧＢＴとダイオードとを一体化した半導体装置が完成する。
このように、ｐ++型コレクタ層１ａをｎ型半導体基板３０の裏面全面に形成しておき、その後、シリコン窒化膜４１をマスクとしてｎ++型カソード層１ｂの形成予定位置に凹部を形成してｐ++型コレクタ層１ａを除去し、その凹部内にｎ++型カソード層１ｂを形成するようにしても良い。
このように製造された半導体装置は、図１に示した第１実施形態の半導体装置と同様の構造となり、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した構造となる。このため、第１実施形態と同様の効果を得ることができる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態では、第５実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第５実施形態と同様であるため、異なる部分についてのみ説明する。
図１８は、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
まず、図１８（ａ）に示す工程では、ｎ型半導体基板３０を用意したのち、ｎ型半導体基板３０の裏面全面にｎ型不純物をイオン注入し、さらにアニール処理を行うことでｎ++型カソード層１ｂを形成する。ここでは、ｎ型半導体基板３０にＦＳ層２ａを形成していないものを図示してあるが、勿論ＦＳ層２ａを備えるようにしても良い。
続く、図１８（ｂ）に示す工程では、ｎ型半導体基板３０の裏面にシリコン窒化膜４１を形成し、その後、シリコン窒化膜４１をフォトリソグラフィエッチングにてパターニングすることで、ｐ++型コレクタ層１ａの形成予定位置を開口させる。このときにも、シリコン窒化膜４１の形成前にシリコン酸化膜を５００Å程度堆積しておいても良い。そして、シリコン窒化膜４１をマスクとしてＳｉエッチングを行い、ｐ++型コレクタ層１ａの形成予定位置においてｎ++型カソード層１ｂを除去してｎ型半導体基板３０を露出させるための凹部を形成する。さらに、シリコン窒化膜４１をマスクとしてｐ型不純物をイオン注入し、アニール処理を行うことでｐ++型コレクタ層１ａを形成する。これにより、ｐ++型コレクタ層１ａが酸化膜４２の無い領域に形成されることになるため、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。
次に、図１８（ｃ）に示す工程では、シリコン窒化膜４１をマスクとした熱酸化を行う。これにより、シリコン窒化膜４１が形成されていないｐ++型コレクタ層１ａの表面にのみ酸化膜４２が形成される。そして、このような酸化工程により、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂのそれぞれの表面の間の段差が酸化によって形成された丸みを持った構造となる。このため、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した状態となる。
その後は図示しないが、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）に示す工程と同様の工程を行うことにより、ＩＧＢＴとダイオードとを一体化した半導体装置が完成する。
このように、第５実施形態に対して、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成順序を逆にし、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂよりも後で形成されるようにしても良い。
さらに、本実施形態のように製造した半導体装置では、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した状態となっている。このため、第２実施形態と同様の効果を得ることができる。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態では、第５実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第５実施形態と同様であるため、異なる部分についてのみ説明する。
図１９〜図２１は、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
まず、図１９（ａ）に示す工程でｎ型半導体基板３０を用意する。ここでは、ｎ型半導体基板３０にＦＳ層２ａを形成していないものを図示してあるが、勿論ＦＳ層２ａを備えるようにしても良い。次に、図１９（ｂ）に示す工程では、ｎ型半導体基板３０の裏面にシリコン窒化膜４１を形成し、その後、シリコン窒化膜４１をフォトリソグラフィエッチングにてパターニングすることで、ｎ++型カソード層１ｂの形成予定位置を開口させる。このときにも、シリコン窒化膜４１の形成前にシリコン酸化膜を５００Å程度堆積しておいても良い。そして、シリコン窒化膜４１をマスクとしてＳｉエッチングを行い、ｎ++型カソード層１ｂの形成予定位置において凹部を形成する。さらに、シリコン窒化膜４１をマスクとしてｎ型不純物をイオン注入し、アニール処理を行うことでｎ++型カソード層１ｂを形成する。これにより、ｎ++型カソード層１ｂが酸化膜４２の無い領域に形成されることになる。
続いて、図１９（ｃ）に示す工程では、シリコン窒化膜４１をマスクとした熱酸化を行う。これにより、シリコン窒化膜４１が形成されていないｎ++型カソード層１ｂの表面にのみ酸化膜４２が形成される。そして、このような酸化工程により、ｎ++型カソード層１ｂとｐ++型コレクタ層１ａの形成予定位置のそれぞれの表面の間の段差が酸化によって形成された丸みを持った構造となる。
この後、図１９（ｄ）に示す工程でシリコン窒化膜４１を除去したのち、図１９（ｅ）に示す工程において、酸化膜４２をマスクとしてｐ型不純物をイオン注入し、アニール処理を行うことでｐ++型コレクタ層１ａを形成する。これにより、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。また、ｎ++型カソード層１ｂが凹部内に形成され、ｐ++型コレクタ層１ａが凹部外に形成されるため、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した状態となる。
その後は、図２０（ａ）〜（ｄ）および図２１（ａ）〜（ｄ）に示す工程において、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）に示す工程と同様の工程を行うことにより、ＩＧＢＴとダイオードとを一体化した半導体装置が完成する。
このように、ｎ型半導体基板３０におけるｎ++型カソード層１ｂの形成予定位置に凹部を形成しておき、その凹部内にｎ++型カソード層１ｂを形成し、その後、凹部内に酸化膜４２を形成し、それをマスクとしてｐ++型コレクタ層１ａを形成することもできる。
このように製造された半導体装置は、図１に示した第１実施形態の半導体装置と同様の構造となり、ｐ++型コレクタ層１ａがｎ++型カソード層１ｂに対して滑らかに突き出した構造となる。このため、第１実施形態と同様の効果を得ることができる。
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態では、第７実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第７実施形態と同様であるため、異なる部分についてのみ説明する。
図２２は、本実施形態にかかるＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
まず、図２２（ａ）に示す工程でｎ型半導体基板３０を用意する。ここでは、ｎ型半導体基板３０にＦＳ層２ａを形成していないものを図示してあるが、勿論ＦＳ層２ａを備えるようにしても良い。
続いて、図２２（ｂ）に示す工程では、ｎ型半導体基板３０の裏面にシリコン窒化膜４１を形成し、その後、シリコン窒化膜４１をフォトリソグラフィエッチングにてパターニングすることで、ｐ++型コレクタ層１ａの形成予定位置を開口させる。このときにも、シリコン窒化膜４１の形成前にシリコン酸化膜を５００Å程度堆積しておいても良い。そして、シリコン窒化膜４１をマスクとしてＳｉエッチングを行い、ｐ++型コレクタ層１ａの形成予定位置において凹部を形成する。さらに、シリコン窒化膜４１をマスクとしてｐ型不純物をイオン注入し、アニール処理を行うことでｐ++型コレクタ層１ａを形成する。
次に、図２２（ｃ）に示す工程では、シリコン窒化膜４１をマスクとした熱酸化を行う。これにより、シリコン窒化膜４１が形成されていないｐ++型コレクタ層１ａの表面にのみ酸化膜４２が形成される。そして、このような酸化工程により、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成予定位置のそれぞれの表面の間の段差が酸化によって形成された丸みを持った構造となる。
そして、図２２（ｄ）に示す工程では、酸化膜４２をマスクとしてｎ型半導体基板３０の裏面全面にｎ型不純物をイオン注入し、さらにアニール処理を行うことでｎ++型カソード層１ｂを形成する。これにより、ｎ++型カソード層１ｂが酸化膜４２の無い領域に形成されることになるため、ｎ++型カソード層１ｂがｐ++型コレクタ層１ａに対して自己整合的（セルフアライン）に形成される。したがって、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成位置にズレが発生しないようにできる。また、ｐ++型コレクタ層１ａが凹部内に形成され、ｎ++型カソード層１ｂが凹部外に形成されるため、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した状態となる。
その後は図示しないが、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）に示す工程と同様の工程を行うことにより、ＩＧＢＴとダイオードとを一体化した半導体装置が完成する。
このように、第７実施形態に対して、ｐ++型コレクタ層１ａとｎ++型カソード層１ｂの形成順序を逆にし、ｐ++型コレクタ層１ａよりもｎ++型カソード層１ｂが後で形成されるようにしても良い。
さらに、本実施形態のように製造した半導体装置では、ｐ++型コレクタ層１ａに対してｎ++型カソード層１ｂが滑らかに突き出した状態となっている。このため、第２実施形態と同様の効果を得ることができる。
（他の実施形態）
（１）上記第１実施形態では、ＦＳ層２ａおよびｎ++型カソード層１ｂの表面がすべて酸化されるようにした場合について説明したが、ＦＳ層２ａの表面をシリコン窒化膜で覆った状態で増速酸化を行うことにより、シリコン窒化膜で覆われたＦＳ層２ａの表面には酸化膜３１が形成されず、ｎ++型カソード層１ｂの表面にのみ酸化膜３１が形成されるようにしても良い。
このようにすれば、増速酸化が顕著でない場合であっても、シリコン窒化膜で覆われた所に酸化膜３１が形成されないようにできるため、その後にシリコン窒化膜を除去することで、所望位置にｐ++型コレクタ層１ａを形成するための第２導電型不純物のイオン注入を行うことができる。
（２）上記実施形態では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴについても本発明を適用することができる。その場合、ＩＧＢＴ形成領域では、ｎ++型コレクタ層となり、その上にｐ+型のＦＳ層、ｐー型ドリフト層、ｎ型ベース領域、ｐ+型エミッタ領域が形成され、ダイオード形成領域では、ｐ++型アノード領域、ｐ+型のＦＳ層およびｐー型ドリフト層をアノード、ｎ型ベース領域をカソードとするＰＮ接合が形成されることになる。
（３）なお、本発明における第１導電型層とは、ダイオード形成領域における裏面側、すなわちｎチャネルタイプのＩＧＢＴと同チップで形成されるダイオードの場合にはｎ++型カソード層１ｂ、ｐチャネルタイプのＩＧＢＴと同チップで形成されるダイオードの場合にはｐ++型アノード領域のことを意味している。
１ａ ｐ++型コレクタ層
１ｂ ｎ++型カソード層
２ ｎ-型ドリフト層
２ａ ＦＳ層
３ ｐ型ベース領域
４ トレンチ
５ ｎ+型エミッタ領域
６ ゲート絶縁膜
７ ゲート電極
１２ 上部電極
１４ 下部電極
３０ ｎ型半導体基板
３１ 酸化膜
３２ 接合用層
３３ サポート基盤
３４ 支持部材
４１ シリコン窒化膜
４２ 酸化膜

Claims (12)

  1. ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
    前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離するトレンチ（４）と、
    複数に分離された前記ベース領域（３）に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
    前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
    前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
    前記ベース領域（３）および前記エミッタ領域（５）に電気的に接続された上部電極（１２）と、
    前記コレクタ層（１ａ）の裏面側に形成された下部電極（１４）とを備え、
    前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
    前記ダイオード形成領域に備えられた前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
    主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、
    前記半導体基板（３０）における裏面に対して、前記コレクタ層（１ａ）の形成予定領域が開口するマスク（４１）を用いて、前記コレクタ層（１ａ）を形成するための第２導電型不純物のイオン注入を行う工程と、
    前記コレクタ層（１ａ）を増速酸化させて酸化膜（４２）を形成する工程と、
    前記酸化膜（４２）をマスクとして、前記半導体基板（３０）における裏面に対して前記第１導電型層（１ｂ）を形成するための第１導電型不純物のイオン注入を行う工程と、
    前記半導体基板（３０）における前記酸化膜（４２）および前記第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、
    前記サポート基盤（３３）にて支持した状態で前記半導体基板（３０）の主表面側を薄膜化する工程と、
    前記薄膜化した前記半導体基板（３０）の主表面に、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）、前記ゲート絶縁膜（６）、前記ゲート電極（７）および前記上部電極（１２）を含む素子部を形成する工程と、を含み、
    前記素子部を形成する工程では、前記酸化膜（４２）をアライメントのターゲットとして用いて、前記半導体基板（３０）の裏面の前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）との位置あわせを行って、前記半導体基板（３０）の主表面側の前記素子部を形成することを特徴とする半導体装置の製造方法。
  2. 前記コレクタ層（１ａ）を形成するための第２導電型不純物のイオン注入を行う工程では、前記マスクとしてシリコン窒化膜（４１）を用い、前記酸化膜（４２）を形成する工程では、前記シリコン窒化膜（４１）をマスクとして前記増速酸化を行うことにより、前記シリコン窒化膜（４１）にて覆われた部分に前記酸化膜（４２）が形成されないようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
    前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離するトレンチ（４）と、
    複数に分離された前記ベース領域（３）に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
    前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
    前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
    前記ベース領域（３）および前記エミッタ領域（５）に電気的に接続された上部電極（１２）と、
    前記コレクタ層（１ａ）の裏面側に形成された下部電極（１４）とを備え、
    前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
    前記ダイオード形成領域に備えられた前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
    主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、
    前記半導体基板（３０）における裏面に対して、前記第１導電型層（１ｂ）の形成予定領域が開口するマスク（４１）を用いて、前記第１導電型層（１ｂ）を形成するための第１導電型不純物のイオン注入を行う工程と、
    熱酸化を行うことにより、前記第１導電型層（１ｂ）を増速酸化させて酸化膜（３１）を形成する工程と、
    前記酸化膜（３１）をマスクとして前記コレクタ層（１ａ）を形成するための第２導電型不純物のイオン注入を行う工程と、
    前記半導体基板（３０）における前記酸化膜（３１）および前記コレクタ層（１ａ）側にサポート基盤（３３）を接合する工程と、
    前記サポート基盤（３３）にて支持した状態で前記半導体基板（３０）の主表面側を薄膜化する工程と、
    前記薄膜化した前記半導体基板（３０）の主表面に、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）、前記ゲート絶縁膜（６）、前記ゲート電極（７）および前記上部電極（１２）を含む素子部を形成する工程と、を含み、
    前記素子部を形成する工程では、前記酸化膜（３１）をアライメントのターゲットとして用いて、前記半導体基板（３０）の裏面の前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）との位置あわせを行って、前記半導体基板（３０）の主表面側の前記素子部を形成することを特徴とする半導体装置の製造方法。
  4. 前記第１導電型層（１ｂ）を形成するための第１導電型不純物のイオン注入を行う工程では、前記マスクとしてシリコン窒化膜（４１）を用い、前記酸化膜（３１）を形成する工程では、前記シリコン窒化膜をマスクとして前記増速酸化を行うことにより、前記シリコン窒化膜にて覆われた部分に前記酸化膜（３１）が形成されないようにすることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
    前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離するトレンチ（４）と、
    複数に分離された前記ベース領域（３）に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
    前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
    前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
    前記ベース領域（３）および前記エミッタ領域（５）に電気的に接続された上部電極（１２）と、
    前記コレクタ層（１ａ）の裏面側に形成された下部電極（１４）とを備え、
    前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
    前記ダイオード形成領域に備えられた前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
    主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、
    前記半導体基板（３０）における裏面全面に第２導電型不純物のイオン注入を行うことで前記コレクタ層（１ａ）を形成する工程と、
    前記第１導電型層（１ｂ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、前記第１導電型層（１ｂ）の形成予定領域において凹部を形成することにより、前記コレクタ層（１ａ）を除去して前記半導体基板（３０）を露出させる工程と、
    前記シリコン窒化膜（４１）をマスクとして用いて、露出した前記半導体基板（３０）に対して第１導電型不純物のイオン注入を行うことで前記第１導電型層（１ｂ）を形成する工程と、
    前記シリコン窒化膜（４１）にて前記コレクタ層（１ａ）を覆った状態で、前記第１導電型層（１ｂ）を酸化させて酸化膜（４２）を形成する工程と、
    前記シリコン窒化膜（４１）を除去した後、前記半導体基板（３０）における前記酸化膜（４２）および前記第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、
    前記サポート基盤（３３）にて支持した状態で前記半導体基板（３０）の主表面側を薄膜化する工程と、
    前記薄膜化した前記半導体基板（３０）の主表面に、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）、前記ゲート絶縁膜（６）、前記ゲート電極（７）および前記上部電極（１２）を含む素子部を形成する工程と、を含み、
    前記素子部を形成する工程では、前記酸化膜（４２）をアライメントのターゲットとして用いて、前記半導体基板（３０）の裏面の前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）との位置あわせを行って、前記半導体基板（３０）の主表面側の前記素子部を形成することを特徴とする半導体装置の製造方法。
  6. ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
    前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離するトレンチ（４）と、
    複数に分離された前記ベース領域（３）に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
    前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
    前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
    前記ベース領域（３）および前記エミッタ領域（５）に電気的に接続された上部電極（１２）と、
    前記コレクタ層（１ａ）の裏面側に形成された下部電極（１４）とを備え、
    前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
    前記ダイオード形成領域に備えられた前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
    主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、
    前記半導体基板（３０）における裏面全面に第１導電型不純物のイオン注入を行うことで前記第１導電型層（１ｂ）を形成する工程と、
    前記コレクタ層（１ａ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、前記コレクタ層（１ａ）の形成予定領域において凹部を形成することにより、前記第１導電型層（１ｂ）を除去して前記半導体基板（３０）を露出させる工程と、
    前記シリコン窒化膜（４１）をマスクとして用いて、露出した前記半導体基板（３０）に対して第２導電型不純物のイオン注入を行うことで前記コレクタ層（１ａ）を形成する工程と、
    前記シリコン窒化膜（４１）にて前記第１導電型層（１ｂ）を覆った状態で、前記コレクタ層（１ａ）を酸化させて酸化膜（４２）を形成する工程と、
    前記シリコン窒化膜（４１）を除去した後、前記半導体基板（３０）における前記酸化膜（４２）および前記第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、
    前記サポート基盤（３３）にて支持した状態で前記半導体基板（３０）の主表面側を薄膜化する工程と、
    前記薄膜化した前記半導体基板（３０）の主表面に、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）、前記ゲート絶縁膜（６）、前記ゲート電極（７）および前記上部電極（１２）を含む素子部を形成する工程と、を含み、
    前記素子部を形成する工程では、前記酸化膜（４２）をアライメントのターゲットとして用いて、前記半導体基板（３０）の裏面の前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）との位置あわせを行って、前記半導体基板（３０）の主表面側の前記素子部を形成することを特徴とする半導体装置の製造方法。
  7. ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
    前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離するトレンチ（４）と、
    複数に分離された前記ベース領域（３）に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
    前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
    前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
    前記ベース領域（３）および前記エミッタ領域（５）に電気的に接続された上部電極（１２）と、
    前記コレクタ層（１ａ）の裏面側に形成された下部電極（１４）とを備え、
    前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
    前記ダイオード形成領域に備えられた前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
    主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、
    前記第１導電型層（１ｂ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、前記第１導電型層（１ｂ）の形成予定領域において前記半導体基板（３０）に対して凹部を形成する工程と、
    前記シリコン窒化膜（４１）をマスクとして用いて、露出した前記半導体基板（３０）に対して第１導電型不純物のイオン注入を行うことで前記第１導電型層（１ｂ）を形成する工程と、
    前記シリコン窒化膜（４１）にて前記半導体基板（３０）における前記コレクタ層（１ａ）の形成予定領域を覆った状態で、前記第１導電型層（１ｂ）を酸化させて酸化膜（４２）を形成する工程と、
    前記シリコン窒化膜（４１）を除去した後、前記酸化膜（４２）をマスクとして前記半導体基板（３０）における裏面に第２導電型不純物のイオン注入を行うことで前記コレクタ層（１ａ）を形成する工程と、
    前記半導体基板（３０）における前記酸化膜（４２）および前記第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、
    前記サポート基盤（３３）にて支持した状態で前記半導体基板（３０）の主表面側を薄膜化する工程と、
    前記薄膜化した前記半導体基板（３０）の主表面に、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）、前記ゲート絶縁膜（６）、前記ゲート電極（７）および前記上部電極（１２）を含む素子部を形成する工程と、を含み、
    前記素子部を形成する工程では、前記酸化膜（４２）をアライメントのターゲットとして用いて、前記半導体基板（３０）の裏面の前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）との位置あわせを行って、前記半導体基板（３０）の主表面側の前記素子部を形成することを特徴とする半導体装置の製造方法。
  8. ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
    前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離するトレンチ（４）と、
    複数に分離された前記ベース領域（３）に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
    前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
    前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
    前記ベース領域（３）および前記エミッタ領域（５）に電気的に接続された上部電極（１２）と、
    前記コレクタ層（１ａ）の裏面側に形成された下部電極（１４）とを備え、
    前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
    前記ダイオード形成領域に備えられた前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
    主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、
    前記コレクタ層（１ａ）の形成予定領域が開口するシリコン窒化膜（４１）をマスクとして用い、前記コレクタ層（１ａ）の形成予定領域において前記半導体基板（３０）に対して凹部を形成する工程と、
    前記シリコン窒化膜（４１）をマスクとして用いて、露出した前記半導体基板（３０）に対して第２導電型不純物のイオン注入を行うことで前記コレクタ層（１ａ）を形成する工程と、
    前記シリコン窒化膜（４１）にて前記半導体基板（３０）における前記第１導電型層（１ｂ）の形成予定領域を覆った状態で、前記コレクタ層（１ａ）を酸化させて酸化膜（４２）を形成する工程と、
    前記シリコン窒化膜（４１）を除去した後、前記酸化膜（４２）をマスクとして前記半導体基板（３０）における裏面に第１導電型不純物のイオン注入を行うことで前記第１導電型層（１ｂ）を形成する工程と、
    前記半導体基板（３０）における前記酸化膜（４２）および前記第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、
    前記サポート基盤（３３）にて支持した状態で前記半導体基板（３０）の主表面側を薄膜化する工程と、
    前記薄膜化した前記半導体基板（３０）の主表面に、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）、前記ゲート絶縁膜（６）、前記ゲート電極（７）および前記上部電極（１２）を含む素子部を形成する工程と、を含み、
    前記素子部を形成する工程では、前記酸化膜（４２）をアライメントのターゲットとして用いて、前記半導体基板（３０）の裏面の前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）との位置あわせを行って、前記半導体基板（３０）の主表面側の前記素子部を形成することを特徴とする半導体装置の製造方法。
  9. 前記素子部を形成する工程を行ったのち、前記半導体基板（３０）の主表面側において支持部材（３４）を貼り付ける工程と、
    前記支持部材（３４）にて支持した状態で前記サポート基盤（３３）を除去し、前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）を露出させる工程と、
    露出した前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の表面に前記下部電極（１４）を形成する工程と、を含んでいることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記下部電極（１４）を平坦化する工程を含んでいることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記下部電極（１４）に対してダイシングテープを貼り付けたのち前記支持部材（３４）を除去し、前記ダイシングテープを貼り付けた状態でチップ単位にダイシングする工程を含んでいることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記半導体基板（３０）における裏面に対してフィールドストップ層（２ａ）を形成する工程を含み、
    前記コレクタ層（１ａ）を形成するためのイオン注入工程および前記第１導電型層（１ｂ）を形成するためのイオン注入工程を前記フィールドストップ層（２ａ）の形成後に行うことを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置の製造方法。
JP2009194330A 2008-12-10 2009-08-25 半導体装置の製造方法 Expired - Fee Related JP4947111B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009194330A JP4947111B2 (ja) 2008-12-10 2009-08-25 半導体装置の製造方法
US12/591,694 US8507352B2 (en) 2008-12-10 2009-11-30 Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
US13/920,307 US8609502B1 (en) 2008-12-10 2013-06-18 Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008314221 2008-12-10
JP2008314221 2008-12-10
JP2009194330A JP4947111B2 (ja) 2008-12-10 2009-08-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010161335A JP2010161335A (ja) 2010-07-22
JP4947111B2 true JP4947111B2 (ja) 2012-06-06

Family

ID=42578264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009194330A Expired - Fee Related JP4947111B2 (ja) 2008-12-10 2009-08-25 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4947111B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5547022B2 (ja) * 2010-10-01 2014-07-09 トヨタ自動車株式会社 半導体装置
JP6624101B2 (ja) * 2017-02-03 2019-12-25 株式会社デンソー 半導体装置
JP6618591B2 (ja) * 2018-09-14 2019-12-11 三菱電機株式会社 電力用半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62243355A (ja) * 1986-04-15 1987-10-23 Matsushita Electronics Corp Ｃｍｏｓ型半導体装置の製造方法
JP3611901B2 (ja) * 1994-12-09 2005-01-19 セイコーインスツル株式会社 半導体装置の製造方法
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
JP4351745B2 (ja) * 1997-09-19 2009-10-28 株式会社東芝 半導体装置
WO2004066391A1 (ja) * 2003-01-20 2004-08-05 Mitsubishi Denki Kabushiki Kaisha 半導体装置
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
JP5157201B2 (ja) * 2006-03-22 2013-03-06 株式会社デンソー 半導体装置
JP5165207B2 (ja) * 2006-03-29 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2010114248A (ja) * 2008-11-06 2010-05-20 Toyota Central R&D Labs Inc 半導体装置

Also Published As

Publication number Publication date
JP2010161335A (ja) 2010-07-22

Similar Documents

Publication Publication Date Title
EP1710834B1 (en) Double trench for isolation of semiconductor devices
EP1359624A2 (en) Vertical type MOSFET and manufacturing method thereof
JP6312933B2 (ja) 電力用半導体装置
JP2010062377A (ja) 半導体装置及びその製造方法
WO2014129404A1 (ja) 半導体装置およびその製造方法
CN105321824B (zh) 半导体装置的制造方法
US8415765B2 (en) Semiconductor device including a guard ring or an inverted region
US20200105874A1 (en) Back side dopant activation in field stop igbt
JP2005191227A (ja) 半導体装置
US8802532B2 (en) Bipolar transistor and method for manufacturing the same
JP2009158589A (ja) メサ型半導体装置及びその製造方法
US20150115314A1 (en) Semiconductor device and manufacturing method of the same
TWI633674B (zh) 半導體裝置以及半導體裝置的製造方法
KR100403525B1 (ko) 반도체 장치 및 그 제조 방법
TWI401807B (zh) 台型半導體裝置及其製造方法
JP7420485B2 (ja) 炭化珪素半導体装置およびその製造方法
US20160240608A1 (en) Field-stop reverse conducting insulated gate bipolar transistor and manufacturing method therefor
JP2016035989A (ja) 半導体装置
US6936905B2 (en) Two mask shottky diode with locos structure
JP4947111B2 (ja) 半導体装置の製造方法
JP2017183625A (ja) 半導体装置およびその製造方法
KR101075709B1 (ko) 메사형 반도체 장치 및 그 제조 방법
JP3779366B2 (ja) 半導体装置及びその製造方法
KR20110102203A (ko) 전력용 반도체장치와 그 제조방법
JPWO2006082618A1 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4947111

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees