TWI401807B - 台型半導體裝置及其製造方法 - Google Patents

台型半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI401807B
TWI401807B TW097144815A TW97144815A TWI401807B TW I401807 B TWI401807 B TW I401807B TW 097144815 A TW097144815 A TW 097144815A TW 97144815 A TW97144815 A TW 97144815A TW I401807 B TWI401807 B TW I401807B
Authority
TW
Taiwan
Prior art keywords
mesa
semiconductor layer
layer
insulating film
type semiconductor
Prior art date
Application number
TW097144815A
Other languages
English (en)
Other versions
TW200929552A (en
Inventor
Akira Suzuki
Katsuyuki Seki
Keita Odajima
Original Assignee
Sanyo Electric Co
Sanyo Semiconductor Co Ltd
Sanyo Semiconductor Mfg Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co, Sanyo Semiconductor Co Ltd, Sanyo Semiconductor Mfg Co Ltd filed Critical Sanyo Electric Co
Publication of TW200929552A publication Critical patent/TW200929552A/zh
Application granted granted Critical
Publication of TWI401807B publication Critical patent/TWI401807B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8613Mesa PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

台型半導體裝置及其製造方法
本發明係有關一種具有台(mesa)溝之台型半導體裝置及其製造方法。
以往,作為台型半導體裝置的一種,已知有大電力用的台型二極體。參照第7圖及第8圖,說明習知例的台型二極體。第7圖係顯示將習知例的複數個台型二極體配置成矩陣狀的半導體晶圓之概略平面圖。第8圖係沿著第7圖的X-X線的剖面圖,且為沿著劃痕(scribe line)DL進行切割後的狀態。
於N+ 型的半導體基板10的表面形成N- 型半導體層11。於N- 型半導體層11的表面形成P型半導體層12,於P型半導體層12上形成第一絕緣膜23。此外,形成與P型半導體層12電性連接的陽極電極14。於半導體基板10的背面形成陰極電極15。
此外,形成有從P型半導體層12的表面到達N+ 型的半導體基板10之台溝26。台溝26係形成為比N- 型半導體11還深,且台溝26的底部位於N+ 型的半導體基板10中。以覆蓋包含有由N- 型半導體層11與P型半導體層12接觸而構成的PN接合部JC之側壁之方式,於台溝26內埋置第二絕緣膜47。台型二極體係被該台溝26所包圍且具有台型的構造。該台型的劃痕DL係包圍且延伸於台溝26的外側。
關於台型的半導體裝置,係記載於例如專利文獻1。
專利文獻1:日本特開2003-347306號公報
然而,在上述習知例中,由於露出陽極電極14,因此水分等會從陽極電極14與第一絕緣膜23的縫隙間滲入台型二極體的內部,而污染台型二極體。此外,容易對台型二極體產生物理性的損害。
作為此問題的對策,雖可考慮從台溝26至陽極電極14的端部上形成與第二絕緣膜47不同的新保護(passivation)膜,但在此情形中,於設置保護膜的形成步驟時,會產生製造步驟變得繁雜,且增加製造成本之問題。
本發明的台型半導體裝置係具備有:半導體基板,係包含有第一導電型的第一半導體層、以及形成在第一半導體層表面的第二導電型的第二半導體層,並具有PN接合部;第一絕緣膜,係局部性地覆蓋第二半導體層的表面而形成,且具有露出第二半導體層的表面之開口部;電極,係通過第一絕緣膜的開口部而接觸至第二半導體層的表面;台溝,係包圍電極而形成,並距第二半導體層的表面具有預定的深度;以及,第二絕緣膜,係連續覆蓋台溝、第一絕緣膜、以及電極的端部。
此外,本發明的台型半導體裝置的製造方法係具備有:準備包含有第一導電型的第一半導體層、以及形成在第一半導體層表面的第二導電型的第二半導體層並具有PN接合部的半導體基板,並形成第一絕緣膜的步驟,該第一絕緣膜係局部性地覆蓋第二半導體層的表面而形成,且具有露出第二半導體層的表面之開口部;形成電極的步驟,該電極係通過第一絕緣膜的開口部而接觸至第二半導體層的表面;形成台溝的步驟,該台溝係包圍電極,並距第二半導體層的表面具有預定的深度;以及形成第二絕緣膜的步驟,該第二絕緣膜係連續覆蓋台溝、第一絕緣膜、以及電極的端部。
依據此構成,由於藉由從台溝延伸的第二絕緣膜來覆蓋電極的一部分,因此無需新設置保護膜,即能防止水分的滲入等造成台型半導體裝置的污染,並防止對台型半導體裝置的物理性損害。此外,由於省略另行形成保護膜的步驟,因此能壓低製造成本。
依據本發明的台型半導體裝置及其製造方法,既能壓低製造成本,且可防止裝置的污染及物理性的損害。
以下參照附圖,說明在本發明的實施形態的台型半導體裝置及其製造方法中,當台型半導體裝置為台型二極體之情形。第1圖至第6圖係顯示本實施形態的台型二極體及其製造方法之剖面圖,並對應沿著第7圖的X-X線的剖面。在第1圖至第6圖中,與第7圖所示的構成要素相同的構成要素係附上相同的元件符號以供參照。
以下所說明的台型二極體的製造方法係對如第7圖所示之將複數個台型二極體配置成矩陣狀的半導體晶圓來進行。在第1圖至第6圖中,為了說明上的方便,係圖示有在複數個台型二極體中以一個台型二極體為中心、及鄰接該台型二極體之兩個台型二極體的一部分。
如第1圖所示,準備一片經高濃度地擴散有例如磷等之N型雜質的N+ 型半導體基板10(例如單晶矽基板)。於該半導體基板10的表面例如磊晶成長半導體層,藉此形成低濃度的N型半導體層(亦即N- 型半導體層11)。此外,除上述之外,N- 型半導體層11亦可為於半導體基板10的表面擴散雜質而構成的雜質擴散區域。之後,於N- 型半導體層11的表面擴散例如硼等之P型雜質,藉此形成P型半導體層12。藉此,於N- 型半導體層11與P型半導體層12的界面形成PN接合部JC。在上述構成中,半導體基板10、N- 型半導體層11、以及P型半導體層12的整體厚度係例如約200μm左右。
接著,如第2圖所示,藉由例如熱氧化法或CVD(Chemical Vapor Deposition;化學氣相沉積)法,於P型半導體層12的表面形成氧化矽膜等之第一絕緣膜23。之後,使用遮罩對第一絕緣膜23的一部分進行蝕刻,而於第一絕緣膜23設置露出P型半導體層12的一部分之第一開口部23A以及第二開口部23B。第一開口部23A係對應台型二極體的活性化區域而設置,第二開口部23B係對應劃痕DL延伸的劃痕區域而設置。
接著,形成陽極電極14,該陽極電極14係通過第一絕緣膜23的第一開口部23A而與P型半導體層12連接。陽極電極14係由鋁等導電材料所構成,且藉由濺鍍法或蒸鍍法等而形成。另一方面,使用與形成陽極電極14的相同方法,於半導體基板10的背面形成由鋁等導電材料所構成的陰極電極15。
接著,如第3圖所示,形成覆蓋第一絕緣膜33之阻劑(resist)層PR。阻劑層PR係具有對應後述的台溝26的形成預定區域而設置的開口部PRA。接著,將該阻劑層PR作為遮罩,將在開口部PRA所露出的第一絕緣膜23予以蝕刻去除,而於第一絕緣膜23設置第三開口部23C。之後,將阻劑層PR作為遮罩,蝕刻P型半導體層12、N- 型半導體層11、以及達至半導體基板10的厚度方向中途的區域,以形成包圍台型二極體的活性化區域之台溝26。在該蝕刻中,係使用重覆等向性乾蝕刻與保護膜的形成之波希法(Bosch process)、或在極低壓力下的非等向性乾蝕刻等,藉此能形成深寬比(aspect ratio)高的台溝26。台溝26的底部係比N- 型半導體層11還深,達至半導體基板10中。台溝26整體的深度較佳為約100μm。此外,台溝26的寬度係例如約10μm。
依據具有此種台溝26的台型二極體,能在施加逆向偏壓時,亦即從陰極電極15對陽極電極14施加高電壓時,提高對PN接合部JC施加逆向偏壓時的耐壓。
接著,如第4圖所示去除阻劑層PR,之後,如第5圖所示,形成第二絕緣膜27,該第二絕緣膜27係從在第一絕緣膜23的第二開口部23B所露出的P型半導體層12上(亦即沿著劃痕DL的劃痕區域上)起連續覆蓋第一絕緣膜23、台溝26內、以及陽極電極14的端部上。亦即,第二絕緣膜27係具有露出陽極電極14之端部以外的一部分之開口部27A。延伸於陽極電極14端部上的一部分的第二絕緣膜27係例如從陽極電極14端至少延伸約50μm。
第二絕緣膜27係填埋在第二開口部23B內與台溝26內,並由具有黏性之有機絕緣物所構成、且從底部連續地形成至陽極電極14上之程度。第二絕緣膜27係為包含有例如聚醯亞胺系的樹脂或環氧系的樹脂者。或者,除了上述有機絕緣物之外,作為第二絕緣膜27者,只要為具有與上述類似之黏性者即可,例如亦可使用將鉛系或鋅系的玻璃粉末混合至樹脂而構成的玻璃糊劑。第二絕緣膜27係藉由例如網版印刷法、塗佈法、或旋塗法所形成,並根據需要,藉由光微影步驟等予以圖案化。
接著,如第6圖所示,沿著延伸於第二開口部23B內的劃痕DL將由半導體基板10以及層疊於半導體基板10的各層所構成的層疊體予以切割,分離成複數個台型二極體。
依據上述步驟所製成的台型二極體,如同上述,由於藉由第二絕緣膜27從台溝26內連續覆蓋至陽極電極14的端部,因此無需設置新的保護膜,能防止水分的滲入等造成台型二極體內的污染,以及防止對於台型二極體的物理性損害。此外,由於省略新的保護膜的形成步驟,因此能壓低製造成本。
此外,由於第二絕緣膜27係在台溝26內覆蓋達至比N- 型半導體層11還深的半導體基板10中,因此亦具有用以防止水分等滲入至台型二極體的活性化區域之保護環(guard ring)的功能。
此外,本發明並未限定於上述實施形態,只要在未脫離本發明的要旨之範圍內,當然可進行各種變更。例如,在上述實施形態中,在第一絕緣膜23中,在台溝26的外側區域亦可不形成第一絕緣膜23。在此情形中,在台溝26的外側區域中,第二絕緣膜27係延伸形成於P型半導體層12的表面上。
此外,在上述實施形態中,N+ 型的半導體基板10、N- 型半導體層11、以及P型半導體層12各者的導電型亦可相反。此外,亦可直接於N型的半導體基板上形成P型半導體層。更且,在上述實施形態中,雖以台型二極體為例來說明,但本發明亦可應用於其他台型半導體裝置。例如本發明亦可應用於台型雙極性電晶體、台型MOSFET(Meral-Oxide Semiconductor Field Effect Transistor;金屬氧化物半導體場效電晶體)、台型IGBT(Insulated Gate Bipolar Transistor;絕緣閘雙極電晶體)、以及台型閘流體(thyristor)等。例如,在台型雙極性電晶體的情形中,於P型半導體層12的表面進一步設置N型半導體層,藉此能獲得NPN型的雙極性電晶體構造。
10...半導體基板
11...N- 型半導體層
12...P型半導體層
13、23...第一絕緣膜
14...陽極電極
15...陰極電極
16、26...台溝
23A...第一開口部
23B...第二開口部
23C...第三開口部
27、47...第二絕緣膜
JC...PN接合部
PR...阻劑層
PRA...開口部
DL...劃痕
第1圖係顯示本發明的實施形態的台型二極體及其製造方法之剖面圖。
第2圖係顯示本發明的實施形態的台型二極體及其製造方法之剖面圖。
第3圖係顯示本發明的實施形態的台型二極體及其製造方法之剖面圖。
第4圖係顯示本發明的實施形態的台型二極體及其製造方法之剖面圖。
第5圖係顯示本發明的實施形態的台型二極體及其製造方法之剖面圖。
第6圖係顯示本發明的實施形態的台型二極體及其製造方法之剖面圖。
第7圖係顯示習知例的台型二極體的平面圖。
第8圖係顯示習知例的台型二極體的剖面圖。
10...半導體基板
11...N- 型半導體層
12...P型半導體層
14...陽極電極
15...陰極電極
23...第一絕緣膜
23A...第一開口部
23B...第二開口部
23C...第三開口部
26...台溝
27...第二絕緣膜
JC...PN接合部

Claims (12)

  1. 一種台型半導體裝置,係具備有:半導體基板,係包含有第一導電型的第一半導體層以及形成在該第一半導體層表面的第二導電型的第二半導體層,並具有PN接合部;第一絕緣膜,係局部性地覆蓋前述第二半導體層的表面而形成,且具有露出前述第二半導體層的表面之開口部;電極,係通過前述第一絕緣膜的前述開口部而接觸至前述第二半導體層的表面;台溝,係包圍前述電極而形成,並距前述第二半導體層的表面具有預定的深度;以及第二絕緣膜,係連續覆蓋前述台溝、前述第一絕緣膜、以及前述電極的端部。
  2. 如申請專利範圍第1項之台型半導體裝置,其中,前述第二絕緣膜係由有機絕緣物所構成。
  3. 如申請專利範圍第2項之台型半導體裝置,其中,前述有機絕緣物係為聚醯亞胺或環氧樹脂。
  4. 如申請專利範圍第1至3項中任一項之台型半導體裝置,其中,前述台溝係到達前述第一半導體層中。
  5. 如申請專利範圍第1至3項中任一項之台型半導體裝置,其中,前述第一半導體層係包含有第一層、以及形成於前述第一層的表面並具有比前述第一層還低的濃度的第二層;前述第二層係與前述第二半導體層相接。
  6. 如申請專利範圍第5項之台型半導體裝置,其中,前述台溝係到達前述第一層中。
  7. 一種台型半導體裝置的製造方法,係具備有:準備包含有第一導電型的第一半導體層、以及形成在該第一半導體層表面的第二導電型的第二半導體層並具有PN接合部的半導體基板,並形成第一絕緣膜的步驟,該第一絕緣膜係局部性地覆蓋前述第二半導體層的表面而形成,且具有露出前述第二半導體層的表面之開口部;形成電極的步驟,該電極係通過前述第一絕緣膜的前述開口部而接觸至前述第二半導體層的表面;形成台溝的步驟,該台溝係包圍前述電極,並距前述第二半導體層的表面具有預定的深度;以及形成第二絕緣膜的步驟,該第二絕緣膜係連續覆蓋前述台溝、前述第一絕緣膜、以及前述電極的端部。
  8. 如申請專利範圍第7項之台型半導體裝置的製造方法,其中,前述第二絕緣膜係由有機絕緣物所構成。
  9. 如申請專利範圍第8項之台型半導體裝置的製造方法,其中,前述有機絕緣物係為聚醯亞胺或環氧樹脂。
  10. 如申請專利範圍第7至9項中任一項之台型半導體裝置的製造方法,其中,前述台溝係到達前述第一半導體層中。
  11. 如申請專利範圍第7至9項中任一項之台型半導體裝置的製造方法,其中,前述第一半導體層係包含有第一層、以及形成於前述第一層的表面並具有比前述第一層 還低的濃度的第二層;前述第二層係與前述第二半導體層相接。
  12. 如申請專利範圍第11項之台型半導體裝置的製造方法,其中,前述台溝係到達前述第一層中。
TW097144815A 2007-12-21 2008-11-20 台型半導體裝置及其製造方法 TWI401807B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007330329A JP5074172B2 (ja) 2007-12-21 2007-12-21 メサ型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW200929552A TW200929552A (en) 2009-07-01
TWI401807B true TWI401807B (zh) 2013-07-11

Family

ID=40787615

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097144815A TWI401807B (zh) 2007-12-21 2008-11-20 台型半導體裝置及其製造方法

Country Status (5)

Country Link
US (1) US8362595B2 (zh)
JP (1) JP5074172B2 (zh)
KR (1) KR101023872B1 (zh)
CN (1) CN101465382B (zh)
TW (1) TWI401807B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
TW200933899A (en) * 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same
CN102231388A (zh) * 2011-06-23 2011-11-02 中国电子科技集团公司第十三研究所 一种有划片槽的台面或准台面半导体器件及其制备方法
US9147727B2 (en) 2013-09-30 2015-09-29 Infineon Technologies Ag Semiconductor device and method for forming a semiconductor device
US9082629B2 (en) 2013-09-30 2015-07-14 Infineon Technologies Ag Semiconductor device and method for forming a semiconductor device
JP6678549B2 (ja) * 2016-09-27 2020-04-08 株式会社 日立パワーデバイス 半導体装置およびその製造方法、並びに電力変換システム
CN112534571A (zh) * 2018-08-08 2021-03-19 三菱电机株式会社 半导体装置
CN113039649B (zh) 2018-11-19 2024-07-02 三菱电机株式会社 半导体装置
CN109904109B (zh) * 2019-01-31 2021-05-28 上海朕芯微电子科技有限公司 一种双极集成电路的隔离结构及隔离结构的形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656497A (en) * 1984-11-01 1987-04-07 Ncr Corporation Trench isolation structures
US4824797A (en) * 1985-10-31 1989-04-25 International Business Machines Corporation Self-aligned channel stop
US4974050A (en) * 1989-05-30 1990-11-27 Motorola Inc. High voltage semiconductor device and method
US5726088A (en) * 1994-09-29 1998-03-10 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having a buried insulated gate
US6127720A (en) * 1997-05-19 2000-10-03 Matsushita Electronics Corporation Semiconductor device and method for manufacturing the same

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5719869B2 (zh) 1974-09-18 1982-04-24
US4227975A (en) 1979-01-29 1980-10-14 Bell Telephone Laboratories, Incorporated Selective plasma etching of dielectric masks in the presence of native oxides of group III-V compound semiconductors
JPH0728044B2 (ja) 1985-08-23 1995-03-29 サンケン電気株式会社 ガラス被覆半導体チツプの製造方法
JPH0244729A (ja) * 1988-08-05 1990-02-14 Fuji Electric Co Ltd 半導体素子の製造方法
US5164218A (en) 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same
JPH06204232A (ja) * 1992-12-28 1994-07-22 Shindengen Electric Mfg Co Ltd 半導体装置の製造方法及び半導体装置
US5726086A (en) 1996-11-18 1998-03-10 Mosel Vitelic Inc. Method of making self-aligned cylindrical capacitor structure of stack DRAMS
KR19990003500A (ko) 1997-06-25 1999-01-15 김영환 레이저 다이오드 및 그 제조 방법
US5882986A (en) 1998-03-30 1999-03-16 General Semiconductor, Inc. Semiconductor chips having a mesa structure provided by sawing
CA2355146A1 (en) * 1999-10-18 2001-04-26 Yasunori Arima Light-receiving element array and light-receiving element array chip
JP4200626B2 (ja) 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
JP3514227B2 (ja) 2000-10-23 2004-03-31 サンケン電気株式会社 半導体素子
JP2002353227A (ja) * 2001-05-28 2002-12-06 Sanken Electric Co Ltd 半導体素子
JP4421144B2 (ja) 2001-06-29 2010-02-24 株式会社東芝 半導体装置
JP2003124478A (ja) * 2001-10-09 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置
DE10162065A1 (de) 2001-12-17 2003-06-26 Infineon Technologies Ag Verfahren zum Grabenätzen
TWI241028B (en) 2002-03-08 2005-10-01 Sanken Electric Co Ltd Semiconductor device and its manufacturing method
JP3985582B2 (ja) 2002-05-24 2007-10-03 松下電器産業株式会社 半導体装置の製造方法
JP2004128063A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
JP3972846B2 (ja) 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2004303927A (ja) * 2003-03-31 2004-10-28 Sanken Electric Co Ltd 半導体素子
JP2005051111A (ja) 2003-07-30 2005-02-24 Matsushita Electric Ind Co Ltd メサ型半導体装置
TWI266367B (en) 2003-11-14 2006-11-11 Ind Tech Res Inst Method for smoothing the sidewall ripples of an etching structure
JP2005276877A (ja) 2004-03-23 2005-10-06 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006012889A (ja) 2004-06-22 2006-01-12 Canon Inc 半導体チップの製造方法および半導体装置の製造方法
US7776672B2 (en) 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof
JP4982948B2 (ja) 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP2006130868A (ja) 2004-11-09 2006-05-25 Canon Inc インクジェット記録ヘッド及びその製造方法
JP2006287118A (ja) 2005-04-04 2006-10-19 Canon Inc 半導体装置及びその製造方法
JP2006310672A (ja) * 2005-05-02 2006-11-09 Renesas Technology Corp 半導体装置の製造方法
JP4967340B2 (ja) 2005-12-28 2012-07-04 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2007207796A (ja) * 2006-01-31 2007-08-16 Renesas Technology Corp 半導体装置の製造方法
JP2007305906A (ja) * 2006-05-15 2007-11-22 Renesas Technology Corp ダイオード
JP4789713B2 (ja) 2006-06-29 2011-10-12 株式会社豊田中央研究所 ウェットエッチング方法、ダメージ層除去方法、半導体装置の製造方法、および半導体基板の製造方法
US7646015B2 (en) 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
TW200933899A (en) 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656497A (en) * 1984-11-01 1987-04-07 Ncr Corporation Trench isolation structures
US4824797A (en) * 1985-10-31 1989-04-25 International Business Machines Corporation Self-aligned channel stop
US4974050A (en) * 1989-05-30 1990-11-27 Motorola Inc. High voltage semiconductor device and method
US5726088A (en) * 1994-09-29 1998-03-10 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having a buried insulated gate
US6127720A (en) * 1997-05-19 2000-10-03 Matsushita Electronics Corporation Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20090068148A (ko) 2009-06-25
TW200929552A (en) 2009-07-01
US8362595B2 (en) 2013-01-29
US20090160034A1 (en) 2009-06-25
JP2009152457A (ja) 2009-07-09
CN101465382A (zh) 2009-06-24
KR101023872B1 (ko) 2011-03-22
CN101465382B (zh) 2010-12-22
JP5074172B2 (ja) 2012-11-14

Similar Documents

Publication Publication Date Title
TWI401807B (zh) 台型半導體裝置及其製造方法
US8368181B2 (en) Mesa semiconductor device and method of manufacturing the same
US10978367B2 (en) Semiconductor device and method for manufacturing the same
US8148788B2 (en) Semiconductor device and method of manufacturing the same
JP2009206502A (ja) メサ型半導体装置及びその製造方法
JP6637012B2 (ja) 半導体装置
US20200168714A1 (en) Semiconductor device and method for manufacturing the same
US7772677B2 (en) Semiconductor device and method of forming the same having a junction termination structure with a beveled sidewall
US20140077261A1 (en) Power semiconductor device and method of manufacturing power semiconductor device
KR101075709B1 (ko) 메사형 반도체 장치 및 그 제조 방법
JP2017183625A (ja) 半導体装置およびその製造方法
KR101075784B1 (ko) 메사형 반도체 장치 및 그 제조 방법
JP3689420B1 (ja) 半導体装置
JP2021002548A (ja) 半導体装置および半導体装置の製造方法
JP4406535B2 (ja) ショットキーダイオード付きトランジスタ
JP2008283030A (ja) 半導体装置及びその製造方法
JP2007287813A (ja) 半導体装置およびその製造方法
JP2013134998A (ja) 半導体装置およびその製造方法
TWI708364B (zh) 半導體元件及其製造方法
JP2006344839A (ja) 半導体装置およびその製造方法
JPH0653310A (ja) 半導体装置およびその製造方法
JP2009152313A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees