KR101075784B1 - 메사형 반도체 장치 및 그 제조 방법 - Google Patents

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산요덴키가부시키가이샤
산요 한도타이 세이조우 가부시키가이샤
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Abstract

PN 접합부 PNJC에 닿는 메사홈 내벽(11)의 제2 절연막(10)의 두께가 얇아져 내압의 열화나 리크 전류가 발생한다고 하는 종래의 문제를 염가의 재료를 사용함으로써 해결하고, 고내압, 고신뢰성의 메사형 반도체 장치 및 그 제조 방법의 확립을 도모한다. 메사형 반도체 장치의 메사홈(5) 내벽에 열 산화막(6)으로 이루어지는 안정된 보호막을 형성하여 PN 접합부 PNJC를 피복 보호함과 함께, N-형 반도체층(2)의 열 산화막(6)과의 계면에 전자의 축적층이 형성되기 어렵도록, 메사홈(5) 내의 열 산화막(6) 사이에 끼워진 공극에 음전하를 갖는 절연막(7)을 매립한다. 이러한 구성을 채용함으로써 열 산화막(6) 중의 양전하에 의한 영향을 약하게 하여 열 산화막(6)과의 계면에서의 N-형 반도체층(2)으로의 공핍층의 넓어짐을 확보한다.
메사홈, 열 산화막, N-형 반도체층, P형 반도체층, 절연막

Description

메사형 반도체 장치 및 그 제조 방법{MESA TYPE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 메사홈을 가진 반도체 장치 및 그 제조 방법에 관한 것이다. 또한, 본원에서는 메사홈을 갖는 반도체 장치를 메사형 반도체 장치로 표시한다.
종래부터, 메사형 반도체 장치의 하나로서, 대전력용의 메사형 다이오드가 알려져 있다. 종래예에 따른 메사형 다이오드에 대하여 도 8 및 도 9를 참조하여 설명한다. 도 8은 종래예에 따른 메사형 다이오드가 매트릭스 형상으로 복수 배치된 반도체 웨이퍼를 나타내는 개략 평면도이다. 도 9는 도 8의 X-X선을 따라 취한 단면도이며, 스크라이브 라인 DL을 따라서 다이싱이 행해진 후의 상태를 도시하고 있다.
N+형 반도체 기판(101)의 표면에 N-형 반도체층(102)이 형성되어 있다. N-형 반도체층(102)의 표면에는 P형 반도체층(103)이 형성되고, P형 반도체층(103) 위에는, 제1 절연막(105)이 형성되어 있다. 또한，P형 반도체층(103)과 전기적으로 접속된 애노드 전극(106)이 형성되어 있다.
또한，P형 반도체층(103)의 표면으로부터 N+형의 반도체 기판(101)에 도달하 는 메사홈(108)이 형성되어 있다. 메사홈(108)은, N-형 반도체층(102)보다도 깊게 형성되고, 그 저부는 N+형의 반도체 기판(101) 중에 위치하고 있다. 메사홈(108)의 측벽은, P형 반도체층(103)의 표면으로부터 메사홈(108)의 저부에 걸쳐 순테이퍼의 형상을 갖고 경사하고 있다. 메사형 다이오드는 이 메사홈(108)에 의해 둘러싸여져 메사형의 구조를 갖고 있다.
또한, 메사홈(108)의 측벽을 덮어, 폴리이미드 막으로 형성되는 제2 절연막(130)이 형성되어 있고, N+형 반도체 기판(101)의 이면에는 캐소드 전극(107)이 형성되어 있다.
또한, 메사형의 반도체 장치에 대해서는, 예를 들면 특허 문헌 1에 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2003-347306 공보
종래예로서, 도 9에 도시되는 제2 절연막(130)은 메사홈(108) 내벽을 균일한 막 두께로 피복하고 있는 것처럼 표시되어 있지만, 실제로는 도 11에 도시된 바와 같이 제2 절연막(130)은 메사홈(108) 내벽의 상부에서 얇아져 메사홈(108)의 저부에 고이는 형태로 형성된다. 이와 같은 형상은 다음에 설명하는 공정에 의해 형성된다. 즉, 도 10에 도시된 바와 같이 메사홈(108)에 제2 절연막(130)을 디스펜스하거나 할 때에는 메사홈(108) 내가 제2 절연막(130)으로 매립되지만, 그 후의 열 처리 시에 이미드화 반응 등이 행하여져 제2 절연막(130)의 유동성이 높아지기 때 문에 전체적으로 제2 절연막(130)은 메사홈(108)의 저부에 유입되게 되어 도 11에 도시된 바와 같은 메사홈(108) 내벽의 상부에서 제2 절연막(130)이 얇아진다.
그 때문에 전계 강도가 가장 높은 PN 접합부 PNJC에 닿는 메사홈 측벽(110)에서의 제2 절연막(130)의 막 두께가 얇아져, PN 접합의 내압의 열화나 리크 전류의 증대를 야기하게 되어, 결과적으로 수율의 저하, 신뢰성의 저하라고 하는 해결해야 할 큰 과제가 생긴다. 또한，이 문제를 해결하는 방법으로서는 제2 절연막을 몇회인가 반복하여 형성하는 것이 생각되지만 그 재료는 고가이어서, 반도체 장치의 원가를 올리게 된다.
본 발명의 메사형 반도체 장치의 제조 방법은, 제1 도전형의 반도체 기판을 준비하고, 상기 반도체 기판의 표면에, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층을 형성하는 공정과, 상기 제1 반도체층의 표면에 제2 도전형의 제2 반도체층을 형성하는 공정과, 상기 제2 반도체층의 표면을 부분적으로 마스크층으로 피복하여 상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하는 메사홈을 형성하는 에칭 공정과, 상기 메사홈 내 및 상기 제2 반도체층 위에 산화막을 형성하는 공정과, 상기 메사홈 내의 상기 산화막으로 둘러싸여진 홈 내에 유기 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 메사형 반도체 장치는, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면에 접합되며, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 표면에 접합되며, 상기 제1 반도체층과 함께 PN 접합부를 형성하는 제2 도전형의 제2 반도체층과, 상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하는 메사홈과, 상기 제2 반도체층 위와 상기 메사홈 내에 형성된 산화막과, 상기 메사홈 내의 상기 산화막으로 둘러싸여진 홈 내에 형성된 유기 절연막을 구비하는 것을 특징으로 한다.
상기의 수단에서는, 메사홈 내의 PN 접합부를 양질의 산화막으로 피복한다고 하는 플래너 기술을 채용하면서, 산화막의 약점을 그 위를 피복하는 일정한 성질을 갖는 절연막으로 보완한다.
본 발명의 메사형 반도체 장치 및 그 제조 방법에 따르면, 염가의 재료에 의해 PN 접합부의 내압을 향상시킴과 함께, 리크 전류의 저감을 도모할 수 있다.
본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대하여, 메사형 반도체 장치가 메사형 다이오드인 경우를 예로 들어 설명한다. 도 1 내지 도 5는, 본 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도이다. 또한，이하에 설명하는 메사형 다이오드의 제조 방법은, 복수의 메사형 다이오드가 매트릭스 형상으로 배치되는 웨이퍼 형상의 반도체 기판에 대하여 행해지는 것이지만 설명의 편의상, 웨이퍼 형상의 반도체 기판에 포함되는 복수의 메사형 다이오드 중，1개의 메사형 다이오드가 도시되어 있다.
도 1에 도시한 바와 같이, 예를 들면 인 등의 N형 불순물이 고농도로 확산된 N+형 반도체 기판(1)(예를 들면, 실리콘 단결정 기판)을 준비한다. 이 N+형 반도 체 기판(1)의 표면에, 반도체층을 에피택셜 성장시킴으로써, 저농도의 N형 반도체층, 즉 N-형 반도체층(2)을 형성한다. 또한, 상기 N+형과 N-형의 2층 구성은 N-형 반도체 기판의 양면으로부터 불순물로서 인 등을 열 확산하여 N+층을 형성한 후에, 그 반도체 기판의 한쪽 면을 화학적 에칭 또는 기계적 연마로 제거하여 얻는 것어어도 된다. 특히 두꺼운 N-형 반도체층(2)을 필요로 하는 초고내압품의 경우에는 에피택셜법보다 확산법으로 형성하는 쪽이 바람직한 경우가 있다.
그 후, N-형 반도체층(2)의 표면에, 예를 들면 붕소 등의 P형 불순물을 확산함으로써, P형 반도체층(3)을 형성한다. 이에 의해，N-형 반도체층(2)과 P형 반도체층(3)의 계면에는, PN 접합부 PNJC가 형성된다. 상기 구성에서, N+형 반도체 기판(1), N-형 반도체층(2), P형 반도체층(3)의 전체의 두께는, 예를 들면 약 200㎛ 정도이다.
다음으로, 도 2에 도시한 바와 같이, P형 반도체층(3) 위에, 메사홈(5)을 형성할 예정의 영역을 개구하는 개구부(4A)를 갖는 포토레지스트층(4)을 형성한다. 그리고, 이 포토레지스트층(4)을 마스크로 하여 P형 반도체층(3), N-형 반도체층(2)을 관통하여, N+형 반도체 기판(1)의 두께 방향의 도중에 이르는 영역을 드라이 에칭함으로써, 메사홈(5)을 형성한다. 그 후, 불산, 질산계의 에칭액을 사용하여, 드라이 에칭에 의해 메사홈(5) 측벽에 생긴 데미지층을 제거한다. 에칭 종료 후, 마스크로서 사용한 포토레지스트층(4)을 애싱법이나 레지스트 박리액으로 제거한다.
다음으로 도 3에 도시한 바와 같이, 메사홈(5) 측벽 위, P형 반도체층(3) 위, N+형 반도체 기판(1) 위에, 드라이 O2 또는 웨트 O2 분위기의 고온로 중에서, 두께 수㎛ 이하의 열 산화막(6)을 생성한다. PN 접합부 PNJC에 닿는 메사홈 측벽(11)은 그 산화막(6)에 의해 내압 확보에 충분한 두께로 피복 보호되기 때문에 폴리이미드 등으로 메사홈(5)을 매립하는 경우의 메사홈 측벽(11)을 덮는 막 두께가 얇아져 내압 확보 등을 할 수 없다고 하는 문제는 용이하게 해결된다. 단, 본 실시 형태에서의 메사홈(5)의 폭은 10㎛ 이상이기 때문에 열 산화막(6)으로 메사홈(5) 내 전체를 매립할 수는 없어, 메사홈(5) 내에 형성된 열 산화막(6)으로 둘러싸여진 홈이 생긴다.
이 경우, 플래너형 NPN 고내압 트랜지스터에서 문제로 된 산화막의 계면에서 콜렉터층인 N-형 반도체층(2)에 전자의 축적층이 형성되어 공핍층이 충분히 넓어지지 않아, 표면에서 절연 파괴가 일어나 벌크의 비저항으로 결정되는 절연 내압이 얻어지지 않는다고 하는 현상이, 열 산화막(6)으로 메사홈(5)을 피복한 메사형 다이오드에도 보이는 경우가 있다. 플래너형 트랜지스터의 경우, P+ 가드링을 몇갠가 콜렉터 표면으로부터 확산하여 이 문제를 해결하고 있다. 메사형 다이오드에서 P+ 가드링을 메사홈(5) 내에 형성하는 것에서는 공정수가 증가하여, 플래너형에 비하여 싸게 생산할 수 있다고 하는 이익이 상실되게 된다.
따라서 도 4에 도시한 바와 같이, 메사홈(5) 내의 열 산화막(6)으로 둘러싸여진 홈 내 및 후에 애노드 전극(8)이 형성되는 영역을 제외한 P형 반도체층(3) 위의 열 산화막(6) 위에 절연막(7)을 형성한다. 절연막(7)이 에폭시 수지 등으로 이 루어지는 경우, 소수성의 실리콘면이 직접 노출되어 있는 메사홈(5)보다는 친수성의 열 산화막(6)으로 둘러싸여진 홈 내쪽이 에폭시 수지 등이 홈 내에 들어가기 쉽다. 열 산화막(6) 내에는, 열산화 시에 N-형 반도체층(2) 등과의 계면의 산화막측에 반도체가 실리콘인 경우이면 과잉 실리콘에 의한 양이온이 생기고, 또한 실리콘과 산화막의 계면에 존재하는 댕글링 본드에 의한 계면 준위가 발생한다. 이 결과, 열 산화막(6)은 전체적으로 다소의 양전하를 띤 상태로 되고, 그 상태 그대로는 열 산화막(6)과의 계면에서의 N-형 반도체층(2)에 전자가 축적되게 되어 내압 저하의 원인으로 된다.
따라서，이 양전하를 부정하기 위해서 열 산화막(6) 위에 형성되는 절연막(7)은 음전하를 갖는 염가의 에폭시 수지 등이 선택 가능하다. 절연막(7)은 열 산화막(6)을 개재하여 N-형 반도체층(2) 등 위에 형성되기 때문에 절연막(7) 중의 음전하가 직접 그 N-형 반도체층(2) 등에 영향을 준다고 하는 것보다는, 열 산화막(6)의 양전하의 N-형 반도체층(2) 등에의 영향을 약하게 하는 작용을 한다. 또한, 절연막(7) 중의 음전하의 양이 많아져, 열 산화막(6)의 양전하량을 부정하고 전체적으로 N-형 반도체층(2) 위에 음전하가 존재하는 형태로 되어도 메사홈(5) 내의 N-형 반도체층(2)의 열 산화막(6)과의 계면이 P형으로 반전되지 않는 한 문제는 없다.
이 결과, N-형 반도체층(2)과 열 산화막(6)의 계면에서의 열 산화막(6)의 양전하에 의한 N-형 반도체층(2)의 전자의 축적은 약해져, 공핍층이 넓어지기 쉬워지기 때문에 메사홈 측벽(11)에서의 절연 파괴는 일어나기 어렵게 되어, 내압은 벌크 의 비저항으로 결정되는 값에 근접하게 된다. 음전하를 갖는 에폭시 수지 등으로 이루어지는 절연막(7)을 직접 메사홈(5) 위에 형성하는 경우에, N-형 반도체층(2)의 절연막(7)과의 계면에서의 P형 반전층에 의해 생기는 리크 전류 등의 문제도 방지할 수 있다.
또한, 본 실시 형태에서는 절연막(7)을 메사홈(5) 이외의 부분에도 형성하고 있지만 메사홈(5)의 PNJC부에 닿는 메사홈 측벽(11)보다 하부의 메사홈(5)이 매립되어 있으면, 전술한 효과가 얻어진다. 그러나 메사홈(5)이 완전하게 절연막(7)으로 매립되어 있지 않은 경우에는, 메사홈(5) 내에 애노드 전극(8) 형성 시 등에서의 약액 등이 남아 신뢰성상의 문제를 야기하거나, 도 7에 도시한 바와 같이 반도체 웨이퍼(16) 내의 포토레지스트층(14)의 도포 불균일(15)이 발생하여, 수율이 저하될 우려가 있으므로 메사홈(5)을 완전하게 매립하는 것이 바람직하다.
또한, 상기 절연막(7)으로서, 예를 들면 소위 영구 레지스트로서의 유기 레지스트막이나 폴리이미드막, 혹은 무기 또는 유기의 SOG(Spin On Glass)막, 혹은 실리콘 질화막 등을 이용하여도 된다.
마지막으로 도 5에 도시한 바와 같이, 소정의 포토그래피를 거쳐 P형 반도체층(3)과 후술하는 애노드 전극(8)과의 컨택트를 취하기 위한 개구부(6A)를 열 산화막(6)에 형성한다. 이 경우 N+형 반도체 기판(1)측에 형성되어 있는 열 산화막(6)도 제거한다. 그 후, 스퍼터링법이나 증착법에 의해 알루미늄 등의 도전 재료를 P형 반도체층(3) 위 등에 형성하고 소정의 공정을 거쳐 애노드 전극(8)을, 또한 N+형 반도체 기판(1) 위에는 캐소드 전극(9)을 형성함으로써, 메사홈(5)이 간편하고 안정성이 있는 열 산화막(6)과 염가의 에폭시 수지 등으로 이루어지는 절연막(7)으로 매립된 메사형 다이오드가 완성된다.
또한, 필요에 따라서, 도 6에 도시한 바와 같이, 플라즈마 CVD에 의한 질화막으로 이루어지는 패시베이션막(10)을 애노드 전극(8) 위에 개구부(8A)를 갖는 상태에서 형성하여 신뢰성의 향상을 도모하는 것이 유효하다. 전술한 바와 같이 메사홈(5) 내에만 절연막(7)을 매립하여 초기의 목적을 달성하는 경우에는, 패시베이션막(10)도 메사홈(5)의 폭보다 조금 큰 폭으로 형성함으로써, 절연막(7) 중의 음전하량의 변화를 저지하여, 신뢰성이 높은 메사형 다이오드를 완성시킬 수 있다.
이하, 본 발명의 다른 실시 형태에 대하여 도 12의 (A) 및 도 12의 (B)를 참조하면서 설명한다. 또한, 다른 실시 형태의 특징은, 메사홈(5) 내를 산화막만으로 매립하는 것이다.
우선, 도 6에 도시한 구성과 도 12의 (A)에 도시한 구성에서 상이한 점은, 상기 메사홈(5) 내를 상기 열 산화막(6)과, CVD법에 의한 산화막(12A)으로 완전히 매립한 상태에서, 그들 위에 상기 절연막(7)이 형성된 점이다. 그 밖의 구성은 도 6과 마찬가지이다.
또한, 도 6에 도시한 구성과 도 12의 (B)에 도시한 구성에서 상이한 점은, 상기 메사홈(5) 내를 CVD법에 의한 산화막(12B)만으로 완전히 매립한 상태에서, 그 위에 상기 절연막(7)이 형성되어 있는 점이다. 그 밖의 구성은 도 6과 마찬가지이다.
본 실시 형태에서는 메사홈(5)의 깊이가 100㎛ 정도이며, 메사홈(5)의 폭이 10㎛ 정도를 일례로서 설명하고 있지만, 메사홈(5)의 깊이, 폭 사이즈는 다양한 변경이 가능하고, 각종 사이즈에 따라서 메사홈(5) 내에 형성되는 산화막의 구성은 변경이 가능하다. 즉, 전술한 폭 사이즈보다도 작은 메사홈에 대하여 산화막을 형성하는 경우, 도 12의 (B)에 도시한 산화막(12B) 대신에 열 산화막만으로 메사홈(5) 내를 완전히 매립하는 것도 가능하게 되어, 한층 더한 간편한 프로세스를 구축할 수 있다. 예를 들면, 폭 사이즈가 5㎛ 이하이면, 열 산화막만으로 매립하는 것이 가능하다. 이 경우에는 메사형 다이오드의 초고내압, 저리크 전류 특성을 확보하기 위해서, 열 산화막의 성장 속도를 떨어뜨려 산화막 중의 과잉 실리콘에 의한 양전하의 감소를 도모함과 함께, 필요에 따라서 N-형 반도체층(2)과 열 산화막(6)의 계면에 발생하는 댕글링 본드를 줄이기 위해서 수소 어닐링 등을 채용함으로써 열 산화막이 갖는 양전하량을 감소시키도록 하여도 된다. 또한, 본 발명은 메사형 다이오드를 일례로 하여 설명하였지만, 메사형 트랜지스터 등의 다른 메사형 반도체 장치에도 널리 적용할 수 있다.
도 1은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 2는 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 3은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 4는 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 5는 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 6은 본 발명의 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 7은 절연막으로 매립되어 있지 않은 메사홈을 갖는 반도체 웨이퍼 위에 형성된 포토레지스트층의 도포 불균일을 도시하는 평면도.
도 8은 종래예에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 평면도.
도 9는 종래예에 따른 메사형 다이오드의 단면도.
도 10은 종래예에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
도 11은 종래예에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면 도.
도 12의 (A) 및 (B)는 본 발명의 다른 실시 형태에 따른 메사형 다이오드 및 그 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : N+형 반도체 기판
2 : N-형 반도체층
3 : P형 반도체층
PNJC : PN 접합부
4 : 포토레지스트층
4A, 6A, 8A : 개구부
5 : 메사홈
6 : 열 산화막
7 : 절연막
8 : 애노드 전극
9 : 캐소드 전극
10 : 패시베이션막
11 : PNJC부 메사홈 측벽
12A, 12B : 산화막
14 : 포토레지스트층
15 : 도포 불균일
16 : 반도체 웨이퍼
101 : N+형 반도체 기판
102 : N-형 반도체층
103 : P형 반도체층
105 : 절연막
106 : 애노드 전극
107 : 캐소드 전극
108 : 메사홈
130 : 절연막

Claims (8)

  1. 제1 도전형의 반도체 기판을 준비하고,
    상기 반도체 기판의 표면에, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층을 형성하는 공정과,
    상기 제1 반도체층의 표면에 제2 도전형의 제2 반도체층을 형성하는 공정과,
    상기 제2 반도체층의 표면을 부분적으로 마스크층으로 피복하여 상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하는 메사홈을 형성하는 에칭 공정과,
    상기 메사홈 내 및 상기 제2 반도체층 위에 산화막을 형성하는 공정과,
    상기 메사홈 내의 상기 산화막으로 둘러싸여진 홈 내 및 상기 제2 반도체층 위의 상기 산화막 상에 유기 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  2. 제1 도전형의 반도체 기판을 준비하고,
    상기 반도체 기판의 표면에, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층을 형성하는 공정과,
    상기 제1 반도체층의 표면에 제2 도전형의 제2 반도체층을 형성하는 공정과,
    상기 제2 반도체층의 표면을 부분적으로 마스크층으로 피복하여 상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하는 메사홈을 형성하는 에칭 공정과,
    상기 메사홈 내를 매설하도록 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 산화막 상에 유기 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 유기 절연막이, 유기 레지스트, 에폭시 수지인 것을 특징으로 하는 메사형 반도체 장치의 제조 방법.
  5. 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면에 접합되며, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 표면에 접합되며, 상기 제1 반도체층과 함께 PN 접합부를 형성하는 제2 도전형의 제2 반도체층과,
    상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하는 메사홈과,
    상기 제2 반도체층 위와 상기 메사홈 내에 형성된 산화막과,
    상기 메사홈 내의 상기 산화막으로 둘러싸여진 홈 내 및 상기 제2 반도체층 위의 상기 산화막 상에 형성된 유기 절연막
    을 구비하는 것을 특징으로 하는 메사형 반도체 장치.
  6. 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면에 접합되며, 상기 반도체 기판보다도 저농도의 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 표면에 접합되며, 상기 제1 반도체층과 함께 PN 접합부를 형성하는 제2 도전형의 제2 반도체층과,
    상기 제2 반도체층의 표면으로부터 상기 반도체 기판 내에 도달하는 메사홈과,
    상기 메사홈 내에 매설된 산화막
    을 구비하는 것을 특징으로 하는 메사형 반도체 장치.
  7. 제6항에 있어서,
    상기 산화막 상에 유기 절연막을 구비하는 것을 특징으로 하는 메사형 반도체 장치.
  8. 제5항 또는 제7항에 있어서,
    상기 유기 절연막이 유기 레지스트, 에폭시 수지로 이루어지는 것을 특징으로 하는 메사형 반도체 장치.
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