CN103022088A - 具有沟道结构体的半导体装置及其制造方法 - Google Patents

Abstract

本发明提供一种具有沟道结构体的半导体装置及其制造方法。根据一个实施方式，半导体装置设置有沟道结构体和第2半导体层。沟道结构体在具有器件部和器件终端部的第1导电型的第1半导体层的、器件终端部表面设置有槽，埋设绝缘膜以覆盖槽。第2半导体层具有第2导电型，设置在第1半导体层表面，与槽的至少器件部侧相接，深度比槽浅。绝缘物与器件的表面保护膜是相同的材质。

Description

具有沟道结构体的半导体装置及其制造方法

（关联文献的引用）

本申请以2011年9月21日申请的先行的日本国专利申请2011-205704号以及2012年5月9日申请的先行的日本国专利申请2012-107188号的优先权的利益为基础、且要求其利益，其内容整体通过引用包含在这里。

技术领域

这里说明的实施方式涉及一种具有沟道结构体的半导体装置及其制造方法。

背景技术

在二极管、功率MOS晶体管、IGBT（insulated gate bipolartransistor：绝缘栅双极型晶体管）等的功率器件中，为了确保耐压在器件形成区域的外侧需要包括保护环层、降低表面电场（RESURF）层等的器件终端部（device termination portion）。

在器件终端部设置了保护环层、降低表面电场层的情况下，存在难以缩短器件终端部的宽度这样的问题点。另外，当在器件终端部设置与器件形成区域不同的半导体层时，存在制造工序变长这样的问题点。

发明内容

本发明提供一种能够满足高的耐压特性、缩短器件终端部的宽度的半导体装置及其制造方法。

根据一个实施方式，半导体装置设置有沟道结构体和第2半导体层。沟道结构体（trench structure）在具有器件部和器件终端部的第1导电型的第1半导体层的、器件终端部表面设置有槽，并埋设绝缘物以覆盖槽。第2半导体层具有第2导电型，设置在第1半导体层表面，与槽的至少器件部侧相接，深度比槽浅。所述绝缘物与半导体装置的表面保护膜是相同的材质。

本发明能够满足半导体装置的高的耐压特性、且缩短器件终端部的宽度。

附图说明

图1是表示第1实施方式的半导体装置的剖面图。

图2是表示第1实施方式的半导体装置的制造工序的剖面图。

图3是表示第1实施方式的半导体装置的制造工序的剖面图。

图4是表示第1实施方式的半导体装置的制造工序的剖面图。

图5是表示第2实施方式的半导体装置的剖面图。

图6是表示第2实施方式的半导体装置的制造工序的剖面图。

图7是表示第2实施方式的半导体装置的制造工序的剖面图。

图8是表示第2实施方式的半导体装置的制造工序的剖面图。

图9是表示第1变形例的半导体装置的剖面图。

图10是表示第2变形例的半导体装置的剖面图。

图11是表示第3变形例的半导体装置的剖面图。

图12是表示第4变形例的半导体装置的剖面图。

图13是表示第3实施方式的半导体装置的剖面图。

图14是表示第4实施方式的半导体装置的剖面图。

图15是表示第4实施方式的半导体装置的制造工序的剖面图。

图16是表示第4实施方式的半导体装置的制造工序的剖面图。

图17是表示第5实施方式的半导体装置的剖面图。

图18是表示第5实施方式的半导体装置的制造工序的剖面图。

图19是表示第5实施方式的半导体装置的制造工序的剖面图。

图20是表示变形例的半导体装置的剖面图。

具体实施方式

下面，参照附图进一步说明多个实施例。在附图中，相同的附图标记表示相同或者类似部分。

参照附图说明第1实施方式的半导体装置及其制造方法。图1是表示半导体装置的剖面图。在本实施方式中，在沟道型功率MOS晶体管的器件终端部（device termination portion）设置有沟道结构体，该沟道结构体在槽中埋设了绝缘物。

如图1所示，半导体装置90是作为深沟道的沟道结构体11设置在器件终端部的Nch沟道功率MOS晶体管。半导体装置90适用于移动体终端、个人计算机、马达驱动等。

在N^－漂移层1的第1主面（表面）设置有P基底层3。在N^－漂移层1的与第1主面（表面）相对置的第2主面（背面）设置有杂质浓度比N^－漂移层1高的N⁺漏极层2。在本实施方式中，在N^－漂移层1中使用了半导体基板，在半导体基板的背面使用了作为扩散层的N⁺漏极层2。此外，在N⁺漏极层2中使用了半导体基板的情况下，N^－漂移层1成为外延层。

在P基底层3中设置有贯通P基底层3而到达N^－漂移层1的槽21。在槽21的底面以及侧面设置有栅极绝缘膜5，隔着栅极绝缘膜5以覆盖槽21的方式埋设栅极电极6。栅极绝缘膜5以及栅极电极6构成沟道栅极，捆成栅极。在与槽21相接的P基底层表面设置有N⁺源极层4。

在N^－漂移层1、P基底层3、N⁺源极层4、以及沟道栅极上设置有绝缘膜7。P基底层3以及N⁺源极层4上的绝缘膜7被蚀刻而使未图示的第1开口部设置在器件部。在通过第1开口部暴露的P基底层3以及N⁺源极层4、绝缘膜7上设置有源极电极8。

N^－漂移层1上的绝缘膜7被蚀刻而使未图示的第2开口部设置在器件终端部。第2开口部的一端（器件部侧）与P基底层3相接。在器件终端部之下的N^－漂移层1表面设置具有宽度W1、深度D1的沟道结构体11。沟道结构体11包括槽22、以及埋设在槽内以覆盖槽22的绝缘物23。深度D1设定为比P基底层3的深度还深。这里，槽22没有到达N⁺漏极层2，但是也可以形成为到达N⁺漏极层2。宽度W1被适当设定以使得与半导体装置90要求的耐压特性相对应，设定为比沟道栅极宽度还宽。

在第2开口部、绝缘膜7、以及源极电极8上设置有绝缘膜9。绝缘膜9作为表面保护膜而发挥功能，该表面保护膜防护半导体装置90以避免从外部侵入污染物、水分等。沟道结构体11的绝缘物23成为上部直接与绝缘膜9相接的结构。这里，绝缘物23与绝缘膜9使用了相同的材质，但是也可以设为不同的材质。另外，绝缘膜9也可以层叠多层同种的相同或者不同的材料而形成。在N⁺漏极层2的与第1主面（与N^－漂移层1相接的面）相对置的第2主面（背面）设置有漏极电极10。

这里绝缘物23、绝缘膜9例如使用了聚酰亚胺（PI）膜。聚酰亚胺（PI）膜与氧化硅膜相比介电常数低到3.2~3.5，能够获得比当绝缘膜9设为氧化膜时更高的耐压。例如，通过以300~400℃进行固化（亚胺化）来使得绝缘性优良，作为有机材料是耐热性高的材料。此外，代替聚酰亚胺（PI），也可以使用聚对苯撑苯并双噁唑（PBO）、聚苯并环丁烯（BCB）、聚氟碳（ポリフロロカ一ボン）、或者聚芳醚（PAE）等。

当将埋设了绝缘物23的沟道结构体11设置在器件终端部时，与最后在器件终端部设置保护环层、降低表面电场层的情况相比能够缩短器件终端部的宽度。另外，不需要在器件终端部设置与器件部不同的各种半导体层，能够缩短半导体装置90的制造工序。

接着，参照图2至4说明半导体装置的制造方法。图2至4是表示半导体装置的制造工序的剖面图。

如图2所示，在N^－漂移层1表面形成P基底层3、沟道栅极、N⁺源极层4、以及绝缘膜7，在N^-漂移层1背面形成N⁺漏极层2。对器件部的N^-漂移层1上的绝缘膜7进行蚀刻来形成未图示的开口部。在通过开口部暴露的P基底层3以及N⁺源极层4、绝缘膜7上形成源极电极8。以上的工序是使用公知的技术来进行的。

接着，如图3所示，对于器件终端部的绝缘膜7，以未图示的抗蚀膜为掩模，例如使用RIE（reactive ion etching：反应离子刻蚀）法来蚀刻绝缘膜7而形成开口部。变更气体种类，以抗蚀膜为掩模，对于开口部之下的N^－漂移层1，使用Deep RIE法来蚀刻开口部之下的N^－漂移层1，形成具有宽度W1以及深度D1的槽22。为了表面的平滑化而对暴露的硅表面进行化学蚀刻，消除了抗蚀膜之后，对槽22的底面以及侧面进行药液处理。

接着，如图4所示，埋设绝缘物23以覆盖槽22。对作为聚酰亚胺的绝缘物23进行图案形成并以较低温度（例如，300~400℃）进行亚胺化。

在绝缘物23、绝缘膜7、以及源极电极8上形成绝缘膜9。在N⁺漏极层2的背面形成漏极电极10来完成半导体装置90。

如上述那样，在本实施方式的半导体装置及其制造方法中，包括槽22以及埋设在槽22的绝缘物23的沟道结构体11设置在器件终端部。沟道结构体11的一端与P基底层3相接，比沟道栅极以及P基底层3深，具有宽度W1以及深度D1。

因此，与设置了保护环层、降低表面电场层的情况相比，能够缩短器件终端部的宽度。另外，能够缩短半导体装置90的制造工序。

此外，在本实施方式中，优选是，以使加工控制简易为目的，将沟道形状设为直线形状、或者如图20所示那样，以提高电特性为目的，将沟道形状设为沟道宽度朝向下侧变宽的倒锥形形状。具体地说，在变形例的半导体装置90a的沟道结构体11b中，槽22b的底面部的宽度W11形成得比上面部的宽度W1还宽。在倒锥形形状的沟道的情况下，沟道端部的沿面距离变长，因此电压施加时的等电位宽度变宽，能够缓和电场集中。因此，能够提高耐压。另外，在本实施方式中，适用于Nch沟道功率MOS晶体管，但是也能够适用于Pch沟道功率MOS晶体管。

参照附图说明第2实施方式的半导体装置及其制造方法。图5是表示半导体装置的剖面图。在本实施方式中，在沟道型功率MOS晶体管的器件终端部设置有第1沟道结构体，该第1沟道结构体与P基底层3相接，并且包括第1槽、氧化硅膜、以及绝缘膜，与第1沟道结构体相接而设置有包括第2槽以及绝缘物的第2沟道结构体。

下面，对与实施例1相同结构部分附加相同附图标记，并省略该部分的说明，只说明不同的部分。

如图5所示，半导体装置91是如下的Nch沟道功率MOS晶体管：作为深沟道的沟道结构体11设置在器件终端部，在沟道结构体11与P基底层3之间设置有沟道结构体12。半导体装置91适用于移动体终端、个人计算机、马达驱动等。

在P基底层3与沟道结构体11之间的N^－漂移层1表面设置有沟道结构体12（第1沟道结构体）。沟道结构体12具有宽度W2以及深度D2。宽度W2比沟道结构体11（第2沟道结构体）的宽度W1窄。深度D2比P基底层3的深度深、比沟道结构体11的深度D1浅。沟道结构体12包括槽31、形成在槽31的底部以及侧面的由热氧化硅膜（silicon thermally－oxidized film）（SiO₂膜）构成的绝缘膜32、以及隔着绝缘膜32以覆盖槽31的方式埋设的绝缘膜33。

如果将以较高温度对N^－漂移层1表面进行高温热氧化而形成的热氧化硅膜（SiO₂膜）用于绝缘膜32，则能够抑制流过PN结端部的泄漏电流。

接着，说明半导体装置（Nch沟道功率MOS晶体管）的PN结端部中的泄漏电流特性。

在第1实施方式的半导体装置90（参照图1）中，P基底层3的侧面与沟道结构体11的绝缘物23的上部侧面相接。

另一方面，在本实施方式的半导体装置91（参照图5）中，在沟道结构体11与P基底层3之间设置有沟道结构体12。P基底层3的侧面与设置在沟道结构体12的槽31的侧面的绝缘膜32（热氧化硅膜（SiO₂膜））相接。另外，沟道结构体12之下的N^-漂移层1表面与设置在沟道结构体12的槽31的底面的绝缘膜32（热氧化硅膜（SiO₂膜））相接。

因此，在本实施方式的半导体装置91中，通过设置由该热氧化硅膜（SiO₂膜）构成的绝缘膜32，从而与第1实施方式的半导体装置90相比，更能够抑制流过器件终端部中的PN结端部的泄漏电流，能够提高半导可靠性。

接着，参照图6至8说明半导体装置的制造方法。图6至8是表示半导体装置的制造工序的剖面图。

如图6所示，在形成沟道栅极、N⁺源极层4、以及绝缘膜7之后，对于器件终端部的绝缘膜7，以未图示的抗蚀膜为掩模，例如使用RIE法来蚀刻绝缘膜7而形成开口部。变更气体种类，使用RIE法，以抗蚀膜为掩模来蚀刻开口部之下的N^－漂移层1，形成具有宽度W2以及深度D2的槽31。N^－漂移层1的蚀刻例如使用与沟道栅极的槽21的形成相同的RIE条件。消除了抗蚀膜之后，进行RIE后处理来净化槽31的底面以及侧面。

接着，如图7所示，例如在温度1000℃、氧（O₂）气氛中对暴露在槽31的底面以及侧面的N^－漂移层1表面进行氧化，形成由热氧化硅膜（SiO₂膜）构成的绝缘膜32。此外，也可以添加氯系的气体来进行热氧化。隔着绝缘膜32来埋设绝缘膜33以覆盖槽31。此时，绝缘膜33堵住沟道上部即可，没有必要一定完全地埋入内部。在埋设沟道结构体12的绝缘膜33之后，例如使用CMP（chemical mechanicalpolishing：化学机械抛光）法研磨绝缘膜33来平坦化。其结果是：形成包括槽31、绝缘膜32、以及绝缘膜33的沟道结构体12。

接着，如图8所示，对于器件终端部的绝缘膜7，以未图示的抗蚀膜为掩模，例如使用RIE（reactive ion etching：反应离子蚀刻）法来蚀刻绝缘膜7而形成开口部。该开口部的一端（器件部侧）与沟道结构体12相接。变更气体种类，以抗蚀膜为掩模，对于开口部之下的N^-漂移层1，使用Deep RIE法来蚀刻开口部之下的N^－漂移层1，形成具有宽度W1以及深度D1的槽22。这以后的工序与第1实施方式相同，因此省略说明。

如上述那样，在本实施方式的半导体装置及其制造方法中，包括槽22以及埋设在槽22的绝缘物23的沟道结构体11设置在器件终端部。在P基底层3与沟道结构体11之间设置有沟道结构体12。沟道结构体12具有宽度W2以及深度D2。沟道结构体12包括槽31、形成在槽31的底部以及侧面的由热氧化硅膜（SiO₂膜）构成的绝缘膜32、以及隔着绝缘膜32来埋设在槽31的绝缘膜33。

因此，除了第1实施方式的效果之外，与第1实施方式相比，更能够降低包括器件终端部的P基底层3和N^－漂移层1的PN二极管的逆向泄漏电流。

此外，在本实施方式中，沟道结构体11被设定为深度D1，但是并不一定限定于此。例如也可以如图9所示的第1变形例的半导体装置91a那样，将槽22形成为贯通N^－漂移层1而到达N⁺漏极层2，将沟道结构体11设定为深度D1a。

另外，在本实施方式中，将沟道结构体12的剖面设定为矩形形状，但是并不一定限定于此。例如也可以如图10所示的第2变形例的半导体装置91b那样，设为剖面具有倒梯形的沟道结构体12a等。

另外，在本实施方式中，将沟道结构体12设置在P基底层3与沟道结构体11之间，但是并不一定限定于此。例如也可以如图11所示的第3变形例的半导体装置91c那样，在P基底层3与沟道结构体11之间设置嵌入氧化膜61。具体地说，将嵌入氧化膜6的深度D2形成得比P基底层3深。嵌入氧化膜61是由热氧化硅膜（SiO₂膜）构成的嵌入型LOCOS结构体。这里，嵌入氧化膜61是在形成沟道结构体11之前形成。

另外，在本实施方式中，将沟道结构体12设置在P基底层3与沟道结构体11之间，但是并不一定限定于此。例如也可以如图12所示的第4变形例的半导体装置91d那样，在P基底层3与沟道结构体11之间设置氧化硅膜42。具体地说，将氧化硅膜42的深度D2形成得比P基底层3深。氧化硅膜42是由热氧化硅膜（SiO₂膜）构成的LOCOS结构体。这里，氧化硅膜42是在形成沟道结构体11之前形成。

另外，在本实施方式中，在槽31的侧面以及底面设置由热氧化硅膜（SiO₂膜）构成的绝缘膜32，但是并不一定限定于此。只要至少在槽31的器件部侧的侧面以及器件部侧的底面设置由热氧化硅膜（SiO₂膜）构成的绝缘膜32即可。

参照附图说明第3实施方式的半导体装置及其制造方法。图13是表示半导体装置的剖面图。在本实施方式中，在第1槽的底面以及侧面设置有热氧化硅膜的第1沟道结构体的深度D3形成得比绝缘物埋设在第2槽的第2沟道结构体的深度D1深，从而改善泄漏电流。

下面，对与实施例1相同结构部分附加相同附图标记，并省略该部分的说明，只说明不同的部分。

如图13所示，半导体装置92是如下的Nch沟道功率MOS晶体管：作为深沟道的沟道结构体11（第2沟道结构体）设置在器件终端部，在沟道结构体11与P基底层3之间设置有沟道结构体12b（第1沟道结构体）。半导体装置92适用于移动体终端、个人计算机、马达驱动等。

在P基底层3与沟道结构体11之间的N^－漂移层1表面设置有沟道结构体12b。沟道结构体12b具有宽度W2以及深度D3。深度D3比沟道结构体11的深度D1深。沟道结构体12b包括槽31b、形成在槽31b的底部以及侧面的由热氧化硅膜（SiO₂膜）构成的绝缘膜32、以及隔着绝缘膜32以覆盖槽31b的方式埋设的绝缘膜33。此时，绝缘膜33只要堵住沟道上部即可，没有必要一定完全地埋入内部。另外，绝缘膜32、绝缘膜33的上部也可以在沟道结构体11形成工序中进行蚀刻。

接着，说明半导体装置（Nch沟道功率MOS晶体管）的PN结端部中的泄漏电流特性。

在第2实施方式的半导体装置91（参照图5）中，在P基底层3与沟道结构体11之间，设置比P基底层3深、比沟道结构体11浅的沟道结构体12。

在本实施方式的半导体装置92（参照图13）中，在P基底层3与沟道结构体11之间，设置比P基底层3以及沟道结构体11深的沟道结构体12b。P基底层3的侧面以及P基底层3之下的N^－漂移层1的侧面与设置在沟道结构体12b的槽31b的侧面的由热氧化硅膜（SiO₂膜）构成的绝缘膜32相接。沟道结构体12b之下的N^－漂移层1的表面与设置在沟道结构体12b的槽31b的底面的由热氧化硅膜（SiO₂膜）构成的绝缘膜32相接。

另外，在本实施方式的半导体装置92中，沟道结构体12b的沟道31b的侧面以及底面全部被热氧化硅膜覆盖，因此形成始终稳定的界面，成品率稳定。另外，与第2实施方式的半导体装置91相比，更能够降低包括器件终端部中的P基底层3和N^－漂移层1的PN二极管的逆向泄漏电流。

如上述那样，在本实施方式的半导体装置及其制造方法中，包括槽22以及埋设在槽22的绝缘物23的沟道结构体11设置在器件终端部。在P基底层3与沟道结构体11之间设置有沟道结构体12b。沟道结构体12b的深度D3比沟道结构体11的深度D1深。

因此，除了第1实施方式的效果之外，与第2实施方式相比，更能够降低包括器件终端部的P基底层3和N^－漂移层1的PN二极管的逆向泄漏电流。

此外，在本实施方式中，将沟道结构体12b设定为深度D3，但是并不一定限定于此。也可以将沟道结构体12b形成为贯通N^－漂移层1而到达N⁺漏极层2。

参照附图说明第4实施方式的半导体装置及其制造方法。图14是表示半导体装置的剖面图。在本实施方式中，变更第2沟道结构体的第2槽的形状来改善了耐压。

下面，对与实施例1相同结构部分附加相同附图标记，并省略该部分的说明，只说明不同的部分。

如图14所示，半导体装置93是如下的Nch沟道功率MOS晶体管：作为深沟道的沟道结构体11a（第2沟道结构体）设置在器件终端部，在沟道结构体11a与P基底层3之间设置有沟道结构体12（第1沟道结构体）。半导体装置93适用于移动体终端、个人计算机、马达驱动等。

沟道结构体11a包括槽22a以及埋设在槽22a的绝缘物23。槽22a的一端（器件部侧）的上部与沟道结构体12的侧面以及底面相接。作为区域A而表示的沟道结构体12之下的槽22a的上部成为锥形形状（随着变深而延伸在器件部侧）。区域A不只限于上部，也可以涉及在沟道结构体11a的侧面全部区域。

接着，说明半导体装置（Nch沟道功率MOS晶体管）的PN结端部中的特性。

在第2实施方式的半导体装置91（参照图5）中，在P基底层3与沟道结构体11之间，设置比P基底层3深、比沟道结构体11浅的沟道结构体12。

另一方面，在本实施方式的半导体装置93（参照图14）中，在P基底层3与沟道结构体11a之间设置有沟道结构体12。沟道结构体12之下的槽22a的上部成为锥形形状（随着变深而延伸在器件部侧）。

因此，在本实施方式的半导体装置93中，当施加了电压时，在P基底层3之下电场集中被缓和（区域A中）（与第1实施方式中的锥形形状同样）。因而，与第2实施方式的半导体装置91相比，更能够改善包括器件终端部中的P基底层3和N^－漂移层1的PN二极管的耐压。

接着，参照图15以及图16说明半导体装置的制造方法。图15以及图16是表示半导体装置的制造工序的剖面图。

如图15所示，在形成了沟道结构体12之后，对于器件终端部的绝缘膜7，以未图示的抗蚀膜为掩模，例如使用RIE（reactive ionetching：反应离子蚀刻）法来蚀刻绝缘膜7而形成开口部。该开口部的一端（器件部侧）与沟道结构体12相接。

接着，如图16所示，例如使用CDE（chemical dry etching：化学干蚀刻）法来蚀刻侧面以及底面，将槽22a的一端侧（器件部侧）的沟道结构体12之下、槽22a的另一端（芯片端侧）表面设为锥形形状。这以后的工序与第1实施方式相同，因此省略说明。

如上述那样，在本实施方式的半导体装置及其制造方法中，包括槽22a以及埋设在槽22a的绝缘物23的沟道结构体11a设置在器件终端部。在P基底层3与沟道结构体11a之间设置有沟道结构体12。槽22a的一端（器件部侧）的上部与沟道结构体12的底面相接。沟道结构体12之下的槽22a成为锥形形状。

因此，除了第1实施方式的效果之外，与第2实施方式相比，更能够改善包括器件终端部的P基底层3和N^－漂移层1的PN二极管的耐压。

参照附图说明第5实施方式的半导体装置及其制造方法。图17是表示半导体装置的剖面图。在本实施方式中，将通过Kr/O₂等离子体以低温度氧化了硅基板的氧化硅膜形成在沟道结构体的侧面以及底面。

下面，对与实施例1相同结构部分附加相同附图标记，并省略该部分的说明，只说明不同的部分。

如图17所示，半导体装置94是如下的Nch沟道功率MOS晶体管：作为深沟道的沟道结构体13设置在器件终端部。半导体装置94适用于移动体终端、个人计算机、马达驱动等。

沟道结构体13包括槽22、氧化硅膜51、以及绝缘物（聚酰亚胺）52。氧化硅膜51以及绝缘膜52层叠形成以覆盖槽22。氧化硅膜51设置在槽22的侧面以及底面。绝缘膜52隔着氧化硅膜51埋设以覆盖槽22。氧化硅膜51通过Kr/O₂等离子体以低温度氧化硅基板（N^-漂移层1以及P基底层3）而形成。在沟道结构体13上设置绝缘膜9。

氧化硅膜51是膜质与以900℃以上的温度氧化硅基板而形成的热氧化硅膜相同的氧化膜。具体地说，泄漏电流、TDDB、界面能级密度等与热氧化硅膜同等的水平。氧化硅膜51以较低温度形成，因此不会劣化器件部（Nch沟道功率MOS晶体管）的特性。通过将氧化硅膜51适用于沟道终端部的沟道结构体13，相比于第1实施方式的半导体装置90的硅基板（N^－漂移层1以及P基底层3）与绝缘膜23的界面状态，通过硅与氧结合而获得始终稳定的界面，因此特性偏差变少。因而，能够使半导体装置94高可靠性化。

接着，参照图18以及图19说明半导体装置的制造方法。图18以及图19是表示半导体装置的制造工序的剖面图。

如图18所示，在器件终端部形成了槽22之后，例如以基板温度300℃，通过基于微波激励的Kr（氪）/O₂气体的组合而产生氧自由基（Kr（氪）/O₂等离子体法）。使用产生的氧等离子体，对槽22的底面以及侧面的硅基板（N^－漂移层1以及P基底层3）进行氧化而形成氧化硅膜51。这里，使用了Kr（氪）/O₂气体，但是也可以代之使用O₂气体而使用氧等离子体（O₂等离子体法）、光激励法等。

接着，如图19所示，将绝缘物52隔着氧化硅膜51埋入槽22以覆盖槽22。这里，作为绝缘物而使用了聚酰亚胺膜，但是也可以代之使用聚对苯撑苯并双噁唑（PBO）膜或者聚苯并环丁烯（BCB）膜等。这以后的工序与第1实施方式相同，因此省略说明。

如上述那样，在本实施方式的半导体装置及其制造方法中，层叠形成的氧化硅膜51以及绝缘物52埋设在槽22的沟道结构体13设置在器件终端部。沟道结构体13的一侧面与P基底层3相接，具有宽度W1以及深度D1。使用通过Kr（氪）/O₂气体的组合产生的氧自由基，对硅基板（N^－漂移层1以及P基底层3）以较低温度进行氧化而形成氧化硅膜51。

因此，除了第1实施方式的效果之外，与第1实施方式的半导体装置90相比，更能够降低界面能级密度，与第1实施方式相比，更能够降低包括P基底层3和N^-漂移层1的PN二极管的逆向泄漏电流。另外，能够抑制器件部（Nch沟道功率MOS晶体管）的特性的劣化。因而，能够使半导体装置94高可靠性化。

本发明不限于上述实施例，也可以在不超出发明的精神的范围内进行各种变更。在第2实施方式中设置与沟道结构体11相接的沟道结构体12、12a、在第3实施方式中设置与沟道结构体11相接的沟道结构体12b、在第4实施方式中设置与沟道结构体11a相接的沟道结构体12来降低了器件终端部中的PN结泄漏电流，但是并不一定限定于此。只要为了降低流过N^-漂移层1与P基底层3的PN结端部的结泄漏电流而形成热氧化硅膜即可。另外，沟道结构体12、12a、12b的形成也可以在器件的沟道形成时进行。

在实施方式中，以Nch沟道功率MOS晶体管为例进行了说明，但是还能够适用于平面型功率MOS晶体管、IGBT、二极管等。

虽然说明了本发明的几个实施方式，但是这些实施方式是作为例子来提示的，并没有意图限定发明的范围。这些新的实施方式能够以其它的各种方式来实施，能够在不超出发明的精神的范围内进行各种的省略、替换、变更。这些实施方式、其变形包含在发明的范围、精神中、并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (19)

1.一种半导体装置，其特征在于，具备：

沟道结构体，在具有器件部和器件终端部的第1导电型的第1半导体层的、所述器件终端部表面设置有槽，并埋设有绝缘物以覆盖所述槽；以及

第2导电型的第2半导体层，设置在所述第1半导体层表面，与所述槽的至少所述器件部侧相接，深度比所述槽浅，

所述绝缘物与半导体装置的表面保护膜是相同的材质。

2.根据权利要求1所述的半导体装置，其特征在于，

在所述沟道结构体与所述第2半导体层之间，还具备氧化膜，该氧化膜设置在从所述第2半导体层的表面到比所述第1半导体层与所述第2半导体层的边界深的位置。

3.根据权利要求2所述的半导体装置，其特征在于，

所述氧化膜是热氧化硅膜。

4.根据权利要求2所述的半导体装置，其特征在于，

所述绝缘物具有聚酰亚胺膜、聚对苯撑苯并双噁唑（PBO）膜、或者聚苯并环丁烯（BCB）膜。

5.根据权利要求2所述的半导体装置，其特征在于，

所述半导体装置是MOS晶体管、IGBT、或者二极管。

6.根据权利要求4所述的半导体装置，其特征在于，

所述沟道结构体具有沟道宽度朝向下侧变宽的倒锥形形状。

7.一种半导体装置，其特征在于，具备：

第1沟道结构体，在具有器件部和器件终端部的第1导电型的第1半导体层的所述器件终端部表面设置有第1槽，在所述第1槽的底面以及侧面设置有氧化硅膜（SiO₂膜），隔着所述氧化硅膜（SiO₂膜）埋设有第1绝缘物以覆盖所述第1槽；

第2导电型的第2半导体层，设置在所述第1半导体层表面，与所述第1槽的器件部侧相接，深度比所述第1槽浅；以及

第2沟道结构体，相接于所述第1槽的与所述第2半导体层相对置的侧，在所述第1半导体层表面设置有宽度比所述第1槽宽的第2槽，并埋设有第2绝缘物以覆盖所述第2槽。

8.根据权利要求7所述的半导体装置，其特征在于，

所述第2槽比所述第1槽深。

9.根据权利要求7所述的半导体装置，其特征在于，

所述第2槽比所述第1槽浅。

10.根据权利要求7所述的半导体装置，其特征在于，

所述第1槽的剖面具有倒梯形形状。

11.根据权利要求7所述的半导体装置，其特征在于，

在所述第1半导体层的与设置有所述第2半导体层的第1主面相对置的第2主面还设置有杂质浓度比所述第1半导体层高的第1导电型的第3半导体层，

所述第2槽贯通所述第1半导体层而到达所述第3半导体层。

12.根据权利要求7所述的半导体装置，其特征在于，

所述第2槽以覆盖所述第1槽底部的方式延伸，在所述第1槽底部之下具有向器件部侧倾斜的锥形形状。

13.根据权利要求7所述的半导体装置，其特征在于，

所述第2绝缘物是与器件的表面保护膜相同的材质。

14.根据权利要求7所述的半导体装置，其特征在于，

所述氧化硅膜（SiO₂膜）是热氧化硅膜。

15.根据权利要求7所述的半导体装置，其特征在于，

所述第2绝缘物具有聚酰亚胺膜、聚对苯撑苯并双噁唑（PBO）膜、或者聚苯并环丁烯（BCB）膜。

16.根据权利要求7所述的半导体装置，其特征在于，

所述半导体装置是MOS晶体管、IGBT、或者二极管。

17.根据权利要求7所述的半导体装置，其特征在于，

所述第2沟道结构体具有沟道的侧面朝向下侧变宽的倒锥形形状。

18.一种半导体装置的制造方法，其特征在于，具备：

在第1导电型的半导体基板的器件部形成具有半导体层以及电极的元件之后，对设置在所述半导体基板的器件终端部上的绝缘膜进行蚀刻而形成槽的工序；

以比使所述半导体层与所述电极之间接触的热处理温度更低的温度，使用被激励的氧等离子体，对所述槽的底面以及侧面进行氧化而形成第1氧化硅膜的工序；以及

隔着所述第1氧化硅膜埋设第1绝缘膜以覆盖所述槽的工序。

19.根据权利要求18所述的半导体装置的制造方法，其特征在于，

所述第1绝缘膜是聚酰亚胺膜、聚对苯撑苯并双噁唑（PBO）膜、或者聚苯并环丁烯（BCB）膜。

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