CN106098751B - 一种功率半导体器件终端结构 - Google Patents
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Abstract
本发明属于半导体技术领域，涉及一种功率半导体器件终端结构。本发明的核心思想是将平面延伸的结终端扩展(JTE)型终端结构向体内折叠，充分利用体内漂移区厚度，从而缩小终端的横向面积。缓解了PN结终止端的电场集中，击穿点的位置从原来的PN结的终止端转移到了体内，终端的耐压能达到平行平面结的击穿电压。采用该结构能够在相同耐压的情况下获得比常规结构更小的面积。
Description
技术领域
本发明属于半导体技术领域，涉及一种功率半导体器件终端结构。
背景技术
功率器件阻断高压的能力主要取决于器件结构中特定PN结的反偏击穿电压。在功率器件中,受PN结弯曲或PN结终止处表面非理想因素的影响,反偏PN结击穿电压又受限于发生在表面附近或结弯曲处局部区域相对于体内平行平面结提前出现的击穿现象。结终端就是为了减小局部电场、提高表面击穿电压及可靠性、使器件实际击穿电压更接近平行平面结理想值而专门设计的特殊结构。在纵向导电器件中它通常分布在器件有源区的周边,是有源区内用于承受外高压的PN结的附属结构。
目前，采用平面工艺制作的功率半导体器件，其结终端结构主要是在主结边缘处(常是弯曲的)设置一些延伸结构,这些延伸结构实际上起到将主结耗尽区向外展宽的作用,从而降低其内的电场强度最终提高击穿电压,如场板(FP)、场限环(FLR)、结终端扩展(JTE)、横向变掺杂(VLD)、阻性场板(如掺氧多晶硅(SIPOS))、RESURF等。要实现高的耐压，延伸结构必须足够长，以保证耗尽区充分扩散。因此，在高压器件中，现有的延伸型终端结构所占用面积都太大，造成器件成本的上升。
发明内容
本发明所要解决的，就是针对上述问题，提出一种在相同耐压的情况下获得比常规结构更小的面积的功率半导体器件终端结构。
本发明的技术方案是：一种功率半导体器件终端结构，包括从下至上依次层叠设置的金属漏电极1、第一导电类型半导体重掺杂衬底2、第一导电类型半导体轻掺杂漂移区3和场氧化层11，其特征在于，所述第一导电类型半导体轻掺杂漂移区3中具有沟槽区4、第一导电类型半导体重掺杂区9、第一注入区7、第二注入区6和第三注入区5；所述沟槽区4的内部填充绝缘介质且其上表面与场氧化层11接触；所述第一导电类型半导体重掺杂区9位于第一导电类型半导体轻掺杂漂移区3上层远离器件有源区的一端；所述第一注入区7、第二注入区6和第三注入区5的侧面与沟槽区4接触，且第二注入区6的上表面与第一注入区7的下表面接触，第三注入区5的上表面与第二注入区6的下表面接触；所述第一注入区7、第二注入区6和第三注入区5均为第二导电类型半导体且其掺杂浓度满足：第一注入区7掺杂浓度大于第二注入区6，第二注入区6掺杂浓度大于第三注入区5；所述第一注入区7的上表面与器件有源区的第二导电类型半导体主结8接触，所述沟槽区4的侧面与器件有源区的第二导电类型半导体主结8接触。
进一步的，所述沟槽区4在器件剖面图中呈倒梯形，且其斜边与水平方向的斜角α的取值在45°到60°之间。
进一步的，所述沟槽区4的下方具有与其相连的第二导电类型半导体埋层12。
进一步的，所述沟槽区4的下端延伸入第一导电类型半导体重掺杂衬底2中。
本发明的有益效果为，相对于传统结构，本发明将场板结构和结终端扩展区向器件内部折叠，可以充分利用体内漂移区厚度，从而缩小终端的横向面积，缓解了PN结终止端的电场集中，击穿点的位置从原来的PN结的终止端转移到了体内，终端的耐压能达到平行平面结的击穿电压。因此，本发明提出的采用体内结终端扩展技术的槽型终端结构的终端效率要远高于常规的结终端扩展结构。
附图说明
图1为实施例1的结构示意图；
图2为常规平面型结终端扩展结构在漏端加高电压时，耗尽线示意图；
图3为实施例1制造流程中光刻出P-body区的示意图；
图4为实施例1制造流程中形成截止环的示意图；
图5为实施例1制造流程中光刻出沟槽区的示意图；
图6为实施例1制造流程中在P-body下方沿沟槽侧壁方向形成浓度逐渐降低的结终端扩展结构的示意图；
图7为实施例1制造流程中在沟槽内填充二氧化硅的示意图；
图8为实施例1制造流程中形成P+接触区；淀积金属，并反刻金属，形成源电极后的示意图；
图9是实施例2的结构示意图；
图10是实施例3的结构示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1
如图1所示，本例的功率半导体器件终端结构，包括从下至上依次层叠设置的金属漏电极1、第一导电类型半导体重掺杂衬底2、第一导电类型半导体轻掺杂漂移区3和场氧化层11，其特征在于，所述第一导电类型半导体轻掺杂漂移区3中具有沟槽区4、第一导电类型半导体重掺杂区9、第一注入区7、第二注入区6和第三注入区5；所述沟槽区4的上表面与场氧化层11接触；所述第一导电类型半导体重掺杂区9位于第一导电类型半导体轻掺杂漂移区3上层远离器件有源区的一端；所述第一注入区7、第二注入区6和第三注入区5的侧面与沟槽区4接触，且第二注入区6的上表面与第一注入区7的下表面接触，第三注入区5的上表面与第二注入区6的下表面接触；所述第一注入区7、第二注入区6和第三注入区5均为第二导电类型半导体且其掺杂浓度满足：第一注入区7掺杂浓度大于第二注入区6，第二注入区6掺杂浓度大于第三注入区5；所述第一注入区7的上表面与器件有源区的第二导电类型半导体主结8接触，所述沟槽区4的侧面与器件有源区的第二导电类型半导体主结8接触；所述沟槽区4在器件剖面图中呈倒梯形，且其斜边与水平方向的斜角α的取值在45°到60°之间。
以第一导电类型半导体为P型半导体为例，说明本例的工作原理和制造方法。
图2为常规平面型结终端扩展结构，当功率器件处于反向阻断状态时，在漏极金属1上接正偏压，源极金属8上接零电位，电场由第一导电类型半导体轻掺杂区3指向第二导电类型半导体材料的主结5、第二导电类型半导体材料轻掺杂区6以及第二导电类型半导体材料更轻掺杂区7。该结构能极大的改善主结5边缘处的电场集中，提高击穿电压。但是，由于第二导电类型半导体材料轻掺杂区6以及第二导电类型半导体材料更轻掺杂区7均在半导体表面展开，需要较大的面积。
本发明提出的采用体内结终端扩展技术的槽型终端结构如图1所示，在第二导电类型半导体材料的主结8的侧面挖一沟槽，在沟槽侧面形成掺杂浓度依次降低的第二导电类型注入区7、第二导电类型注入区6和第二导电类型注入区5，将结终端扩展区从表面引向体内，利用第一导电类型半导体轻掺杂漂移区3的厚度来扩展终端电场，有效节省了表面积。第二导电类型注入区7、第二导电类型注入区6和第二导电类型注入区5构成结终端扩展(JTE)区。必须精确控制JTE区电荷来最大化击穿电压，如果电荷量过小，对电场的影响有限，如果JTE区的电荷量过大，耗尽区边缘曲率半径过小，击穿电压也会降低。因此，JTE区的电荷应正好被反向偏压完全耗尽。
沟槽区4侧面与水平方向的斜角α的选取也非常关键，如果侧壁太陡，则结终端扩展区很难通过离子注入实现；如果侧壁太过平缓，则沟槽的宽度就会变得很长，浪费终端的面积。因此α的取值在45°到60°之间较为合适。
实施例1的制造方法为：
(1)在N+衬底上外延生长N—掺杂浓度的漂移区，光刻出P-body区，利用离子注入工艺注入硼，如图3所示；
(2)光刻出N区，并在N区利用离子注入工艺，注入N型杂质磷，形成截止环，如图4所示；
(3)热氧化生长1微米厚的场氧化层，光刻出沟槽区，利用感应耦合等离子体刻蚀机(ICP)进行沟槽刻蚀，通过控制刻蚀的条件，形成倒梯形沟槽4，如图5所示；
(4)在沟槽区长一层预氧，光刻出要进行离子注入的区域，再利用离子注入机进行低剂量的硼离子斜角注入，在P-body下方沿沟槽侧壁方向形成浓度逐渐降低的结终端扩展结构，并进行退火，推进，如图6所示；
(5)利用等离子增强化学气相淀积方法向沟槽内填充二氧化硅，并用化学机械平坦化工艺将二氧化硅抛光，如图7所示；
(6)刻蚀形成接触孔，进行低能量高剂量的硼离子注入，在接触孔内形成P+接触区；淀积金属，并反刻金属，形成源电极。对硅片背面减薄，金属化形成漏极金属，如图8所示。
实施例2
如图9所示，本例的结构为在实施例1的基础上，在沟槽4的正下方做第一导电类型半导体的埋层14，可以减缓沟槽拐角处的电场集中，进一步提升耐压能力。
实施例3
如图10所示，本例的结构为在实施例1的基础上，将沟槽4一直挖到第二导电类型重掺杂区4的体内，可以消除实施例1中沟槽4拐角处的电场尖峰，提高耐压。
制作器件时还可用碳化硅、砷化镓、磷化铟或锗硅等半导体材料代替体硅。
Claims (2)
1.一种功率半导体器件终端结构，包括从下至上依次层叠设置的金属漏电极(1)、第一导电类型半导体重掺杂衬底(2)、第一导电类型半导体轻掺杂漂移区(3)和场氧化层(11)，其特征在于，所述第一导电类型半导体轻掺杂漂移区(3)中具有沟槽区(4)、第一导电类型半导体重掺杂区(9)、第一注入区(7)、第二注入区(6)和第三注入区(5)；所述沟槽区(4)的内部填充绝缘介质且其上表面与场氧化层(11)接触；所述第一导电类型半导体重掺杂区(9)位于第一导电类型半导体轻掺杂漂移区(3)上层远离器件有源区的一端；所述第一注入区(7)、第二注入区(6)和第三注入区(5)的侧面与沟槽区(4)接触，且第二注入区(6)的上表面与第一注入区(7)的下表面接触，第三注入区(5)的上表面与第二注入区(6)的下表面接触；所述第一注入区(7)、第二注入区(6)和第三注入区(5)均为第二导电类型半导体且其掺杂浓度满足：第一注入区(7)掺杂浓度大于第二注入区(6)，第二注入区(6)掺杂浓度大于第三注入区(5)；所述第一注入区(7)的上表面与器件有源区的第二导电类型半导体主结(8)接触，所述沟槽区(4)的侧面与器件有源区的第二导电类型半导体主结(8)接触；所述沟槽区(4)在器件剖面图中呈倒梯形，且其斜边与水平方向的斜角α的取值在45°到60°之间；所述沟槽区(4)的下方具有与其相连的第二导电类型半导体埋层(12)。
2.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，所述沟槽区(4)的下端延伸入第一导电类型半导体重掺杂衬底(2)中。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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Granted publication date: 20181123 Termination date: 20210714 |
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