CN101488524B - 高压n型绝缘体上硅的金属氧化物半导体管 - Google Patents
高压n型绝缘体上硅的金属氧化物半导体管 Download PDFInfo
- Publication number
- CN101488524B CN101488524B CN2009100249526A CN200910024952A CN101488524B CN 101488524 B CN101488524 B CN 101488524B CN 2009100249526 A CN2009100249526 A CN 2009100249526A CN 200910024952 A CN200910024952 A CN 200910024952A CN 101488524 B CN101488524 B CN 101488524B
- Authority
- CN
- China
- Prior art keywords
- oxide
- type
- layer
- gate
- doped semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
一种高压N型绝缘体上硅的金属氧化物半导体管，包括：半导体衬底，在半导体衬底的上面设置有绝缘埋氧层、N型掺杂半导体区和P阱区，而场氧化层，金属层，栅氧化层，多晶硅栅以及氧化层设置在所述器件的表面，其特征在于：在埋氧化层上设有阻断氧化层，所述的阻断氧化层位于栅氧化层的下方，并且在阻断氧化层与栅氧化层之间形成沟道区，在N型掺杂半导体区内设有P型反型层且P型反型层位于N型漏区和N型源区之间的场氧化层的下表面。这种结构能使N型掺杂半导体区与埋氧层相接的界面处感应出的空穴集聚在N型掺杂半导体区底部，大大增加了界面处的电荷密度，从而能在较薄的埋氧层上承担较高的纵向耐压。
Description
技术领域：
本发明涉及功率半导体器件领域，更具体的说，是关于一种适用于高压应用的绝缘体上硅的金属氧化物半导体管(SOI LDMOS)的结构。
背景技术：
由于采用绝缘体上硅材料做成的器件能实现全介质隔离，其寄生电容和泄漏电流小，驱动电流大，所以很适合制造功率集成电路及器件。为使绝缘体上硅器件有更好的作用，提高绝缘体上硅器件的击穿电压是个重要的研究课题。众所周知，绝缘体上硅功率器件的耐压取决于其横向耐压和纵向耐压的最小者，器件的横向耐压可以采用场板技术，降场层技术，RESURF技术等体硅的结终端技术来解决。但由于工艺和结构的限制，如何提高器件的纵向耐压，成为绝缘体上硅横向功率器件研究中的一个难点。
常规绝缘体上硅结构的纵向击穿电压主要由绝缘层和有源半导体层承担，且有纵向耐压为VB＝E·(3D1+0.5D2)，其中E为半导体层的临界击穿电场，D1和D2分别是埋氧层和外延硅层的厚度，显然纵向耐压随D1和D2的增加而提高。但是若埋氧层做的太厚，一方面工艺实施难度大且不利于器件散热，另一方面会造成硅片翘曲变形，在高精度光刻中出现可靠性问题；若外延硅层做的太厚，则与体硅器件类似，同时给后续的介质隔离工艺带来困难。
国外有人提出在埋氧层和外延硅层之间插入一层N+耐压层，它可以屏蔽埋氧层的电场，使得在埋氧层上的电场达到很高时器件外延硅层的电场仍然低于临界击穿电场，从而避免了器件过早在Si/SiO2界面上击穿，但在工艺上对N+耐压层进行热处理时会有严重的反扩现象。
国内有人提出一种SOI功率器件中的槽形绝缘耐压层结构，它能在外延硅层和埋氧层的界面上引入界面电荷，根据电位移的全连续性，大幅度提高埋氧层内电场，从而提高器件纵向耐压。但它使埋氧层的大部分区域具有较大的厚度，不利于器件的散热，而且还降低了键合强度，另外所需大量槽的刻蚀也带来了整个制作工艺的复杂性。
发明内容：
本发明提供一种能够有效提高纵向耐压并且有利于改善功率器件散热的高压N型绝缘体上硅的金属氧化物半导体管。
本发明采用如下技术方案：
一种高压N型绝缘体上硅的金属氧化物半导体管，包括：半导体衬底，在半导体衬底上面设置有埋氧化层，在埋氧化层上设有P阱和N型掺杂半导体区，在N型掺杂半导体区上设有N型漏区，在P阱上设有N型源区和P型接触区，在P阱的表面设有栅氧化层且栅氧化层自P阱延伸至N型掺杂半导体区，在P阱表面的N型源区、P型接触区和栅氧化层以外的区域及N型掺杂半导体区表面的N型漏区以外的区域设有场氧化层，在栅氧化层的表面设有多晶硅栅且多晶硅栅延伸至场氧化层的表面，在场氧化层、P型接触区、N型源区、多晶硅栅及N型漏区的表面设有氧化层，在N型源区、P型接触区、多晶硅栅和N型漏区上分别连接有金属层，其特征在于：在埋氧化层上设有阻断氧化层，所述的阻断氧化层位于栅氧化层的下方，并且，在阻断氧化层与栅氧化层之间形成沟道区，在N型掺杂半导体区内设有P型反型层且P型反型层位于N型漏区和N型源区之间的场氧化层的下表面。
与现有技术相比，本发明具有如下优点：
(1)本发明的结构中，栅氧化层3和阻断氧化层15之间沟道区13很薄，厚度不超过0.5微米，在漏高压情况下，它能使N型掺杂半导体区7与埋氧层8相接的界面处感应出的空穴集聚在N型掺杂半导体区7底部，大大增加了界面处的电荷密度，从而能在较薄的埋氧层8上承担较高的纵向耐压。参照图3，在使用了本发明中阻断氧化层15的结构以后，N型漏区10下方的N型掺杂半导体区7与埋氧层8相接的界面处的电荷密度明显比常规结构下的电荷密度高出许多，参照图4，可以看出使用了阻断氧化层15以后的器件的击穿电压显著提高。
(2)本发明的结构中，由于采用了阻断氧化层15，在漏高压情况下，它能使N型掺杂半导体区7与埋氧层8相接的界面处感应出的空穴集聚在N型掺杂半导体区底部，无法被强电场扫走，从而不能形成电流，即无“双沟”现象产生，同时这也大大减小了衬底电流，从而能降低器件的功耗。
(3)本发明的结构中，栅氧化层3和阻断氧化层15之间沟道区13很薄，厚度不超过0.5微米，而源区12下方的埋氧层与P阱6底部接触，
从而将栅氧化层3和阻断氧化层15之间的沟道区13与N型掺杂半导体区7有效的隔离，使得沟道区13只起到沟道作用，而N型掺杂半导体区7只起到耐压作用，降低了P阱区6与N型掺杂半导体区7击穿的可能性。
(4)本发明的结构仅需在栅氧化层3下方设置阻断氧化层15，从而使得这一部分的埋氧化层8厚度较大，而埋氧化层8的大部分区域仍然采用较薄埋氧厚度，相比在整个Si/SiO2界面或局部界面处做多个厚埋氧层，在承担高纵向耐压的同时能保持较好的散热性能。
(5)本发明的结构，在N型掺杂半导体区7上表面加入了P型反型层14，有利于优化器件的横向电场分布，从而提高了整体耐压。
附图说明：
图1是一种常规的高压N型绝缘体上硅的金属氧化物半导体管示意图。
图2是一种带阻断氧化层15以及P型反型层14的高压N型绝缘体上硅的金属氧化物半导体管示意图。
图3是一种常规的高压N型绝缘体上硅的金属氧化物半导体管与一种带阻断氧化层15以及P型反型层14的高压N型绝缘体上硅的金属氧化物半导体管的埋氧层8上表面电荷沿着器件横向位置的分布图(纵坐标所对应的电荷量以对数取值)，为了方便读图，图中已将埋氧层8和阻断氧化层15置于电荷分布图的上面，电荷分布图的横坐标是与埋氧层8和阻断氧化层15的横向位置一一对应的。
图4是一种常规的高压N型绝缘体上硅的金属氧化物半导体管与一种带阻断氧化层15以及P型反型层14的高压N型绝缘体上硅的金属氧化物半导体管的击穿电压与外延硅层厚度关系的模拟结果图。
具体实施方式：
参照图2，一种高压N型绝缘体上硅的金属氧化物半导体管，包括：半导体衬底9，在半导体衬底9上面设置有埋氧化层8，在埋氧化层8上设有P阱6和N型掺杂半导体区7，在N型掺杂半导体区7上设有N型漏区10，在P阱6上设有N型源区12和P型接触区11，在P阱6的表面设有栅氧化层3且栅氧化层3自P阱6延伸至N型掺杂半导体区7，在P阱6表面的N型源区12、P型接触区11和栅氧化层3以外的区域及N型掺杂半导体区7表面的N型漏区10以外的区域设有场氧化层1，在栅氧化层3的表面设有多晶硅栅4且多晶硅栅4延伸至场氧化层1的表面，在场氧化层1、P型接触区11、N型源区12、多晶硅栅4及N型漏区10的表面设有氧化层5，在N型源区12、P型接触区11、多晶硅栅4和N型漏区10上分别连接有金属层2，其特征在于：在埋氧化层8上设有阻断氧化层15，所述的阻断氧化层15位于栅氧化层3的下方，并且，在阻断氧化层15与栅氧化层3之间形成沟道区13，在N型掺杂半导体区7内设有P型反型层14且P型反型层14位于N型漏区10和N型源区12之间的场氧化层1的下表面。
本实施例还采用如下技术措施来进一步提高本发明的性能：
阻断氧化层15与栅氧化层3之间的距离不超过0.5微米；
在N型掺杂半导体区7内设有P型反型层14且P型反型层14位于N型漏区10和N型源区12之间的场氧化层1的下表面。
阻断氧化层15的宽度不大于栅氧化层3的宽度。
参照图3，在使用了本发明中阻断氧化层15的结构以后，N型漏区10下方的N型掺杂半导体区7与埋氧层8相接的界面处的电荷密度明显比常规结构下的电荷密度高出许多。
参照图4，可以看出使用了阻断氧化层15以后的器件的击穿电压显著提高。
本发明采用如下方法来制备：
1、制作所需要的绝缘体上硅(SOI)衬底，具体步骤如下：先选择一块硅片，热生长一层薄氧化膜，淀积光刻胶，然后利用一块掩膜版进行光刻，接着刻蚀出一定深度的矩形槽，再通过生长垫氧、淀积氧化层的方法填满矩形槽，最后用化学机械抛光法使其平坦化。取另一块硅片热生长氧化层，然后经过抛光处理后与前一块硅片在高温下完成键合。接着将第一块硅片减薄、磨平，使之达到所需的绝缘体上硅有源层厚度。
2、是常规的横向双扩散金属氧化物半导体晶体管的制作，它包括P型阱注入，场氧的制备，栅氧的生长，刻蚀，多晶硅的淀积、刻蚀，然后就是P反型层、高浓度源漏注入区和衬底接触注入区制备，最后是引线孔，铝引线的制备及钝化处理。
Claims (3)
1.一种N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括：半导体衬底(9)，在半导体衬底(9)上面设置有埋氧化层(8)，在埋氧化层(8)上设有P阱(6)和N型掺杂半导体区(7)，在N型掺杂半导体区(7)上设有N型漏区(10)，在P阱(6)上设有N型源区(12)和P型接触区(11)，在P阱(6)的表面设有栅氧化层(3)且栅氧化层(3)自P阱(6)延伸至N型掺杂半导体区(7)，在P阱(6)表面的N型源区(12)、P型接触区(11)和栅氧化层(3)以外的区域及N型掺杂半导体区(7)表面的N型漏区(10)以外的区域设有场氧化层(1)，在栅氧化层(3)的表面设有多晶硅栅(4)且多晶硅栅(4)延伸至场氧化层(1)的表面，在场氧化层(1)、P型接触区(11)、N型源区(12)、多晶硅栅(4)及N型漏区(10)的表面设有氧化层(5)，在N型源区(12)、P型接触区(11)、多晶硅栅(4)和N型漏区(10)上分别连接有金属层(2)，其特征在于：在埋氧化层(8)上设有阻断氧化层(15)，所述的阻断氧化层(15)位于栅氧化层(3)的下方，并且，在阻断氧化层(15)与栅氧化层(3)之间形成沟道区(13)，所述阻断氧化层(15)与栅氧化层(3)之间的距离不超过0.5微米。
2.根据权利要求1所述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其特征在于：在N型掺杂半导体区(7)内设有P型反型层(14)且P型反型层(14)位于N型漏区(10)和N型源区(12)之间的场氧化层(1)的下表面。
3.根据权利要求1所述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其特征在于：阻断氧化层(15)的宽度不大于栅氧化层(3)的宽度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100249526A CN101488524B (zh) | 2009-02-27 | 2009-02-27 | 高压n型绝缘体上硅的金属氧化物半导体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100249526A CN101488524B (zh) | 2009-02-27 | 2009-02-27 | 高压n型绝缘体上硅的金属氧化物半导体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101488524A CN101488524A (zh) | 2009-07-22 |
| CN101488524B true CN101488524B (zh) | 2011-05-11 |
Family
ID=40891306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009100249526A Expired - Fee Related CN101488524B (zh) | 2009-02-27 | 2009-02-27 | 高压n型绝缘体上硅的金属氧化物半导体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101488524B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102142378B (zh) * | 2011-03-04 | 2012-07-11 | 电子科技大学 | 具有延伸沟槽的超结半导体器件的制造方法 |
| CN108598167B (zh) * | 2018-05-02 | 2021-02-09 | 杭州电子科技大学 | 一种具有多种部分埋层的绝缘层上硅ldmos晶体管 |
| CN109904237B (zh) * | 2019-03-18 | 2020-11-27 | 电子科技大学 | 具有瞬时剂量率辐射加固结构的横向soi高压器件 |
| CN110190121B (zh) * | 2019-05-29 | 2023-04-25 | 电子科技大学 | 具有瞬时剂量率辐射加固结构的横向soi高压器件 |
| CN110518070B (zh) * | 2019-09-03 | 2022-11-15 | 深圳第三代半导体研究院 | 一种适用于单片集成的碳化硅ldmos器件及其制造方法 |
-
2009
- 2009-02-27 CN CN2009100249526A patent/CN101488524B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101488524A (zh) | 2009-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101916728B (zh) | 可完全消除衬底辅助耗尽效应的soi超结ldmos结构的制作工艺 | |
| CN102792448B (zh) | 半导体器件 | |
| TWI512844B (zh) | 利用耗盡ｐ－屏蔽的低輸出電容的高頻開關ｍｏｓｆｅｔ | |
| TWI524521B (zh) | 溝槽底部氧化物屏蔽以及三維p-本體接觸區的奈米金氧半導體場效電晶體 及其製造方法 | |
| CN101488526A (zh) | N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 | |
| CN101916779B (zh) | 可完全消除衬底辅助耗尽效应的soi超结ldmos结构 | |
| US20150333170A1 (en) | Lateral power device having low specific on-resistance and using high-dielectric constant socket structure and manufacturing method therefor | |
| CN102347220A (zh) | 具有薄epi工艺的沟槽超结mosfet器件及其制造方法 | |
| CN102549753A (zh) | 超结型沟槽功率mosfet器件 | |
| CN102810556B (zh) | 用于高压半导体功率器件的边缘终接的新型及改良型结构 | |
| CN101488524B (zh) | 高压n型绝缘体上硅的金属氧化物半导体管 | |
| CN101488523B (zh) | 高压p型绝缘体上硅的金属氧化物半导体管 | |
| KR100656239B1 (ko) | 선택적 에피택셜 성장에 의해 형성된 트렌치 벽을 갖는 트렌치-게이트 파워 디바이스 | |
| CN101488525A (zh) | P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 | |
| CN106356401A (zh) | 一种功率半导体器件的场限环终端结构 | |
| US8441067B2 (en) | Power device with low parasitic transistor and method of making the same | |
| CN105826360B (zh) | 沟槽型半超结功率器件及其制作方法 | |
| CN101702409B (zh) | 绝缘体上硅的横向p型双扩散金属氧化物半导体管 | |
| CN103745996A (zh) | 带有部分绝缘埋层的横向功率器件及制作方法 | |
| CN101599507B (zh) | N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 | |
| CN104253050B (zh) | 一种槽型横向mosfet器件的制造方法 | |
| CN109698196B (zh) | 功率半导体器件 | |
| CN202205755U (zh) | 具有超结结构的平面型功率mosfet器件 | |
| CN111653616A (zh) | 一种igbt器件结构及其制备方法 | |
| CN104617139B (zh) | Ldmos器件及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110511 Termination date: 20180227 |