CN101488525A - P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 - Google Patents

P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 Download PDF

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华国环
钱钦松
李海松
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Abstract

一种P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括：半导体衬底，在半导体衬底上面设置有埋置氧化层，埋置氧化层上面是P型的掺杂半导体漂移区，N阱区设置在P型的掺杂半导体漂移区上方，而场氧化层，金属层，栅氧化层，多晶硅栅以及氧化层设置在所述器件的上表面，P型源区和N型接触区设置在N阱中，其特征是：该器件还包括至少一层浮置氧化层结构，它位于漏区与埋置氧化层结构之间的P型掺杂半导体漂移区内，而且，允许有多层浮置氧化层结构，以进一步优化漏区纵向电场的分布，从而提高器件整体的击穿电压。

Description

P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管
技术领域
本发明涉及功率半导体器件领域，更具体的说，是关于一种适用于高压应用的绝缘体上硅的横向双扩散金属氧化物半导体晶体管(SOI LDMOS)的新结构。
背景技术
由于采用绝缘体上硅材料做成的器件能实现全介质隔离，其寄生电容和泄漏电流小，驱动电流大，所以很适合制造功率集成器件及电路。为使绝缘体上硅器件有更好的作用，提高绝缘体上硅器件的击穿电压是个重要的研究课题。众所周知，绝缘体上硅功率器件的耐压取决于其横向耐压和纵向耐压的最小者，器件的横向耐压可以采用场板技术，降场层技术，RESURF技术等体硅的结终端技术来解决。但由于工艺和结构的限制，如何提高器件的纵向耐压，成为绝缘体上硅横向功率器件研究中的一个难点。
常规SOI结构的纵向击穿电压主要由绝缘层和有源半导体层共同承担，且有纵向耐压为VB＝E·(3D1+0.5D2)，其中E为半导体层的临界击穿电场，D1和D2分别是绝缘材料层和外延硅层的厚度，显然纵向耐压随D1和D2的增加而提高。但是若绝缘材料层做的太厚，一方面工艺实施难度大且不利于器件散热，另一方面会造成硅片翘曲变形，在高精度光刻中出现可靠性问题，若外延硅层做的太厚，则与体硅器件类似，同时给后续的介质隔离工艺带来困难。
国外有人提出在绝缘材料层和外延硅层之间插入一层P+耐压层，它可以屏蔽绝缘材料层的电场，使得在绝缘材料层上的电场达到很高时器件外延硅层的电场仍然低于临界击穿电场，从而避免了器件过早在Si/SiO2界面上击穿，但在工艺上对N+耐压层进行热处理时会有严重的反扩现象。
国内有人提出一种绝缘体上硅功率器件中的槽形绝缘耐压层结构，它能在外延硅层和绝缘材料层的界面上引入界面电荷，根据电位移的全连续性，大幅度提高绝缘层内电场，从而提高器件纵向耐压。但它使绝缘材料层的大部分区域具有较大的厚度，不利于器件的散热，还降低了键合强度，另外所需大量槽的刻蚀也带来了整个制作工艺的复杂性。
发明内容
本发明提供一种能够有效提高纵向耐压，并且有利于提高功率器件的散热性能的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管。
本发明采用如下技术方案：
一种P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括：半导体衬底，在半导体衬底上面设置有埋氧化层，在埋氧化层上设有P型掺杂半导体区，在P型掺杂半导体区上设有N阱和P型漏区，在N阱上设有P型源区和N型接触区，在N阱的表面设有栅氧化层且栅氧化层自N阱延伸至P型掺杂半导体区，在N阱表面的P型源区、N型接触区和栅氧化层的以外区域及P型掺杂半导体区表面的P型漏区以外区域设有场氧化层，在栅氧化层的表面设有多晶硅栅且多晶硅栅延伸至场氧化层的表面，在场氧化层、N型接触区、P型源区、多晶硅栅及P型漏区的表面设有氧化层，在P型源区、N型接触区、多晶硅栅和P型漏区上分别连接有金属层，在P型掺杂半导体区内设有第一浮置氧化层，且第一浮置氧化层位于P型漏区的下方。
与现有技术相比，本发明具有如下优点：
(1)本发明的结构在漏区10下方有第一浮置氧化层结构121，器件横向耐压采用RESURF技术优化处理，只需考虑纵向压降，而器件从漏端到源端纵向耐逐渐降低，漏下面的第一浮置氧化层121可以承受更高的场强，从而了提高器件的整体耐压。参照附图4，在加了第一浮置氧化层结构121以后，漏区下方埋氧化层8的电场强度明显降低，而第一浮置氧化层121上分担了部分电场强度，曲线所围的面积也更大，参照附图5，可以看出击穿电压大大提高了。
(2)本发明的结构中，第一浮置氧化层结构121设置在漏10端正下方，减小了载流子电离积分长度，使硅和二氧化硅中临界击穿电压增大，从而能大大减小埋氧化层8的厚度，当然也减小了外延硅层中的刻槽和介质隔离实现的工艺难度。
(3)本发明的结构仅需在P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管表面进行窗口氧注入，而不需要对其下方区域作任何处理，这就避免了制作埋层结构或特殊埋氧结构时会出现的光刻对位问题，在承担高耐压的同时还保持了较好的散热性能。
(4)本发明的结构除窗口氧注入外，其它工艺步骤与标准的互补双扩散金属氧化物晶体管(CDMOS)工艺相兼容，因此不需要修改固有工艺流程。
附图说明
图1是没有加浮置氧化层结构的常规结构的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管结构示意图。
图2是本发明中加了第一浮置氧化层结构121的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管结构示意图。
图3是本发明中加了两层浮置氧化层121和122的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管结构示意图。(允许有更多层)
图4是没有加浮置氧化层的常规结构的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管与本发明中加了第一浮置氧化层121的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的漏区下方纵向电场分布比较图，为了方便读图，图中已将器件漏区下方的部分置于纵向电场分布比较图的左侧，纵向电场分布比较图的纵坐标与器件纵向位置是对应的。
图5是没有浮置氧化层的常规结构的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管与本发明中加了第一浮置氧化层121的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管的击穿电压与外延硅层厚度关系的模拟结果图。
具体实施方式
参照图2，一种P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括：半导体衬底9，在半导体衬底9上面设置有埋氧化层8，在埋氧化层8上设有P型掺杂半导体区7，在P型掺杂半导体区7上设有N阱6和P型漏区10，在N阱6上设有P型源区11和N型接触区13，在N阱6的表面设有栅氧化层3且栅氧化层3自N阱6延伸至P型掺杂半导体区7，在N阱6表面的P型源区11、N型接触区13和栅氧化层3的以外区域及P型掺杂半导体区7表面的P型漏区10以外区域设有场氧化层1，在栅氧化层3的表面设有多晶硅栅4且多晶硅栅4延伸至场氧化层1的表面，在场氧化层1、N型接触区13、P型源区11、多晶硅栅4及P型漏区10的表面设有氧化层5，在P型源区11、N型接触区13、多晶硅栅4和P型漏区10上分别连接有金属层2，在P型掺杂半导体区7内设有第一浮置氧化层121且第一浮置氧化层121位于P型漏区10的下方。
本实施例还采用如下技术措施来进一步提高本发明的性能：
参照图3，在P型掺杂半导体区7内设有第二浮置氧化层122，且第二浮置氧化层122位于第一浮置氧化层121的下方。
第一浮置氧化层121的上表面距离P型漏区10的下表面在0.5微米到1微米之间。
第一浮置氧化层121厚度在0.2微米到0.5微米之间。
第二浮置氧化层122与第一浮置氧化层121之间距离不超过0.5微米。
第一浮置氧化层121的长度为漏区10宽度的1到1.5倍。
虽然本实施例采用了两层浮置氧化层，但实际中，允许在漏区下方设置多层浮置氧化层，使得器件漏区的纵向电场进一步优化，从而大大提高器件击穿电压。
本发明采用如下方法来制备：
1、制作所需要的绝缘体上硅(SOI)衬底，它可以采用注氧隔离方法，硅片键合方法等其它方法(下面以注氧隔离法为例)。可以采用大束流专用氧离子注入机把氧离子注入到硅晶圆中，注入剂量约为1E18/cm2，然后在惰性气体中进行≥1300℃高温退火3至5小时，从而在硅晶圆顶部形成厚度均匀的极薄外延硅层和绝缘材料层。
2、制作埋置氧化层，它需要用一块掩膜版，遮住不需要进行氧原子注入的部分，再采用高浓度氧原子以数兆电子伏特的能量进行注入。对于只设置一层浮置氧化层结构的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，只需要进行一次氧原子注入(1Mev到2Mev)，然后在惰性气体中进行≥1300℃高温退火3至5小时，从而在体内形成连续的氧化层，而对于设置两层或者多层浮置氧化层的高压P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，则需要进行两次或者多次的氧原子注入，要注意两次或者多次注入能量的不同(第一次3Mev到4Mev，第二次1Mev到2Mev)。接着进行高温退火，然后将硅片减薄，磨平，使之达到所需的厚度。
3、是常规的横向双扩散金属氧化物半导体晶体管的制作，它包括N型阱注入，场氧的制备，栅氧的生长，刻蚀，多晶硅的淀积、刻蚀，然后就是高浓度源漏注入区和衬底接触注入区制备，最后是引线孔，铝引线的制备及钝化处理。

Claims (6)

1、一种P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括：半导体衬底(9)，在半导体衬底(9)上面设置有埋氧化层(8)，在埋氧化层(8)上设有P型掺杂半导体区(7)，在P型掺杂半导体区(7)上设有N阱(6)和P型漏区(10)，在N阱(6)上设有P型源区(11)和N型接触区(13)，在N阱(6)的表面设有栅氧化层(3)且栅氧化层(3)自N阱(6)延伸至P型掺杂半导体区(7)，在N阱(6)表面的P型源区(11)、N型接触区(13)和栅氧化层(3)的以外区域及P型掺杂半导体区(7)表面的P型漏区(10)以外区域设有场氧化层(1)，在栅氧化层(3)的表面设有多晶硅栅(4)且多晶硅栅(4)延伸至场氧化层(1)的表面，在场氧化层(1)、N型接触区(13)、P型源区(11)、多晶硅栅(4)及P型漏区(10)的表面设有氧化层(5)，在P型源区(11)、N型接触区(13)、多晶硅栅(4)和P型漏区(10)上分别连接有金属层(2)，其特征在于在P型掺杂半导体区(7)内设有第一浮置氧化层(121)且第一浮置氧化层(121)位于P型漏区(10)的下方。
2.根据权利要求1所述的P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其特征在于在P型掺杂半导体区(7)内设有第二浮置氧化层(122)且第二浮置氧化层(122)位于第一浮置氧化层(121)的下方。
3.根据权利要求1或2所述的P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其特征在于第一浮置氧化层(121)的上表面距离P型漏区(10)的下表面在0.5微米到1微米之间。
4.根据权利要求3所述的N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其特征在于第一浮置氧化层(121)厚度在0.2微米到0.5微米之间。
5.根据权利要求3所述的P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其特征在于第二浮置氧化层(122)与第一浮置氧化层(121)之间距离不超过0.5微米。
6.根据权利要求3所述的P型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，其特征在于第一浮置氧化层(121)的长度为漏区(10)宽度的1到1.5倍。
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