CN103035633B - 静电放电保护装置 - Google Patents

Abstract

本发明提供了一种静电放电保护装置，通过在PNPN结构中引入静电放电(ESD)掺杂注入层，并且通过调整ESD掺杂注入层的注入能量及剂量以决定合适的触发电压，通过调整ESD掺杂注入层的尺寸以得到合适的维持电压，防止造成闩锁效应问题。本发明提供的静电放电保护装置基于外延圆片高压工艺或者绝缘衬底上的硅(SOI)圆片高压工艺下形成的自隔离效果，可以防止器件受噪声影响被误触发。与已知的其他静电保护器件相比，相同的静电防护能力下，本发明提供的静电放电保护装置还具有面积小，成本低的特点。

Description

静电放电保护装置

技术领域

本发明涉及一种半导体结构，特别涉及一种静电放电保护装置。

背景技术

静电放电(ElectrostaticDischarge，ESD)是在我们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象(Human-BodyModel，HBM)，通常发生在几百个纳秒内，最大的电流峰值可能达到几安培。其他一些模式，如机器放电模式(MachineModel，MM)、元件充电模式(Charged-DeviceModel，CDM)，静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并最终失效。为了解决该问题，在实际应用中主要从环境和电路两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等；而电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害。

目前，可控硅整流器(SiliconControlledRectifier，SCR)由于具有良好的静电放电保护特性以及相对较小的器件面积，被广泛应用于集成电路的静电放电保护电路上。通常地，集成电路中存在由器件结构的设计而生成的寄生SCR，从而提供静电放电保护。

在美国专利5012317中，提出了一种SCR应用于静电放电保护的结构。参照图1所示，所述SCR装置10包含P型基底11，在该P型基底上形成N型阱12，在该N型阱上形成P型重掺杂(P+)掺杂区域13和N型重掺杂(N+)掺杂区域14，P+掺杂区域13和N+掺杂区域14连接后接到触点17(即装置10的输入端)，在该P型基底上N型阱外形成N型重掺杂(N+)掺杂区域15和P型重掺杂(P+)掺杂区域16，N+掺杂区域15和P+掺杂区域16连接后接到阴极(即装置10的接地端)。当P型基底11和N型阱12之间的P-N接面崩溃，此SCR装置导通，ESD电流经由P+掺杂区域14、N型阱12、P型基底11，N+掺杂区域15，然后释放至接地端。但是该种结构的缺点在于，触发电压(TriggerVoltage)过高(约60V)，且维持电压(HoldingVoltage)过低(约10V)，对于操作20V-40V的集成电路，无法提供有效的静电放电保护，且大幅增加了集成电路实际操作时因闩锁效应(Latchup)而失效的风险。

在中国专利200510071001.6中公开的一种可控制触发电压的静电放电装置。参照图2所示，该静电放电装置20形成于P型基底21中，其包括N型阱22、以场氧相隔离的第一N+型区24c与第一P+型区25b、场氧化层26，第二N+型区24a、第二P+型区25a以及第三N+型区24b。其中，该第二P+型区25a、该N型阱22与该P型基底21形成一等效晶体管，而该N型阱22、该P型基板21与该第一N+型区24c则形成另一等效晶体管。场氧化层26用以隔离该第三N+型区24b与该第一N+型区24c。第一电极经由第一电性导体28连接该第一P+型区25b与该第一N+型区24c。第二电极经由第二电性导体27连接该第二N+型区24a与该第二P+型区25a。电性导体27和28可以是金属材料。其中该第二场氧化层与该第三N+型区相邻接的边缘至该N型阱的边缘为预定距离d。通过调整该预定距离，可决定该静电放电装置的触发电压。该结构的缺点在于，无法有效地控制维持电压，仍然无法解决集成电路因闩锁效应而失效的风险。

发明内容

有鉴于此，有必要提供一种具有适当的触发电压和维持电压的静电放电保护装置。

一种静电放电保护装置，包括P型基底、P型外延层、N型埋层、第一N型阱、第一P型阱、第二N型阱、ESD掺杂注入层、第一N+型区、第一P+型区、第二N+型区及第二P+型区。P型外延层位于P型基底上；N型埋层位于P型基底中、P型外延层之间；第一N型阱位于N型埋层上、P型外延层之间；第一P型阱位于N型埋层之上，且与第一N型阱相邻；第二N型阱位于N型埋层之上、第一P型阱及P型外延层之间；ESD掺杂注入层位于第一P型阱与第一N型阱中；第一N+型区、第一P+型区位于ESD掺杂注入层中；第二N+型区、第二P+型区位于ESD掺杂注入层外，并且设置于与该ESD掺杂注入层导电类型相反的所述第一N型阱或所述第一P型阱中。

本发明还提供了一种静电放电保护装置，其包括P型基底、氧化层、第一N型阱、第一P型阱、第一沟槽、第二沟槽、ESD掺杂注入层、第一N+型区、第一P+型区、第二N+型区及第二P+型区。氧化层位于P型基底一侧；第一N型阱位于氧化层相对于P型基底的另一侧；第一P型阱与第一N型阱位于氧化层的同侧，并与第一N型阱相邻；第一沟槽位于氧化层一侧，并且与第一N型阱相邻；第二沟槽与第一沟槽位于氧化层的同侧，并且与第一P型阱相邻；ESD掺杂注入层位于P型阱与第一N型阱中；第一N+型区，第一P+型区位于ESD掺杂注入层中的一侧；第二N+型区，第二P+型区位于第一型阱中，该第一型阱位于ESD掺杂注入层外且与ESD掺杂注入层的载流子类型相反。

与现有技术相比，本发明在现有技术PNPN结构的基础上引入ESD掺杂注入层，可以通过调整ESD掺杂注入层以得到合适的触发电压和维持电压。在外延圆片高压工艺或者SOI圆片高压工艺下形成的自隔离效果，可以防止器件受噪声影响被误触发，并且与已知的其他静电保护器件相比，相同的静电防护能力下，该器件的面积更小，制造成本更低。

附图说明

图1为现有SCR用于静电放电保护电路的剖面侧视图；

图2为另一现有可控制触发电压的静电放电装置的剖面侧视图；

图3为依照本发明的一种较佳实施方式的静电放电保护装置的剖面示意图；

图4为图3所示的静电放电保护装置的等效电路图；

图5为依照本发明另一较佳实施方式的静电放电保护装置的剖面示意图；

图6为图5所示的静电放电保护装置的等效电路图；

图7为依照本发明的另一种较佳实施方式的静电放电保护装置的剖面示意图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。在附图中，为了清楚起见，有可能放大了层的厚度或者区域的面积，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。附图中，相同的标号指代相同的结构部分，因此将省略对它们的描述。

本发明提供一种静电放电保护装置。在一种可行的实施方式中，该静电放电保护装置是基于外延圆片高压工艺的。图3为本发明一种实施方式的静电放电保护装置的剖面示意图。在该实施方式中，ESD掺杂注入层为N型掺杂。如图3所示，该静电放电保护装置100a包括P型基底101、P型外延层102、N型埋层103、第一N型阱104、第一P型阱105、第二N型阱106、ESD掺杂注入层107a、第一N+型区108a、第一P+型区109a、第二N+型区108b、第二P+型区109b、阳极110以及阴极111。

在P型基底101上形成有P型外延层102。N型埋层103位于P型基底101和P型外延层102之间。第一N型阱104和第一P型阱105位于N型埋层103上、P型外延层102内，且相邻。第二N型阱106位于P型外延层102中，且第二N型阱106与所述第一P型阱105相邻。N型ESD掺杂注入层107a位于所述第一N型阱104和第一P型阱105中。第一N+型区108a、第一P+型区109a位于N型ESD注入层107a中。第二N+型区108b、第二P+型区109b位于第一P型阱105中，且与所述N型ESD注入层107a不相接。第一N+型区108a和第一P+型区109a连接至阳极110，第二N+型区108b和第二P+型区109b连接至阴极111。

继续如图3所示，第一P+型区109a、N型掺杂注入层107a、第一N型阱104、第一P型阱105、第二N+型区108b形成P-N-N(ESDimplant)-P-N的器件结构，第一N+型区108a为第一N型阱104的引出，第二P+型区109b为第一P型阱105的引出。该静电放电保护装置100a用于集成电路中时，第一N+型区108a和第一P+型区109a连接在一起形成阳极110接到高电位，第二N+型区108b和第二P+型区109b连接形成阴极111接到低电位。N型埋层103、第一N型阱104与第二N型阱106将该静电放电保护装置100a与被保护的集成电路隔离开，防止静电放电保护装置100a受噪声影响被误触发。

图4为图3所示静电放电保护装置的等效电路200a。参照图3和图4，第一P+型区109a等效于PNP三极管201a的发射极、第一N型阱104和N型掺杂注入层107a等效于三极管201a的基极、第一P型阱105等效于三极管201a的集电极。第一N型阱104和N型掺杂注入层107a等效于NPN三极管202a的集电极、第一P型阱105等效于三极管202a的基极、第二N+型区108b等效于三极管202a的发射极。图4中，电阻203a视为N型掺杂注入层107a的等效电阻，记为Rn。电阻Rn通过第一N型阱104连接到阳极110。自隔离的静电放电保护器件的触发电压为三极管201a的基极开路崩溃电压(BVceo)和三极管202a的BVceo中的较小值，通过调整N型掺杂注入层107a的注入能量及剂量可以确定三极管201a和三极管202a的BVceo，即可以通过调整掺杂注入层的注入能量及剂量决定触发电压，因此可以根据被保护电路的需要来调整静电放电保护装置的触发电压。

本发明的静电放电保护装置在应用时，与被保护的集成电路并联在一起，阳极110接到高电位，阴极111接到低电位。集成电路正常工作时该静电放电保护装置不会被触发，处于类似二极管反偏的低漏电状态。如图4所示，当静电事件发生时，自隔离的静电放电保护器件装置发生击穿，由于寄生电阻203a的存在，三极管201a和三极管202a均被打开进入放大状态，击穿电流经三极管201a放大成为三极管202a的基极电流，再经三极管202a放大成为三极管201a的基极电流；如果三极管201a和三极管202a的共基极电流增益的乘积大于1，则击穿电流被不断放大形成正反馈；如此反复，随着电流的增大，三极管201a和三极管202a的电流增益下降，直至进入平衡状态，此时静电放电保护装置被触发进入低导通状态。自隔离的静电放电保护装置由于三极管201a和三极管202a的放大作用，具有很好的电流导通能力，从而可以安全的泄放静电电流。

如图4所示，由于寄生电阻203a的引入，自隔离的静电放电保护装置在触发后的维持电压与电阻203a的大小成正比例关系。电阻203a的阻值越大，自隔离的静电放电保护器件的维持电压越高。电阻203a的阻值可以通过调整ESD掺杂注入层107a的尺寸达到最佳值。因此，可以通过调整ESD掺杂注入层107a的尺寸来得到合适的维持电压。同时，可通过调整合适的维持电压，使其大于工作电压，而不会发生闩锁效应。

图5为本发明另一实施方式的静电放电保护装置的剖面示意图。在该实施方式中，ESD掺杂注入层为P型掺杂。参考图5所示，静电放电保护装置100b包括P型基底101、P型外延层102、N型埋层103、第一N型阱104、第一P型阱105、第二N型阱106、ESD掺杂注入层107b、第一N+型区108a、第一P+型区109a、第二N+型区108b、第二P+型区109b、阳极110以及阴极111。

请结合参考图5与图3，静电放电保护装置100b与图3所示静电放电保护装置100a中所示P型基底101、P型外延层102、N型埋层103、第一N型阱104、第一P型阱105、第二N型阱106的结构类似，不再赘述。图5所示的静电放电保护装置100b中，P型ESD掺杂注入层107b位于所述第一N型阱104和第一P型阱105中。第一N+型区108a、第一P+型区109a位于第一N型阱104。第二N+型区108b、第二P+型区109b位于P型ESD掺杂注入层107b中。第一N+型区108a、第一P+型区109a与所述P型ESD掺杂注入层107b不相接。第一N+型区108a和第一P+型区109a连接至阳极110，第二N+型区108b和第二P+型区109b连接至阴极111。

图6为图5所示静电放电保护装置的等效电路200b。参照图6和图5，第一P+型区109a等效于PNP三极管201b的发射极；第一N型阱104等效于三极管201b的基极；第一P型阱105和P型掺杂注入层107b等效于三极管201b的集电极。第一N型阱104等效于NPN三极管202b的集电极；第一P型阱105和P型掺杂注入层107b等效于三极管202b的基极；第二N+型区108b等效于三极管202b的发射极。电阻203b视为P型掺杂注入层107b的等效电阻，记为Rp。电阻Rp通过第一P型阱105连接到阴极111。同样，也可以通过调整掺杂注入层107b的注入能量及剂量决定触发电压，因此可以根据被保护电路的需要来调整静电放电保护装置的触发电压。

如图6所示，当静电事件发生时，自隔离的静电放电保护器件装置发生击穿，由于寄生电阻203b、即Rp的存在，工作原理与图4所述的工作原理相同。自隔离的静电放电保护装置由于PNP三极管201b和NPN三极管202b的放大作用，具有很好的电流导通能力，从而可以安全地泄放静电电流。由于寄生电阻203b、即Rp的引入，自隔离的静电放电保护装置在触发后的维持电压与电阻Rp的大小成正比例关系。电阻Rp的阻值越大，自隔离的静电放电保护器件的维持电压越高。电阻Rp的阻值可以通过调整ESD掺杂注入层107b的尺寸达到最佳值。即可通过调整ESD掺杂注入层的尺寸以得到合适的维持电压。同时，由于调整了合适的维持电压，使维持电压大于工作电压，因此不会发生闩锁效应。

图7为本发明另一实施方式的静电放电保护装置的剖面图。在一种可行的实施方式中，该静电放电保护装置是基于SOI圆片高压工艺的。本实施方式的静电放电保护装置与图3、图5所示的实施方式中静电放电保护装置部分结构类似，将以相同标号示出。如图7所示，静电放电保护装置400包括P型基底101、氧化层502、第一N型阱104、第一P型阱105、第一沟槽503、第二沟槽504、ESD掺杂注入层107、第一N+型区108a、第一P+型区109a、第二N+型区108b、第二P+型区109b、阳极110以及阴极111。如图7所示，P型基底101上形成有氧化层502。第一N型阱104和第一P型阱105形成于氧化层502之上。在氧化层502上还形成有第一沟槽503和第二沟槽504。所述第一沟槽503，第一N型阱104，第一P型阱105与第二沟槽504顺序邻接。P型ESD掺杂注入层107b形成于所述第一N型阱104和第一P型阱105中。第二N+型区108b，第二P+型区109b形成于所述P型ESD注入层107b中。在P型ESD注入层107b外，并且在第一N型阱104中形成第一N+型区108a，第一P+型区109a。第一N+型区108a和第一P+型区109a连接至阳极110，第二N+型区108b和第二P+型区109b连接至阴极111。

在本实施例方式中，所述ESD掺杂注入层107b为P型掺杂，特别需要指出的是，所述ESD掺杂注入层107b可以为P型掺杂也可以为N型掺杂，并不受本实施方式的限制。同样本实施方式所述的静电放电保护装置与前述图3、图5所示的实施方式类似，不再赘述。本实施方式中，亦可以通过调整ESD掺杂注入层107b的注入能量和剂量、尺寸，以达到合适的触发电压和维持电压。

继续如图7所示，本实施方式所述的静电放电保护装置在应用时，与被保护的集成电路并联在一起，阳极110接到高电位，阴极111接到低电位。集成电路正常工作时该静电放电保护装置不会被触发，处于类似二极管反偏的低漏电状态。当静电事件发生时，自隔离的静电放电保护器件装置发生击穿，保护原理与图3、图5所示的基于外延圆片高压工艺的静电放电保护装置的实施方式的工作原理相同。区别于在外延圆片高压工艺中使用的N型阱和N型埋层形成隔离结构的实施方式，在SOI圆片高压工艺中，可使用氧化层和沟槽工艺来形成隔离结构，以氧化层502在底部形成隔离，以第一沟槽503和第二沟槽504在器件外围形成隔离。由于氧化层和沟槽隔离结构的击穿电压更高，可以使该静电放电保护装置达到更高的触发电压。

本发明所涉及的静电放电装置可以应用于器件工作电压大于5V的高压环境。

以上例子主要说明了本发明的静电放电保护装置，尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (10)

1.一种静电放电保护装置，其特征在于，该装置包括：

P型基底；

P型外延层，位于P型基底上；

N型埋层，位于P型基底中、且位于P型基底和P型外延层之间；

第一N型阱，位于N型埋层上、P型外延层内；

第一P型阱，位于N型埋层之上，位于P型外延层内且与第一N型阱相邻；

第二N型阱，位于N型埋层之上、位于P型外延层内且与第一P型阱相邻，其中，所述第一P型阱位于第一N型阱和第二N型阱之间；

ESD掺杂注入层，位于第一P型阱与第一N型阱中；

第一N+型区，第一P+型区，位于ESD掺杂注入层中；

第二N+型区，第二P+型区，位于ESD掺杂注入层外，并且设置于与该ESD掺杂注入层导电类型相反的所述第一N型阱或所述第一P型阱中；

该静电放电保护装置系基于外延圆片高压工艺。

2.根据权利要求1所述的静电放电保护装置，其特征在于：ESD掺杂注入层为N型掺杂。

3.根据权利要求1所述的静电放电保护装置，其特征在于：ESD掺杂注入层为P型掺杂。

4.根据权利要求1所述的静电放电保护装置，其特征在于：该静电放电保护装置还包括：

第一电极，与第一N+型区和第一P+型区相连接；

第二电极，与第二N+型区和第二P+型区相连接。

5.根据权利要求1所述的静电放电保护装置，其特征在于：静电放电保护装置的触发电压由ESD掺杂注入层的注入能量和剂量决定。

6.根据权利要求1所述的静电放电保护装置，其特征在于：静电放电保护装置的维持电压由ESD掺杂注入层的尺寸决定。

7.一种静电放电保护装置，其特征在于，该装置包括：

P型基底；

氧化层，位于P型基底一侧；

第一N型阱，位于氧化层相对于P型基底的另一侧；

第一P型阱，与第一N型阱位于氧化层的同侧，并与第一N型阱相邻；

第一沟槽，位于氧化层一侧，并且与第一N型阱相邻；

第二沟槽，与第一沟槽位于氧化层的同侧，并且与第一P型阱相邻；

ESD掺杂注入层，位于第一P型阱与第一N型阱中；

第一N+型区，第一P+型区，位于ESD掺杂注入层中；

第二N+型区，第二P+型区，位于ESD掺杂注入层外，并且设置于与该ESD掺杂注入层导电类型相反的所述第一N型阱或所述第一P型阱中。

8.根据权利要求7所述的静电放电保护装置，其特征在于：该静电放电保护装置包括：

第一电极，与第一N+型区和第一P+型区相连接；

第二电极，与第二N+型区和第二P+型区相连接。

9.根据权利要求7所述的静电放电保护装置，其特征在于：该静电放电保护装置的触发电压由ESD掺杂注入层的注入能量和剂量决定。

10.根据权利要求7所述的静电放电保护装置，其特征在于：静电放电保护装置的维持电压由ESD掺杂注入层的尺寸决定。