CN101764151A - 具有高维持电压的scr esd保护结构 - Google Patents
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Abstract
一种具有高维持电压的静电放电防护SCR结构，形成于一器件上，所述器件包括包含P型衬底，在P型衬底上设有N型掩埋层，在N型掩埋层上设有N型阱，在P型衬底上还设有与N型阱平行的P型阱。在N型阱中设有第一N+掺杂区和第一P+掺杂区，第一N+掺杂区和第一P+掺杂区通过接触孔引出并连接在一起，作为器件的阳极，在P型阱中设有第二N+掺杂区和第二P+掺杂区，第二N+掺杂区和第二P+掺杂区通过接触孔引出并连接在一起，作为器件的阴极。SCR结构便由N型阱中的P+掺杂区，N型阱区域，P型阱区域，P型阱中的N+掺杂区构成，它通过P型衬底和N型阱之间的掩埋层来增加维持状态下的N阱电阻，从而增加了维持电压。
Description
技术领域
本发明涉及运用半导体可控硅(Semiconductor controlled rectifier，SCR)器件的静电保护(electrostatic discharge，ESD)，更具体的说，是关于一种具有高维持电压的SCR ESD保护结构。
背景技术
集成结构工艺的不断发展，集成结构的特征尺寸逐渐减小，诸如短栅长、薄栅氧化层、浅结深、漏区轻掺杂以硅化物掺杂等先进工艺，在提高集成结构性能和集成度的同时却造成内部结构在静电泄放ESD冲击来临时更容易被损坏。据统计，每年半导体工业因为ESD造成的经济损失以数十亿美元计。因此，在每一个输出入端口处设置ESD防护结构便成为预防ESD应力对栅氧化层造成损害的有效办法之一。
ESD保护结构的设计目的就是要避免工作结构成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作结构的电压，防止工作结构由于电压过载而受损。这条结构通路还需要有很好的工作稳定性，能在ESD发生时快速响应，而且还不能对芯片正常工作结构有影响。。为了在各个阶段都能有效保护芯片，人们采用多种片上防静电保护器件。常用的保护器件结构有二极管、双极型三极管、栅接地NMOS管(GGNMOS)和可控硅整流器件(SCR)等。利用SCR对于防止ESD是一种理想的解决方案。
SCR对于ESD静电保护是非常有吸引力的器件，在一个相对小的维持电压下，它本身的再生反馈机制导致回滞特性，这减小了ESD事件发生时SCR的功耗，另外SCR的鲁棒性比其他的二极管和GGNMOS好。
当SCR应用于ESD保护时，小的维持电压会带来许多问题，特别是电源钳位结构。这是因为当结构正常工作时，小的维持电压会允许SCR保持触发状态之后的在低阻抗状态，这种现象为ESD事件引起的闩锁(ESD-induced latch up)。因为维持电压小于电源电压，它需要增加维持电压大于电源电压来避免这种风险。
在相关的技术中，有人提出通过增加阳极和阴极的距离来增大维持电压以防止闩锁的发生，但这样会增大器件的尺寸。还有人提出了在版图中减小P+掺杂区的面积，来减小发射效率从而增加维持电压，但这减小了二次热击穿失效电流。
发明内容
本发明的目的在于提供一种新型ESD保护器件结构，而与传统的工艺相比，它并没有增加额外的工艺步骤。本发明所述的具有高维持电压的ESD防护结构，还可以防止闩锁现象的发生。
本发明是一个半导体寄生可控硅SCR结构，形成于一器件上，所述器件包含有：一个P型衬底，在P型衬底上设有N型掩埋层，在N型掩埋层上设有N型阱，在P型衬底上还设有与N型阱平行的P型阱。在N型阱中设有第一N+掺杂区和第一P+掺杂区，第一N+掺杂区和第一P+掺杂区通过接触孔引出并连接在一起，作为器件的阳极，在P型阱中设有第二N+掺杂区和第二P+掺杂区，第二N+掺杂区和第二P+掺杂区通过接触孔引出并连接在一起，作为器件的阴极，所述的静电放电防护SCR结构由所述P+掺杂区，所述N型阱，所述N型掩埋层，所述P型阱，和所述N+掺杂区所组成。
N型掩埋层增加了N阱的面积，故增加了N阱电阻，从而进一步增加维持电压；另一方面，这个N型掩埋层还可以降低P型衬底的浓度，使更多的电流通过这个N型掩埋层，增加了ESD的鲁棒性。
本发明的ESD防护结构一方面具有良好的ESD防护能力，另一方面，又可以免除低维持电压所可能发生的闩锁效应。
附图说明
图1为传统的SCR结构的剖面示意图；
图2为图1所示的传统SCR结构的等效电路图；
图3为图1所示的传统SCR结构的伏安特性图；
图4为本发明的ESD防护结构的剖面示意图；
附图符号、标号说明：
10、50～P型衬底
11、51～N阱区域
12、52～P阱区域
13、15、53、55～N+掺杂区
14、16、54、56～P+掺杂区
58～N型掩埋层
具体实施方式
图1为传统的侧向SCR的剖面示意图。这是一个制造在P型衬底10上双阱器件，在衬底10上的是N型阱11和P型阱12，N型阱11通过N+掺杂区13与P+掺杂区14相连接，作为SCR的阳极，P型阱12通过N+掺杂区15与P+掺杂区16相连接，作为SCR的阴极；P+掺杂区14，N型阱11，P型阱12，以及N+掺杂区15构成了PNPN的结构。
图2是图1所示结构的等效电路图，它含有一个寄生的PNP管Q1和一个寄生的NPN管Q2，N阱电阻20和P阱电阻21。
在传统的CMOS工艺中，PNP管Q1和NPN管Q2都是寄生器件，寄生PNP管Q1的发射极，集电极，基极分别由P+掺杂区14，N阱11，P型阱12组成；寄生NPN管Q2的发射极，集电极，基极分别由N+掺杂区15，P型阱12，N型阱11组成；寄生PNP管Q1的集电极与寄生NPN管Q2的基极相连接，然后与电阻21相连接，其中电阻21是由P型阱12形成的电阻；寄生PNP管Q1的发射极与PAD端相耦合；寄生PNP管Q1的基极和寄生NPN管Q2的集电极连接，然后与电阻20相连接，其中电阻20是由N型阱11形成的电阻。
当阳极和阴极之间的压差小于器件开启电压的时候，N型阱11和P型阱12形成的反偏PN结的反向电流通过“阳极-N+注入区13-N阱11-P阱12-P+注入区15-阴极”通道泄放。此时反向电流流经N阱电阻20和P阱电阻21的压降不足达到寄生PNP管Q1和NPN管Q2的开启电压。因此，在开启前，SCR器件等效为一个阻值极高的电阻。
当阳极和阴极之间的电压差到达开启电压的时候，N阱电阻20或者P阱电阻21压降达到了PNP管Q1开启电压，于是PNP管Q1开启。PNP管Q1的开启会使流经P阱电阻21的电流增加，随即NPN管Q2压降也达到了开启电压值。NPN管Q2的开启又反过来增加了流经N阱电阻20的电流。这是一个正反馈过程最终PNP管Q1和NPN管Q2都会进入饱和区，pad端口和Vss端口之间的电压会被钳位在Vsatp+Vsatn+Vav其中，Vsatp是PNP管Q1的饱和压降，Vsatn是NPN管Q2的饱和压降，Vav是雪崩电阻的饱和压降，因此从图3可以看出有一个明显的负阻回滞现象。
当SCR器件进入负阻回滞区域之后，随着外加ESD脉冲电压的继续增加，器件的电流值随之增加。此时N阱11和P阱12形成的反向PN结已经雪崩击穿，SCR器件等效为一个阻值很低的“雪崩电阻”。当流经SCR器件的电流达到一定值的时候，N阱11和P阱12形成的结区域会产生很多热载流子，热载流子的产生加剧了电流的积聚，于是功率会越来越集中于该区域，该局部区域的温度也会急剧上升，SCR器件会进入二次击穿状态，二次击穿是不可恢复性的失效损伤。
当维持电压很小时，结构有在正常工作情况下发生闩锁的危险。维持电压为寄生PNP管，寄生NPN管以及雪崩电阻上电压之和。为了得到高的维持电压，必须增加维持状态下的电阻。
图4为本发明的ESD防护结构的剖面示意图。
这是一个制造在P型衬底50上双阱器件，在P型衬底50上的是N型阱51和P型阱52，在P型衬底50和N型阱51之间形成了N型掩埋层58，N型阱51通过N+掺杂区53与P+掺杂区54相连接，作为SCR的阳极，P型阱52通过N+掺杂区55与P+掺杂区56相连接，作为SCR的阴极；P+掺杂区54，N型阱51，P型阱52，以及N+掺杂区55构成了PNPN的结构。
N型掩埋层58层增加了N阱区域的面积，增加了N阱区域电阻，从而进一步增加维持电压；另一方面，这个N型掩埋层还可以降低P型衬底的浓度，使更多的电流通过这个N型掩埋层，增强了ESD的鲁棒性。
Claims (3)
1.一种具有高维持电压的静电放电防护SCR结构，形成于一器件上，所述器件包括：所述P型衬底(50)，在所述P型衬底(50)上设有N型掩埋层(58)，在所述N型掩埋层(58)上设有N型阱(51)，在所述P型衬底(50)上还设有与所述N型阱(51)平行的P型阱(52)，在所述N型阱(51)中设有N+掺杂区(53)和P+掺杂区(54)，所述N+掺杂区(53)和所述P+掺杂区(54)通过接触孔引出并连接在一起，作为所述器件的阳极，在所述P型阱(52)中设有N+掺杂区(55)和P+掺杂区(56)，所述N+掺杂区(55)和所述P+掺杂区(56)通过接触孔引出并连接在一起，作为所述器件的阴极，其特征在于：所述的静电放电防护SCR结构由所述P+掺杂区(54)，所述N型阱(51)，所述N型掩埋层(58)，所述P型阱(52)，和所述N+掺杂区(55)所组成。
2.根据权利要求1所述的具有高维持电压的静电放电防护SCR结构，其特征在于，所述的N型掩埋层(58)的浓度要大于所述P型衬底(50)的浓度。
3.根据权利要求1所述的具有高维持电压的静电放电防护SCR结构，其特征在于，所述的维持电压值可以通过调节所述N型掩埋层(58)的浓度来调整。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20100630 |