CN101901830B - 绝缘体上硅的正反导通横向绝缘栅双极晶体管 - Google Patents

Abstract

一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，包括P型掺杂半导体衬底，P型掺杂外延层，N型掺杂阱区，N型掺杂缓冲区域，器件的阳极接触区域和阴极接触区域都是由P型阳极接触区域和N型阳极接触区域在器件的宽度方向上相互交替排列形成的，当器件的栅极电压大于阈值电压后，电流既可以正向导通，也可以反向导通，并且器件的阳极接触区域和阴极接触区域是各自交叉对称的结构，缩短了器件的关断时间，减少了器件的关断功耗。

Description

绝缘体上硅的正反导通横向绝缘栅双极晶体管

技术领域

本发明属于集成电路技术领域，涉及一种横向功率器件，更具体的说，是关于一种绝缘体上硅的可以正反导通的横向绝缘栅双极晶体管。 

背景技术

绝缘栅双极晶体管(IGBT)是一种具有金属氧化物半导体(MOS)晶体管的绝缘栅结构优点以及具有双极晶体管的高电流密度优点的器件，由于存在电导调制效应，它是一种能用于有效地降低传统的功率MOSFET(金属氧化物半导体场效应晶体管)的导电损耗的功率半导体器件。 

为了能够和其它半导体器件集成，横向绝缘栅双极晶体管(Lateral InsulatedGate Bipolar Transistor，简称LIGBT)得到了广泛的关注和迅速的发展，同样，这种器件具有输入阻抗高、高耐压、开态电流能力强、开关频率高等优点。绝缘体上硅(Silicon On Insulator，简称SOI)技术以其理想的全介质隔离性能、相对简单的隔离工艺、显著减弱的纵向寄生效应，使其速度高、功耗低、耐高温运行，便于多器件、高密度、小型化和三维智能功率集成，而且能够与互补金属-氧化物-半导体(CMOS)超大规模集成电路(VLSI)制造工艺相兼容而倍受瞩目。因此将SOI技术用于制造LIGBT，所形成的绝缘体上硅横向绝缘双极型晶体管(简称SOI-LIGBT)具有隔离性能好、漏电流小和击穿电压高等优点，发展潜力巨大。如今SOI-LIGBT的制作技术水平越来越成熟，应用范围也越来 越广。但是在很多应用场合中，在器件栅极电压大于阈值电压时，不仅需要器件能够正向导通电流，同时也能反向导通电流，这在传统的SOI-LIGBT(如附图2)中是不可能实现的。 

同时，由于传统的SOI-LIGBT(如附图2)中的阳极接触区域是由P型掺杂阳极接触区106单独构成，所以在器件的关断过程中，存在有少子的抽取过程，从而降低了器件的关断速度，增大了器件的关断损耗。 

发明内容

本发明针对现有技术的不足，提供了-种绝缘体上硅的正反导通横向绝缘栅双极晶体管结构，该晶体管能够保证在器件的栅极电压大于阈值电压时，电流既可以从阳极流向阴极，也可以从阴极流向阳极，同时具有很快关断速度 

本发明采用如下技术方案： 

一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，包括：P型掺杂半导体衬底，在P型掺杂半导体衬底上面设有埋氧层，在埋氧层上设有P型掺杂外延层，在埋氧层上、P型掺杂外延层的左侧设有N型掺杂阱区，在N型掺杂阱区中设有N型掺杂缓冲区域，在N型掺杂缓冲区域中设有P型阳极接触区域和N型阳极接触区域，P型阳极接触区域和N型阳极接触区域在器件的宽度方向上是相互交替排列的。在埋氧层上、P型掺杂外延层的右侧设有N型掺杂阱区，在N型掺杂阱区中设有N型掺杂缓冲区域，在N型掺杂缓冲区域中设有P型阴极接触区域和N型阴极接触区，P型阴极接触区域和N型阴极接触区在器件的宽度方向上也是相互交替排列的。在N型掺杂阱区上均设有场氧化层，在P型外延层和部分N型掺杂阱区上设有栅氧化层，在栅氧化层上设有多晶硅，构成 器件的栅极。在器件左侧P型阳极接触区域和N型阳极接触区域上设有金属层，构成器件的阳极，在器件右侧P型阴极接触区域和N型阴极接触区上设有金属层，构成了器件的阴极。 

与现有技术相比，本发明具有如下优点： 

(1)本发明是正反导通器件，在栅极电压大于器件的阈值电压时，电流既可以正向流通也可以反向流通。 

(2)本发明的阳极接触区域采用的是P型接触区域和N型接触区域在器件的宽度方向上相互交替排列的形式，阴极接触区域也采用的是P型接触区域9和N型接触区域在器件的宽度方向上相互交替排列的形式，从而减小了少子的抽取时间，缩短了器件的关断时间，减少了器件的关断功耗。 

(3)本发明中的阳极接触区域和阴极接触区域是各自交叉对称的结构，可以减小发生闩锁现象的几率。 

附图说明

图1是本发明一种绝缘体上硅的正反导通横向绝缘栅双极晶体管的一实施例的三维结构示意图。 

图2是传统绝缘体上硅的横向绝缘栅双极晶体管(SOI-LIGBT)的三维示意图。 

具体实施方式

参照图1，一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，包括：P型掺杂半导体衬底1，在P型掺杂半导体衬底1上面设有埋氧层2，在埋氧层2上设有P型掺杂外延层3，在埋氧层2上、P型掺杂外延层3的左侧设有N型掺杂 阱区4，在埋氧层2上、P型掺杂外延层3的右侧设有N型掺杂阱区5，在N型掺杂阱区4中N型掺杂缓冲区域15，在N型掺杂缓冲区域15中设有P型阳极接触区域6和N型阳极接触区域7，P型阳极接触区域6和N型阳极接触区域7在器件的宽度方向上是相互交替排列的。在N型掺杂阱区5中设有N型掺杂缓冲区域16，在N型掺杂缓冲区域16中设有P型阴极接触区域9和N型阴极接触区8，P型阴极接触区域9和N型阴极接触区8在器件的宽度方向上也是相互交替排列的。在N型掺杂阱区4和N型掺杂阱区5上均设有场氧化层10，在P型外延层3和部分N型掺杂阱区4和N型掺杂阱区5上设有栅氧化层11，在栅氧化层11上设有多晶硅12，构成器件的栅极。在P型阳极接触区域6和N型阳极接触区域7上设有金属层13，构成器件的阳极，在P型阴极接触区域9和N型阴极接触区8上设有金属层14，构成器件的阴极。 

所述的器件结构的阳极接触区域是由P型掺杂阳极接触区域6和N型掺杂阳极接触区7在器件的宽度方向上交替排列形成的，且P型掺杂阳极接触区域6和N型掺杂阳极接触区域7之间的面积之比是由该器件所应满足的导通电流的大小和开关速度共同决定的； 

所述的器件结构的阴极接触区域是由P型掺杂阳极接触区域9和N型掺杂阳极接触区8在器件的宽度方向上交替排列形成的，且P型掺杂阳极接触区域9和N型掺杂阳极接触区域8之间的面积之比是由该器件所应满足的导通电流的大小和开关速度共同决定的； 

所述的器件结构的阳极接触区域和阴极接触区域是各自交叉对称的结构。 

参照图2，该图为传统的绝缘体上硅的横向绝缘栅双极晶体管(SOI-LIGBT)的三维示意图。P型掺杂半导体衬底101上设有埋氧化层102，在埋氧化层102上设有N型掺杂漂移区104和P型掺杂半导体区105，在N型掺杂漂移区104 中设有N型掺杂缓冲层109，在N型掺杂缓冲层109中设有P型掺杂阳极接触区106，在N型掺杂漂移区104上设有场氧化层110，在P型掺杂半导体区105和部分N型掺杂漂移区104上设有栅氧化层111，在P型掺杂半导体区105中设有N型掺杂阴极接触区域107和P型掺杂体接触区域108，在栅氧化层111上设有多晶硅112，构成了器件的栅极。在P型掺杂阳极接触区106上设有金属层113，构成了器件的阳极，在N型掺杂阴极接触区域107和P型掺杂体接触区域108上设有金属层114，构成了器件的阴极。 

本发明采用如下方法来制备： 

1、取一块P型绝缘体上硅片，外延生长P型外延层，形成P型掺杂外延层3，然后采用离子注入和后续的退火工艺形成N型掺杂阱区4和N型掺杂阱区5； 

2、采用离子注入工艺形成N型掺杂缓冲区域15和N型掺杂缓冲区域16，然后经过热生长和刻蚀工艺生成二阶场氧化层10； 

3、接着生长栅氧化层11，淀积多晶硅，并进行刻蚀形成多晶硅栅12和多晶硅场板结构，然后经过离子注入形成P型掺杂阳极接触区域6，N型掺杂阴极接触区域8、N型掺杂阳极接触区7和P型掺杂阴极接触区9。 

4、经过淀积铝和刻蚀铝工艺，形成金属层13和金属层14，其中金属层13作为器件的阳极，金属层14作为器件的阴极。最后进行后续钝化处理。 

背景技术

集成结构工艺的不断发展，集成结构的特征尺寸逐渐减小，诸如短栅长、薄栅氧化层、浅结深、漏区轻掺杂以硅化物掺杂等先进工艺，在提高集成结构性能和集成度的同时却造成内部结构在静电泄放ESD冲击来临时更容易被损坏。据统计，每年半导体工业因为ESD造成的经济损失以数十亿美元计。因此，在每一个输出入端口处设置ESD防护结构便成为预防ESD应力对栅氧化层造成损害的有 效办法之一。 

ESD保护结构的设计目的就是要避免工作结构成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作结构的电压，防止工作结构由于电压过载而受损。这条结构通路还需要有很好的工作稳定性，能在ESD发生时快速响应，而且还不能对芯片正常工作结构有影响。。为了在各个阶段都能有效保护芯片，人们采用多种片上防静电保护器件。常用的保护器件结构有二极管、双极型三极管、栅接地NMOS管(GGNMOS)和可控硅整流器件(SCR)等。利用SCR对于防止ESD是一种理想的解决方案。 

SCR对于ESD静电保护是非常有吸引力的器件，在一个相对小的维持电压下，它本身的再生反馈机制导致回滞特性，这减小了ESD事件发生时SCR的功耗，另外SCR的鲁棒性比其他的二极管和GGNMOS好。 

当SCR应用于ESD保护时，小的维持电压会带来许多问题，特别是电源钳位结构。这是因为当结构正常工作时，小的维持电压会允许SCR保持触发状态之后的在低阻抗状态，这种现象为ESD事件引起的闩锁(ESD-induced latch up)。因为维持电压小于电源电压，它需要增加维持电压大于电源电压来避免这种风险。 

在相关的技术中，有人提出通过增加阳极和阴极的距离来增大维持电压以防止闩锁的发生，但这样会增大器件的尺寸。还有人提出了在版图中减小P+掺杂区的面积，来减小发射效率从而增加维持电压，但这减小了二次热击穿失效电流。 

发明内容

本发明的目的在于提供一种新型ESD保护器件结构，而与传统的工艺相比，它并没有增加额外的工艺步骤。本发明所述的具有高维持电压的ESD防护结构，还可以防止闩锁现象的发生。 

本发明是一个半导体寄生可控硅SCR结构，形成于一器件上，所述器件包含有：一个P型衬底，在P型衬底上设有N型掩埋层，在N型掩埋层上设有N型阱，在P型衬底上还设有与N型阱平行的P型阱。在N型阱中设有第一N+掺杂区和第一P+掺杂区，第一N+掺杂区和第一P+掺杂区通过接触孔引出并连接在一起，作为器件的阳极，在P型阱中设有第二N+掺杂区和第二P+掺杂区，第二N+掺杂区和第二P+掺杂区通过接触孔引出并连接在一起，作为器件的阴极，所述的静电放电防护SCR结构由所述P+掺杂区，所述N型阱，所述N型掩埋层，所述P型阱，和所述N+掺杂区所组成。 

N型掩埋层增加了N阱的面积，故增加了N阱电阻，从而进一步增加维持电压；另一方面，这个N型掩埋层还可以降低P型衬底的浓度，使更多的电流通过这个N型掩埋层，增加了ESD的鲁棒性。 

本发明的ESD防护结构一方面具有良好的ESD防护能力，另一方面，又可以免除低维持电压所可能发生的闩锁效应。 

附图说明

图1为传统的SCR结构的剖面示意图； 

图2为图1所示的传统SCR结构的等效电路图； 

附图符号、标号说明： 

10、50～P型衬底 

11、51～N阱区域 

12、52～P阱区域 

13、15、53、55～N+掺杂区 

14、16、54、56～P+掺杂区 

58～N型掩埋层 

具体实施方式

图1为传统的侧向SCR的剖面示意图。这是一个制造在P型衬底10上双阱器件，在衬底10上的是N型阱11和P型阱12，N型阱11通过N+掺杂区13与P+掺杂区14相连接，作为SCR的阳极，P型阱12通过N+掺杂区15与P+掺杂区16相连接，作为SCR的阴极；P+掺杂区14，N型阱11，P型阱12，以及N+掺杂区15构成了PNPN的结构。 

图2是图1所示结构的等效电路图，它含有一个寄生的PNP管Q1和一个寄生的NPN管Q2，N阱电阻20和P阱电阻21。 

在传统的CMOS工艺中，PNP管Q1和NPN管Q2都是寄生器件，寄生PNP管Q1的发射极，集电极，基极分别由P+掺杂区14，N阱11，P型阱12组成；寄生NPN管Q2的发射极，集电极，基极分别由N+掺杂区15，P型阱12，N型阱11组成；寄生PNP管Q1的集电极与寄生NPN管Q2的基极相连接，然后与电阻21相连接，其中电阻21是由P型阱12形成的电阻；寄生PNP管Q1的发射极与PAD端相耦合；寄生PNP管Q1的基极和寄生NPN管Q2的集电极连接，然后与电阻20相连接，其中电阻20是由N型阱11形成的电阻。 

当阳极和阴极之间的压差小于器件开启电压的时候，N型阱11和P型阱12 形成的反偏PN结的反向电流通过“阳极-N+注入区13-N阱11-P阱12-P+注入区15-阴极”通道泄放。此时反向电流流经N阱电阻20和P阱电阻21的压降不足达到寄生PNP管Q1和NPN管Q2的开启电压。因此，在开启前，SCR器件等效为一个阻值极高的电阻。 

当阳极和阴极之间的电压差到达开启电压的时候，N阱电阻20或者P阱电阻21压降达到了PNP管Q1开启电压，于是PNP管Q1开启。PNP管Q1的开启会使流经P阱电阻21的电流增加，随即NPN管Q2压降也达到了开启电压值。NPN管Q2的开启又反过来增加了流经N阱电阻20的电流。这是一个正反馈过程最终PNP管Q1和NPN管Q2都会进入饱和区，pad端口和Vss端口之间的电压会被钳位在Vsatp+Vsatn+Vav其中，Vsatp是PNP管Q1的饱和压降，Vsatn是NPN管Q2的饱和压降，Vav是雪崩电阻的饱和压降，因此从图3可以看出有一个明显的负阻回滞现象。 

当SCR器件进入负阻回滞区域之后，随着外加ESD脉冲电压的继续增加，器件的电流值随之增加。此时N阱11和P阱12形成的反向PN结已经雪崩击穿，SCR器件等效为一个阻值很低的“雪崩电阻”。当流经SCR器件的电流达到一定值的时候，N阱11和P阱12形成的结区域会产生很多热载流子，热载流子的产生加剧了电流的积聚，于是功率会越来越集中于该区域，该局部区域的温度也会急剧上升，SCR器件会进入二次击穿状态，二次击穿是不可恢复性的失效损伤。 

当维持电压很小时，结构有在正常工作情况下发生闩锁的危险。维持电压为寄生PNP管，寄生NPN管以及雪崩电阻上电压之和。为了得到高的维持电压，必须增加维持状态下的电阻。 

图4为本发明的ESD防护结构的剖面示意图。 

这是一个制造在P型衬底50上双阱器件，在P型衬底50上的是N型阱51和P型阱52，在P型衬底50和N型阱51之间形成了N型掩埋层58，N型阱51通过N+掺杂区53与P+掺杂区54相连接，作为SCR的阳极，P型阱52通过N+掺杂区55与P+掺杂区56相连接，作为SCR的阴极；P+掺杂区54，N型阱51，P型阱52，以及N+掺杂区55构成了PNPN的结构。 

N型掩埋层58层增加了N阱区域的面积，增加了N阱区域电阻，从而进一步增加维持电压；另一方面，这个N型掩埋层还可以降低P型衬底的浓度，使更多的电流通过这个N型掩埋层，增强了ESD的鲁棒性。 

Claims (6)

1.一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，包括：P型掺杂半导体衬底(1)，在所述P型掺杂半导体衬底(1)上面设有埋氧层(2)，在所述埋氧层(2)上设有P型掺杂外延层(3)，在所述埋氧层(2)上、所述P型掺杂外延层(3)的左侧设有N型掺杂阱区(4)，在所述埋氧层(2)上、所述P型掺杂外延层(3)的右侧设有N型掺杂阱区(5)，在所述N型掺杂阱区(4)中设有N型掺杂缓冲区域(15)，在所述N型掺杂缓冲区域(15)中设有P型阳极接触区域(6)和N型阳极接触区域(7)，所述P型阳极接触区域(6)和所述N型阳极接触区域(7)在器件的宽度方向上是相互交替排列的，在所述N型掺杂阱区(5)中设有N型掺杂缓冲区域(16)，在所述N型掺杂缓冲区域(16)中设有P型阴极接触区域(9)和N型阴极接触区(8)，所述P型阴极接触区域(9)和所述N型阴极接触区(8)在器件的宽度方向上也是相互交替排列的，在所述N型掺杂阱区(4)和所述N型掺杂阱区(5)上均设有场氧化层(10)，在所述P型外延层(3)和部分所述N型掺杂阱区(4)和所述N型掺杂阱区(5)上设有栅氧化层(11)，在所述栅氧化层(11)上设有多晶硅(12)，构成器件的栅极，所述N型阳极接触区域(7)上设有金属层(13)，所述N型阴极接触区(8)上设有金属层(14)，其特征在于，所述绝缘体上硅的正反导通横向绝缘栅双极晶体管的的阳极是由P型阳极接触区域(6)和N型阳极接触区域(7)构成，且P型阳极接触区域(6)和N型阳极接触区域(7)在器件的宽度方向上是相互交替排列的器件的，所述绝缘体上硅的正反导通横向绝缘栅双极晶体管的的阴极是由P型阴极接触区域(9)和N型阴极接触区(8)构成，且P型阴极接触区域(9)和N型阴极接触区(8)在器件的宽度方向上也是相互交替排列的。 

2.根据权利要求1所述的一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，其特征在于，所述P型阳极接触区域(6)和所述N型阳极接触区域(7)的面积的比例由所述绝缘体上硅的正反导通横向绝缘栅双极晶体管的的导通电阻和工作电流要求决定。

3.根据权利要求1所述的一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，其特征在于，所述N型阴极接触区域(8)和所述P型阴极接触区域(9)的面积的比例由所述绝缘体上硅的正反导通横向绝缘栅双极晶体管的的导通电阻和工作电流要求决定。

4.根据权利要求1所述的一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，其特征在于，所述P型阳极接触区域(6)的面积大于所述N型阳极接触区域(7)的面积。

5.根据权利要求1所述的一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，其特征在于，所述P型阴极接触区域(9)的面积大于所述N型阴极接触区域(8)的面积。

6.根据权利要求1所述的一种绝缘体上硅的正反导通横向绝缘栅双极晶体管，其特征在于，所述绝缘体上硅的正反导通横向绝缘栅双极晶体管的的阳极接触区域和器件的阴极接触区域是各自交叉对称的结构。 

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