CN100463177C

CN100463177C - 低触发电压硅控整流器和其电路

Info

Publication number: CN100463177C
Application number: CNB2006100670282A
Authority: CN
Inventors: 杨盛渊; 方振宇
Original assignee: Advanced Analog Technology Inc
Current assignee: Advanced Analog Technology Inc
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2009-02-18
Anticipated expiration: 2026-03-31
Also published as: CN101047178A

Abstract

本发明的低触发电压硅控整流器(low voltage triggering silicon controlled rectifier：SCR)，是通过增加一设置于所述低触发电压硅控整流器阳极与其寄生PNP晶体管射极(emitter)之间的第二掺杂区域，以提升所述低触发电压硅控整流器触发(triggered)时的维持电压(holding voltage)。所述低触发电压硅控整流器包含一具有第一导电型的一半导体衬底和一栅极。所述半导体衬底包含一具有第二导电型的一第一掺杂区域、一具有第一导电型的一第二掺杂区域、一具有第二导电型的一第三掺杂区域、一具有第二导电型的第四掺杂区域和一具有第一导电型的第五掺杂区域。所述栅极是用以较低的触发电压(trigger voltage)触发所述低触发电压硅控整流器。

Description

低触发电压硅控整流器和其电路

技术领域

本发明涉及一种低触发电压硅控整流器(low voltage triggering silicon controlledrectifier；LVTSCR)，尤其涉及一种具有高维持电压(high holding voltage)和低触发电压的硅控整流器。

背景技术

在集成电路(IC)的制造与使用中，经常会遇上静电放电(Electrostatic Discharge：ESD)的问题。随着对高运算速度和宽频无线通信产品IC的需求日益增加，加上目前IC制程正快速地进入80纳米甚至65纳米以下，IC的内部元件都非常微小，所以很容易受到瞬间静电放电所破坏。因此，ESD对IC的质量有极大的影响，且随着IC制程不断的进步，ESD问题的重要性也与日俱增。

目前商用IC在ESD防护能力的国际标准基本规格包含以下项目，分别规范IC要能承受来自人体、机器设备、充电元件的静电放电能力。来自人体(Human Body Model；HBM)的ESD测试要达到2000伏以上；机器设备(Machine Model；MM)的ESD测试要达200到伏以上；充电元件(Charged Device Model；CDM)的ESD测试要达到1000伏以上。通常，ESD发生于一瞬间，约介于10纳秒(ns)到100纳秒之间，因此急切需要一种直接构造于芯片上(on-chip)的ESD防护装置或电路以防止ESD对芯片造成损害。

一种优良的ESD防护装置必需符合以下的条件：(1)在正常的运作下，所述ESD防护装置必须是在关闭的状态；和(2)在ESD事件发生时，所述ESD防护装置必须要立即启动。就设计在芯片上的ESD防护装置的每单位面积而言，硅控整流器(silicon controlledrectifier；SCR)为众多ESD防护装置中最有效率的一种。所述硅控整流器可对集成电路芯片提供一有效的ESD防护机制。当ESD事件产生时，所述硅控整流器可立即将其阻抗(impedance)降低，且从关闭(off)状态启动成为开启(turn-on)状态，并分担ESD大部分的电流，因而可对芯片提供一种可靠且为on-chip的保护。此外，在传导状态下的硅控整流器所产生的热可均匀地分布，进而避免因为局部聚热对元件造成伤害。

以外，随着制程技术的改进，IC元件的崩溃电压也随之越来越低，其可能为较弱的静电放电效应所损害。因此为了有效保护IC元件避免遭受ESD的损害，于是具有低触发电压(小于30V)的硅控整流器被开发出来。

图1(a)为一常规应用在ESD防护装置的低触发电压硅控整流器电路。—NMOS晶体管M并联于一与一电阻R2耦合的寄生双载子NPN晶体管Q2的集极与射极。因为所述NMOS晶体管M的崩溃电压与具有相同栅极长度的所述寄生双载子NPN晶体管Q2的崩溃电压相比较低，因此在所述寄生双载子NPN晶体管Q2导通(turn on)之前，所述NMOS晶体管M便会导通借此降低所述硅控整流器的触发电压(trigger voltage)。当所述NMOS晶体管M导通之后，所述作用于所述NMOS晶体管M的电流传导将使所述寄生双载子NPN晶体管Q2进入导通状态。作用在所述寄生双载子NPN晶体管Q2的电流将使一与一电阻R1耦合的寄生双载子PNP晶体管Q1也进入导通状态。作用在所述寄生双载子PNP晶体管Q1的电流将加速所述寄生双载子NPN晶体管Q2的电流传导作用，这种寄生双载子PNP晶体管Q1和寄生双载子NPN晶体管Q2之间的正向反馈(positive feedback)传导电流的现象，类似产生一种PNPN硅控制整流器特性，即常规的闭锁(latch-up)状态。当所述低触发电压硅控整流器处于闭锁状态时，连接阳极的一焊垫(bonding pad)(图未示)上的静电将经由所述硅控整流器的阴极接地。因此所述低触发电压硅控整流器应用在ESD的保护装置时，即能将所述焊垫的静电迅速排放。

参看图1(b)，其为图1(a)的结构剖面示意图，于一P型衬底10中形成一N型阱11、一N+型区域15和一P+型区域16，并于N型阱11中形成一N+型区域12和一P+型区域13。一N+型区域14设置于P型衬底10与N型阱11的界面上。一栅极17设置于N+型区域14与N+型区域15之间，用以控制N+型区域14与N+型区域15间的导通。所述栅极17、N+型区域14和N+型区域15即形成图1(a)中的NMOS晶体管M。N+型区域15、P+型区域16和栅极17经由阴极接地，而N+型区域12和P+型区域13则经由阳极接到焊垫(图未示)。所述P+型区域13、N型阱11和P型衬底10形成图1(a)中的PNP双载子晶体管Q1，而所述N+型区域15、P型衬底10和N型阱11形成图1(a)中的NPN双载子晶体管Q2。由于其共享所述N型阱11，即所述PNP双载子晶体管Q1的基极与所述NPN双载子晶体管Q2的集极相连，形成PNPN硅控制整流器结构。

一般常规包含硅控制整流器的静电保护装置(如图1(a)和1(b))的维持电压(holdingvoltage)均小于5伏。对于利用CMOS制程制造的硅控制整流器或欲被保护的电路，均可能涉及使用大于所述硅控制整流器维持电压的电源电压，因此将产生闭锁关闭问题(latch-up shut off problem)。即在ESD发生、在电源发生浪涌或是待被保护的电路发生突波之后，将无法消除闭锁状态，因此维持电压太低的静电保护装置将无法运用于电源方面的保护。

因此，为了有效避免闭锁关闭问题并防止状态重设(reset)的错误动作情形发生，有必要发展同时具有低触发电压和高维持电压(大于电源电压)的硅控制整流器。

发明内容

本发明的目的是提供一种低触发电压硅控整流器，通过增加一设置于所述低触发电压硅控整流器阳极与其寄生PNP晶体管射极之间的电阻，以提升其维持电压且不会影响原有的触发电压。所述低触发电压硅控整流器是应用0.6μm CMOS制程制作，其触发电压小于15伏。

本发明的另一目的是提供一种低触发电压硅控整流器电路，通过增加一设置于所述电路的第一端点与其第一晶体管的射极之间的电阻，以提升所述电路的维持电压且不会影响原有的触发电压。所述低触发电压硅控整流器电路的触发电压小于15伏。

为达到上述目的，本发明揭示一种低触发电压硅控整流器电路，其包含一第一电阻、一第二电阻、一第三电阻、一第一晶体管、一第二晶体管和一第三晶体管。所述第一晶体管的射极通过所述第三电阻电连接一第一端点，其集极通过一第二电阻电连接一第二端点，其基极通过一第一电阻电连接所述第一端点。所述第二晶体管的基极电连接所述第一晶体管的集极，其射极电连接所述第二端点，其集极电连接所述第一晶体管的基极。所述第三晶体管的栅极和源极共同电连接到所述第二端点，其漏极电连接到所述第二晶体管的集极。其中所述第三晶体管的崩溃电压小于所述第二晶体管的崩溃电压。

本发明另外揭示一种低触发电压硅控整流器，其包含一具有第一导电型的半导体衬底和一栅极。所述半导体衬底包含一具有第二导电型的第一掺杂区域(N型阱)、一具有第一导电型的一第二掺杂区域、一具有第二导电型的一第三掺杂区域、一具有第二导电型的第四掺杂区域和一具有第一导电型的第五掺杂区域。所述第二掺杂区域位于所述第一掺杂区域内，作为新增电阻，即其电阻值用以决定所述硅控整流器的维持电压。所述第三掺杂区域位于所述第一掺杂区域和所述半导体衬底的交界。所述第三掺杂区域和所述第四掺杂区域的掺杂浓度大于所述第一掺杂区域的掺杂浓度，且所述第二掺杂区域和所述第五掺杂区域的掺杂浓度大于所述半导体衬底的掺杂浓度。所述栅极，设置于所述半导体衬底之上，用以控制所述第三掺杂区域和所述第四掺杂区域的导通。所述第二掺杂区域和所述第三掺杂区域并联于阳极，而所述栅极、第四掺杂区域和第五掺杂区域并联于阴极。

通过新增所述第二掺杂区域的电阻，本发明的硅控整流器可在不改变触发电压的情况下提高维持电压，而具有低触发电压(小于15伏)和高维持电压(大于3.5伏)的功效。

附图说明

图1(a)为常规应用在ESD防护装置的低触发电压硅控整流器电路；

图1(b)为图1(a)的结构剖面示意图；

图2为本发明的低触发电压硅控整流器的等效电路；

图3(a)为本发明第一实施例的低触发电压硅控整流器的结构剖面示意图；

图3(b)为图3(a)的上视示意图；

图4为图3(a)的I-V特性曲线图；和

图5为本发明第二实施例的低触发电压硅控整流器的结构剖面示意图。

具体实施方式

图2为本发明的低触发电压硅控整流器的等效电路，其是将图1(a)的电路在阳极和寄生双载子PNP晶体管Q1的射极之间增加一电阻R3。其动作原理如下。因为NMOS晶体管M的崩溃电压低于寄生双载子NPN晶体管Q2的崩溃电压，当ESD发生时，首先所述NMOS晶体管M被导通，而作用于所述NMOS晶体管M的电流传导将使一与电阻R2耦合的寄生双载子NPN晶体管Q2也进入导通状态，而所述寄生双载子NPN晶体管Q2的电流传导将导致所述寄生双载子PNP晶体管Q1进入导通状态。而作用在所述寄生双载子PNP晶体管Q1的电流将加速所述寄生双载子NPN晶体管Q2的电流传导作用，最后则进入闭锁状态。此时，大部分电流是由阳极流经所述电阻R3、所述寄生双载子PNP晶体管Q1、所述寄生双载NPN晶体管Q2而流到阴极。与图1(a)相比较，因为图2增加了电阻R3，使得维持电压上升。

图3(a)为本发明第一实施例的低触发电压硅控整流器40的结构剖面示意图。低触发电压硅控整流器40包含一P型衬底50和一栅极57，其中所述P型衬底50包含一N型阱51(第一掺杂区域)、一P型第二掺杂区域53、一N型第三掺杂区域54、一N型第四掺杂区域55和一P型第五掺杂区域56。所述P型第二掺杂区域53由所述N型阱51所包含，且其电阻值决定所述硅控整流器40的维持电压。所述N型第三掺杂区域54位于所述P型衬底50与所述N型阱51的界面。所述第三掺杂区域54和所述第四掺杂区域55的掺杂浓度大于所述N型阱51的掺杂浓度，且所述第二掺杂区域53和所述第五掺杂区域56的掺杂浓度大于所述P型衬底50的掺杂浓度。所述栅极57设置于所述P型衬底50之上，用以控制所述第三掺杂区域54和所述第四掺杂区域55间的导通。所述第二掺杂区域53和所述第三掺杂区域54电连接到所述硅控整流器40的阳极。所述栅极57、所述第四掺杂区域55和所述第五掺杂区域56彼此电连接到所述硅控整流器的阴极。操作时，将阳极连接于待被保护电路，而阴极则接地。

参考图3(b)，其为图3(a)的上视图。所述第二掺杂区域53的几何形状将决定其电阻值(因此将进一步决定所述低触发电压硅控整流器40的维持电压)，例如所述第二掺杂区域53的掺杂深度D、宽度W或长度L。所述第二掺杂区域53的长度L和宽度W在设计光罩时即可决定，而等效宽度W′是指接触点CP(指连接阳极的导线与所述第二掺杂区域53的连接点)到所述第二掺杂区域53边缘的距离)。所述等效距离W′则可在所述硅控整流器40的CMOS制程完成后再进行调整。另外，所述第二掺杂区域53的电阻值还可通过扩散制程和离子布值制程的掺杂浓度(doping concentration)来调整。

图4为图3(a)在不同等效宽度W′下的I-V特性曲线图。其纵轴表示流经阳极和阴极的电流，横轴表示阳极和阴极之间的电压。曲线A、B、C和D分别代表等效宽度W′为0.5μm、3μm、5μm和10μm的I-V曲线。由图4可知，当等效宽度W′越大时，所述低触发电压硅控整流器40的维持电压也越大，其维持电压分别为3.75伏、5伏、5.75伏和6.5伏，但上述四条曲线的触发电压均保持不变(约13.75伏)。因为所述低触发电压硅控整流器40的触发电压是由寄生双载子NPN晶体管Q2的崩溃电压所决定，但在本发明中所增加的电阻R3(参图2)并没有与寄生双载子NPN晶体管Q2直接耦合，因此改变电阻R3的大小(在本实施例中即改变等效宽度W′的大小)并不会影响其触发电压。

图5为本发明第二实施例的的低触发电压硅控整流器42的结构剖面示意图。类似于图3(a)所示的第一实施例的低触发电压硅控整流器40，一低触发电压硅控整流器42同样包含一P型衬底50和一栅极57，仅所述第二掺杂区域53由另一型式结构的第二掺杂区域53′所取代。所述第二掺杂区域53′包含一第六掺杂区域531和一第七掺杂区域532，其中所述第七掺杂区域532将所述第六掺杂区域531包含于内，且所述第六掺杂区域531电连接所述阳极。所述第六掺杂区域531的掺杂浓度大于所述第七掺杂区域532的掺杂浓度。所述第五掺杂区域56的掺杂浓度大于所述P型衬底50的掺杂浓度。所述第二掺杂区域53′和所述第三掺杂区域54彼此电连接以连接所述硅控整流器42的阳极。所述栅极57、所述第四掺杂区域55和所述第五掺杂区域56彼此电连接以连接所述硅控整流器42的阴极。操作时，将阳极连接于待被保护电路，而阴极则接地。

综上所述，本发明的低触发电压硅控整流器具有低触发电压(小于15伏)和高维持电压(大于3.5伏)的功效且不会改变原有的触发电压，因此确实能达到本发明的预期目的。

本发明的技术内容和技术特点已揭示如上，然而所属领域的技术人员仍可能基于本发明的教示和揭示而作种种不背离本发明精神的替换和修改。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换和修改，并为所附的权利要求书所涵盖。

Claims

1.一种低触发电压硅控整流器，其特征在于包含：

一具有第一导电型的半导体衬底，其包含；

一具有第二导电型的第一掺杂区域；

一具有第一导电型的第二掺杂区域，位于所述第一掺杂区域内，其电阻值决定所述低触发电压硅控整流器的维持电压；

一具有第二导电型的第三掺杂区域，位于所述第一掺杂区域与所述半导体衬底的交界；和

一具有第二导电型的第四掺杂区域；和

一栅极，设置于所述半导体衬底之上，用以控制所述第三掺杂区域和所述第四掺杂区域间的导通；

其中所述第二掺杂区域和所述第三掺杂区域并联于阳极，所述栅极、所述第四掺杂区域并联于阴极。

2.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述第二掺杂区域的掺杂浓度大于所述半导体衬底的掺杂浓度。

3.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述半导体衬底另外包含一具有第一导电型的第五掺杂区域，其与所述栅极、所述第四掺杂区域并联于阴极。

4.根据权利要求3所述的低触发电压硅控整流器，其特征在于所述第五掺杂区域的掺杂浓度大于所述半导体衬底的掺杂浓度。

5.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述第三掺杂区域的掺杂浓度与所述第四掺杂区域的掺杂浓度均大于所述第一掺杂区域的掺杂浓度。

6.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述第二掺杂区域的电阻值由所述第二掺杂区域的掺杂浓度所决定。

7.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述第二掺杂区域的电阻值由所述第二掺杂区域的几何形状所决定。

8.根据权利要求7所述的低触发电压硅控整流器，其特征在于所述第二掺杂区域的电阻值由所述几何形状的一等效宽度所决定。

9.根据权利要求8所述的低触发电压硅控整流器，其特征在于所述等效宽度大于0.5μm。

10.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述第二掺杂区域通过离子布植制程或扩散制程而形成。

11.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述维持电压大于3.5伏。

12.根据权利要求1所述的低触发电压硅控整流器，其特征在于其触发电压小于15伏。

13.根据权利要求1所述的低触发电压硅控整流器，其特征在于所述第二掺杂区域包含：

一第六掺杂区域，电连接所述阳极；和

一第七掺杂区域，设置于所述第一掺杂区域内，且包含所述第六掺杂区域。

14.根据权利要求13所述的低触发电压硅控整流器，其特征在于所述第六掺杂区域的掺杂浓度大于所述第七掺杂区域的掺杂浓度。

15.根据权利要求13所述的低触发电压硅控整流器，其特征在于所述第二掺杂区域的电阻值由所述第六掺杂区域的掺杂浓度和所述第七掺杂区域的掺杂浓度共同决定。

16.一种低触发电压硅控整流器电路，其特征在于包含：

一第三电阻，用以提升所述低触发电压硅控整流器电路的维持电压；

一第一晶体管，其射极通过所述第三电阻电连接一第一端点，其集极通过一第二电阻电连接一第二端点，其基极通过一第一电阻电连接所述第一端点；

一第二晶体管，其基极电连接所述第一晶体管的集极，其射极电连接所述第二端点，其集极电连接所述第一晶体管的基极；和

一第三晶体管，其栅极与源极共同电连接到所述第二端点，其漏极电连接到所述第二晶体管的集极，其中所述第三晶体管的崩溃电压小于所述第二晶体管的崩溃电压。

17.根据权利要求16所述的低触发电压硅控整流器电路，其特征在于其触发电压小于15伏。

18.根据权利要求16所述的低触发电压硅控整流器电路，其特征在于其维持电压大于3.5伏。

19.根据权利要求16所述的低触发电压硅控整流器电路，其特征在于所述第一晶体管是一PNP晶体管，所述第二晶体管是一NPN晶体管，所述第三晶体管是一NMOS晶体管。

20.根据权利要求16所述的低触发电压硅控整流器电路，其特征在于所述第一晶体管和所述第二晶体管处于闭锁状态，用以将电荷从所述第一端点传送到所述第二端点。