JP2003318265A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】低電源電圧化が進んでいるCMOS LSIにSCR を用
いたESD 保護回路を適用する場合に、低電圧トリガで良
好な保護特性を実現し、信頼性を高める。 【解決手段】入力回路10に接続された入力パッド15と、
電源パッド11と、入力パッドとGND との間にアノード・
カソード間が接続され、PNP トランジスタQ5およびNPN
トランジスタQ6からなるSCR と、入力パッドとNPN トラ
ンジスタのベースとの間にソース・ドレイン間が接続さ
れ、ソース・基板領域同士が接続され、ゲートが電源パ
ッドに電気的に接続されたSCR トリガ用のPMOSトランジ
スタQPとを同一半導体チップ上に具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にシリコン制御整流素子（Silicon controlled r
ectifier; SCR ）を用いて静電気放電（Electro Static
Discharge; ESD ）から回路を保護するESD 保護回路部
の回路構成および素子構造に関するもので、例えば低電
源電圧タイプのCMOS LSIに適用されるものである。
【０００２】
【従来の技術】例えばCMOS LSIの入力回路や出力回路を
ESD 破壊から保護するために接続されているESD 保護回
路は、保護素子として、ダイオードあるいはトランジス
タあるいはSCR を用いたものがある。
【０００３】SCR を用いたESD 保護回路は、一般にSCR
の動作電圧が高いので、動作電源が低電圧化されている
微細化されたCMOS LSIに適用した場合に、ゲート耐圧が
低いMOS トランジスタを保護するために低電圧トリガを
可能にする必要がある。
【０００４】このような背景から、低電源電圧タイプの
CMOS LSIにSCR を用いたESD 保護回路を適用した例が"
A Gate-Coupled PTLSCR/NTLSCR ESD Protection Circui
t for Deep-Submicron Low-Voltage CMOS IC's 1",IEEE
JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.1,JANUA
RY 1997 に開示されている。
【０００５】図１７は、上記文献に開示されているCMOS
LSIの入力回路に接続されたESD 保護回路の主要部を示
す等価回路図である。ここでは、ESD 保護回路のSCR と
してLVTSCR（Low-Voltage Triggered lateral SCR 、低
電圧トリガ可能な横型SCR ）を用いた例（従来例１）を
示している。
【０００６】図１７において、内部回路(Internal circ
uits) に接続されている入力パッドPAD と電源電位VDD
が印加されるVDD ノードとの間に第１のESD 保護回路12
1 が接続されており、入力パッドPAD と接地電位VSS(GN
D)との間に第２のESD 保護回路122 が接続されている。
【０００７】上記第１のESD 保護回路121 は、VDD ノー
ドと入力パッドPAD との間に第１のSCR であるLVTSCR1
のアノード・カソード間が接続されている。このLVTSCR
1 は、PNP トランジスタQ1のベース・コレクタ間に並列
にNPN トランジスタQ2のコレクタ・ベース間が接続され
てなり、上記PNP トランジスタQ1のエミッタがアノード
となり、上記NPN トランジスタQ2のエミッタがカソード
となっている。
【０００８】そして、VDD ノードとNPN トランジスタQ2
のベースとの間に、ゲート酸化膜が薄く形成されたPMOS
トランジスタMp1 のソースS ・ドレインD 間が接続さ
れ、そのゲートG はVDD ノードに接続されている。
【０００９】また、PNP トランジスタQ1のベースおよび
NPN トランジスタQ2のコレクタ（N-Well）とVDD ノード
との間にはウエル抵抗Rw1 が存在し、NPN トランジスタ
Q2のエミッタと入力パッドPAD との間にはウエル抵抗Rw
2 が存在し、PNP トランジスタQ1のコレクタおよびNPN
トランジスタQ2のベース（p-sub ）とGND との間には基
板抵抗Rsub1 が存在する。
【００１０】第２のESD 保護回路122 は、入力パッドPA
D とGND との間に第２のSCR であるLVTSCR2 のアノード
・カソード間が接続されている。このLVTSCR2 は、PNP
トランジスタQ3のベース・コレクタ間に並列にNPN トラ
ンジスタQ4のコレクタ・ベース間が接続されてなり、上
記PNP トランジスタQ3のエミッタがアノードとなり、上
記NPN トランジスタQ4のエミッタがカソードとなってい
る。
【００１１】そして、PNP トランジスタQ3のベースとNP
N トランジスタQ4のエミッタとの間に、ゲート酸化膜が
薄く形成されたNMOSトランジスタMn1 のドレインD ・ソ
ースS 間が接続され、そのゲートG はGND に接続されて
いる。
【００１２】また、PNP トランジスタQ3のベースおよび
NPN トランジスタQ4のコレクタ（N-Well）とVDD ノード
との間にはウエル抵抗Rw3 が存在し、NPN トランジスタ
Q4のベース（NMOSトランジスタTNの基板領域）とGND と
の間には基板抵抗Rsub2 が存在する。
【００１３】図１８は、図１７中の２個のLVTSCR1 、LV
TSCR2 のうちのLVTSCR2 を代表的に取り出してその断面
構造を概略的に示している。
【００１４】図１８において、Ｐ基板（P-Substrate ）
130 の表層部には選択的にＮウエル（N-Well）131 が形
成されており、このＮウエル（PNP トランジスタQ3のベ
ース領域）131 の表層部には選択的にＰ+ 領域（PNP ト
ランジスタQ3のエミッタ領域）132 とＮ+ 領域（Ｎウエ
ル引き出し領域）133 が隣接して形成されている。この
Ｐ+ 領域132 とＮ+ 領域133 は、LVTSCRのアノード（An
ode ）となる。
【００１５】また、前記Ｎウエル131 とＰ基板（PNP ト
ランジスタQ3のコレクタ領域およびNPN トランジスタQ4
のベース領域）130 との境界を含む表層部には、前記Ｐ
+ 領域131 との間に素子分離領域134 を介してＮ+ 領域
（NPN トランジスタQ4のコレクタ領域およびNMOSFET の
ドレイン領域）135 が選択的に形成されている。
【００１６】上記Ｎ+ 領域135 の近傍でＰ基板130 の表
層部には選択的にＮ+ 領域（NPN トランジスタQ4のエミ
ッタ領域およびNMOSトランジスタMn1 のソース領域）13
6 が形成されている。このＮ+ 領域136 は、LVTSCRのカ
ソード（Cathode ）となる。
【００１７】そして、上記２つのＮ+ 領域135 、136 相
互間のチャネル領域上には薄いゲート酸化膜を介してNM
OSトランジスタMn1 のゲート電極137 が形成されてお
り、このゲート電極137 は前記カソード（Ｎ+ 領域136
）に接続されている。
【００１８】上記したLVTSCR2 は、それを構成するPNP
トランジスタQ3およびNPN トランジスタQ4がいずれもＰ
基板130 とＮウエル131 との接合部を用いており、この
接合部の一部にNMOSFET のドレイン領域135 が形成され
ている点に特徴がある。
【００１９】上記構成のLVTSCR2 を用いた図１７中に示
した第２のESD 保護回路122 は、入力パッドPAD に正極
性のサージ電圧が入力した時に、LVTSCR2 にスナップバ
ック耐圧以上の電圧が印加されると、スナップバック電
流をベース電流としてLVTSCR2 がオンになってサージ電
流をGND に放電することによって、入力回路の入力ゲー
トを保護するように動作する。
【００２０】しかし、LVTSCR2 に印加されたスナップバ
ック耐圧以上の電圧がNMOSトランジスタMn1 のゲート耐
圧よりも高い場合には、サージ電圧入力により内部回路
にダメージを与えるという問題があった。
【００２１】図１９は、前記文献に開示されている別の
ESD 保護回路の主要部を示す回路図である。ここでは、
ESD 保護回路のSCR として、ゲート結合テクニックを用
いた一層低電圧トリガ可能な横型SCR を用いた例（従来
例２）を示している。
【００２２】図１９において、第１のESD 保護回路151
は、図１７中に示した第１のESD 保護回路121 と比べ
て、次の点（１）〜（４）が異なり、その他は同じであ
る。
【００２３】（１）図１７中のLVTSCR1 に代えて１個の
PTLSCR（PMOS-Triggered lateral SCR、PMOSトランジス
タによるトリガ可能な横型SCR ）が用いられている。
【００２４】（２）VDD ノードとPTLSCRのゲートノード
（NPN トランジスタQ2）のベースとの間に並列にPMOSト
ランジスタMp1 のソース・ドレイン間が接続されてい
る。
【００２５】（３）VDD ノードとPMOSトランジスタMp1
のゲートとの間に抵抗素子Rpが接続され、（４）PMOSト
ランジスタMp1 のゲートと入力パッドPAD との間に容量
素子Cpが接続されている。
【００２６】また、第２のESD 保護回路152 は、図１７
中に示した第２のESD 保護回路122と比べて、次の点
（１）〜（４）が異なり、その他は同じである。
【００２７】（１）図１７中のLVTSCR2 に代えて１個の
NTLSCR（NMOS-Triggered lateral SCR、NMOSトランジス
タによるトリガ可能な横型SCR ）が用いられている。
【００２８】（２）nTLSCRのゲートノード（PNP トラン
ジスタQ3のベース）とカソード（NPN トランジスタQ4の
エミッタ）の間に並列にNMOSトランジスタMn1 のドレイ
ン・ソース間が接続されている。
【００２９】（３）入力パッドPAD とNMOSトランジスタ
Mn1 のゲートとの間に容量素子Cnが接続されている。
【００３０】（４）NMOSトランジスタMn1 のゲートとGN
D との間に抵抗素子Rnが接続されている。
【００３１】上記構成において、PTLSCRを用いた第１の
ESD 保護回路151 は、入力パッドPAD に負極性のサージ
電圧が入力した時に、PMOSトランジスタMp1 が過渡的に
オンになってPTLSCRにトリガをかける。これにより、サ
ージ電流をVDD ノードに吸収し、入力回路の入力ゲート
を保護する。この場合、PMOSトランジスタMp1 は、抵抗
素子Rpと容量素子Cpによる所定時間の遅延後にオフ状態
に戻る。
【００３２】また、NTLSCRを用いた第２のESD 保護回路
152 は、入力パッドPAD に正極性のサージ電圧が入力し
た時に、NMOSトランジスタMn1 が過渡的にオンになって
NTLSCRにトリガをかける。これにより、サージ電流をGN
D に吸収し、入力回路の入力ゲートを保護する。この場
合、NMOSトランジスタMn1 は、容量素子Cnと抵抗素子Rn
による所定時間の遅延後にオフ状態に戻る。
【００３３】
【発明が解決しようとする課題】上記したように従来の
SCR を用いたESD 保護回路は、SCR が接続されている入
力パッドのサージ電圧入力時の過渡的な電位変化を利用
してトリガをかけており、必ずしも良好な保護特性が得
られないという問題があった。
【００３４】本発明は上記の問題点を解決すべくなされ
たもので、低電源電圧化が進んでいるLSI にSCR を用い
たESD 保護回路を適用する場合に、低電圧トリガで良好
な保護特性を実現し、信頼性を高めることが可能になる
半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】本発明の第１の半導体装
置は、通常動作時に第１の電源電圧が供給される第１の
外部端子と、前記第１の外部端子から電気的に分離され
た第２の外部端子および第３の外部端子と、前記第２の
外部端子と第３の外部端子の間にアノード・カソード間
が接続され、PNP トランジスタおよびNPN トランジスタ
からなるESD 保護用のSCR と、前記第２の外部端子と前
記NPN トランジスタのベースとの間にソース・ドレイン
間が接続され、ソース・基板領域同士が接続され、ゲー
トが前記第１の外部端子に電気的に接続されたSCR トリ
ガ用の第１のPMOSトランジスタとを具備することを特徴
とする。
【００３６】本発明の第２の半導体装置は、通常動作時
に第１の電源電圧が供給される第１の外部端子と、前記
第１の外部端子から電気的に分離された第２の外部端子
および第３の外部端子と、前記第２の外部端子と第３の
外部端子の間にアノード・カソード間が接続され、PNP
トランジスタおよびNPN トランジスタからなるESD 保護
用のSCR と、前記第２の外部端子と前記NPN トランジス
タのベースとの間にソース・ドレイン間が接続され、ソ
ース・基板領域同士が接続され、ゲートが前記第１の外
部端子に電気的に接続されたSCR トリガ用の第１のPMOS
トランジスタと、通常動作時に第２の電源電圧が供給さ
れる第４の外部端子と、前記第２の外部端子と前記NPN
トランジスタのベースとの間にソース・ドレイン間が接
続され、ソース・基板領域同士が接続され、ゲートが前
記第４の外部端子に電気的に接続されたSCR トリガ用の
第２のPMOSトランジスタとを具備することを特徴とす
る。
【００３７】本発明の第３の半導体装置は、通常動作時
に第１の電源電圧が供給される第１の外部端子と、前記
第１の外部端子から電気的に分離された第２の外部端子
および第３の外部端子および第４の外部端子と、前記第
２の外部端子と第３の外部端子の間にアノード・カソー
ド間が接続され、PNP トランジスタおよびNPN トランジ
スタからなるESD 保護用のSCR と、前記第４の外部端子
と前記NPN トランジスタのベースとの間にソース・ドレ
イン間が接続され、ソース・基板領域同士が接続され、
ゲートが前記第１の外部端子に電気的に接続されたSCR
トリガ用の第１のPMOSトランジスタとを具備することを
特徴とする。
【００３８】本発明の第４の半導体装置は、通常動作時
に第１の電源電圧が供給される第１の外部端子と、前記
第１の外部端子から電気的に分離された第２の外部端子
および第３の外部端子および第４の外部端子と、通常動
作時に第２の電源電圧が供給される第５の外部端子と、
前記第２の外部端子と第３の外部端子の間にアノード・
カソード間が接続され、PNP トランジスタおよびNPN ト
ランジスタからなる第１のESD 保護用のSCR と、前記第
２の外部端子と前記NPN トランジスタのベースとの間に
ソース・ドレイン間が接続され、ソース・基板領域同士
が接続され、ゲートが前記第１の外部端子に電気的に接
続されたSCR トリガ用の第１のPMOSトランジスタと、前
記第４の外部端子と前記NPN トランジスタのベースとの
間にソース・ドレイン間が接続され、ソース・基板領域
同士が接続され、ゲートが前記第５の外部端子に電気的
に接続されたSCR トリガ用の第２のPMOSトランジスタ
と、前記各PMOSトランジスタのドレイン相互接続ノード
から第２のESD 保護用のSCRにトリガを供給するトリガ
供給線とを具備することを特徴とする。
【００３９】本発明の第５の半導体装置は、通常動作時
にそれぞれ相異なる電源電圧が供給される複数個の第１
の外部端子と、前記第１の外部端子から電気的に分離さ
れた第２の外部端子および第３の外部端子と、前記第２
の外部端子と第３の外部端子の間にアノード・カソード
間が接続され、PNP トランジスタおよびNPN トランジス
タからなるESD 保護用のSCR と、前記第２の外部端子と
前記NPN トランジスタのベースとの間にそれぞれのソー
ス・ドレイン間が直列に接続され、それぞれの基板領域
が前記第２の外部端子に接続され、それぞれのゲートが
前記複数個の第１の外部端子に電気的に接続されたSCR
トリガ用の複数個のPMOSトランジスタとを具備すること
を特徴とする。
【００４０】本発明の第６の半導体装置は、半導体基板
の表層部に選択的に形成されたＮウエルおよびＰウエル
と、前記Ｎウエルの表層部に選択的に形成された第１の
Ｐ+領域、第２のＰ+ 領域および第１のＮ+ 領域と、前
記Ｐウエルの表層部に選択的に形成された第２のＮ+ 領
域、第３のＮ+ 領域および第３のＰ+ 領域と、前記第１
のＮ+ 領域と前記第２のＮ+ 領域を相互に接続するよう
に前記半導体基板上で絶縁層を介して形成された第１の
メタル配線と、前記第２のＰ+ 領域と前記第３のＰ+ 領
域を相互に接続するように前記半導体基板上で絶縁層を
介して形成された第２のメタル配線とを具備し、前記Ｎ
ウエルをベース領域とし、前記第１のＰ+ 領域をエミッ
タ領域とし、前記第２のＰ+ 領域をコレクタ領域とし、
前記第１のＮ+ 領域をベース引き出し領域とし、前記Ｎ
ウエルおよび第１のＰ+ 領域が相互に接続されたPNP ト
ランジスタと、前記Ｐウエルをベース領域とし、前記第
２のＮ+ 領域をコレクタ領域とし、前記第３のＮ+ 領域
をエミッタ領域とし、前記第３のＰ+ 領域をベース引き
出し領域とし、前記Ｐウエルおよび第３のＮ+ 領域が相
互に接続されたNPN トランジスタとからなるSCR を内蔵
したことを特徴とする。
【００４１】本発明の第７の半導体装置は、導体基板の
表層部に選択的に形成され、互いに隣接して形成された
ＮウエルおよびＰウエルと、前記Ｎウエルの表層部に選
択的に形成された第１のＰ+ 領域と、前記Ｐウエルの表
層部に選択的に形成された第１のＮ+ 領域と、前記Ｎウ
エルとＰウエルの境界を含む表層部で境界線方向に互い
に離れて選択的に形成された第２のＰ+ 領域および第２
のＮ+ 領域とを具備し、前記Ｎウエルをベース領域と
し、前記第１のＰ+ 領域をエミッタ領域とし、前記第２
のＰ+ 領域をコレクタ領域とするPNP トランジスタと、
前記Ｐウエルをベース領域とし、前記第２のＮ+ 領域を
コレクタ領域とし、前記第１のＮ+ 領域をエミッタ領域
とするNPN トランジスタとからなる横型構造のSCR を内
蔵したことを特徴とする。
【００４２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００４３】図１は、本発明の半導体装置の一例に係る
CMOS LSIにおいて、SCR を用いたESD 保護回路の適用例
を示す回路図である。なお、以下の各実施形態におい
て、複数のパッドは、同一半導体チップ（LSI チップ）
上に形成されており、このチップがパッケージングされ
た場合にはそれぞれ半導体装置の外部接続端子（ピン、
バンプ電極など）に接続されるものである。
【００４４】図１において、10はCMOS LSIの内部回路
（入力回路または出力回路）、15は内部回路10に接続さ
れている信号パッドである。11は第１の電源電位VDD1
（例えば3.3V ）が印加されるVDD1パッド、12は第２の
電源電位VDD2（例えば1.5V ）が印加されるVDD2パッ
ド、13は第３の電源電位VDD2（例えば2.5V ）が印加さ
れるVDD3パッド、14は接地電位GND が与えられるGND パ
ッドである。
【００４５】ESD 保護回路ESD1〜ESD7は、それぞれSCR
とそのトリガ入力用のPMOSトランジスタQPを有する。
【００４６】さらに、ESD 保護回路ESD1〜ESD7には、そ
れぞれ対応してSCR の逆電圧印加時に順方向バイアスと
なってSCR とは逆向きの電流を流すための逆方向電流吸
収用のダイオードD が、SCR に対して並列に接続されて
いる。
【００４７】前記第１のESD 保護回路ESD1とダイオード
D の対は信号パッド15とGND パッド14との間に接続され
ており、前記第２のESD 保護回路ESD2とダイオードD の
対はVDD1パッド11と信号パッド15との間に接続されてお
り、前記第３のESD 保護回路ESD3とダイオードD の対は
VDD1パッド11とGND パッド14との間に接続されている。
【００４８】また、前記第４のESD 保護回路ESD4とダイ
オードD の対はVDD1パッド11とGNDパッド14との間に接
続されており、前記第５のESD 保護回路ESD5とダイオー
ドDの対はVDD2パッド12とGND パッド14との間に接続さ
れている。
【００４９】また、前記第６のESD 保護回路ESD6とダイ
オードD の対はVDD1パッド11とVDD2パッド12との間に接
続されており、前記第７のESD 保護回路ESD7とダイオー
ドDの対はVDD3パッド13とGND パッド14との間に接続さ
れている。
【００５０】上記した図１の回路で特徴的なことは、ES
D 保護回路ESD1〜ESD7のトリガ入力用のPMOSトランジス
タQPのゲートが接続されているノードは、CMOS LSIの通
常動作時には電源電位になるが、ESD 保護回路に対する
サージ電圧の入力が問題となる時（例えばCMOS LSIの使
用前）にはGND になっているノードである（SCR のアノ
ードあるいはカソードが接続されているノードではな
い）。
【００５１】即ち、第１のESD 保護回路ESD1、第４のES
D 保護回路ESD4、第５のESD 保護回路ESD5のトリガ入力
用のPMOSトランジスタのゲートQPは、電源パッド（VDD1
パッド11あるいはVDD2パッド12）に接続されている。
【００５２】また、第２のESD 保護回路ESD2、第３のES
D 保護回路ESD3、第７のESD 保護回路ESD7のトリガ入力
用のPMOSトランジスタQPのゲートは、最高電位の電源パ
ッド（VDD1パッド11）とGND パッド14との間に抵抗素子
R および容量素子C が直列に接続された積分回路の出力
ノードにトリガバイアス線16を介して接続されている。
【００５３】また、第６のESD 保護回路ESD6のトリガ入
力用のPMOSトランジスタQPのゲートは、別のESD 保護回
路（第６のESD 保護回路ESD6と同じサージ電流が流れる
経路に属する例えば第１のESD 保護回路ESD1）のトリガ
入力用のPMOSトランジスタQPにトリガ供給線17を介して
接続されている。
【００５４】上記構成において、ESD 保護回路に対する
サージ電圧の入力が問題となる時、通常、各電源パッド
11〜13、トリガバイアス線16およびトリガ供給線17は未
だ正規の電源電位が印加されておらず、GND になってい
る。
【００５５】したがって、信号パッド15に正極性のサー
ジ電圧が入力した時、第１のESD 保護回路ESD1のトリガ
入力用のPMOSトランジスタQPのゲート・ソース間に、そ
のゲート閾値電圧Vthpの絶対値より大きな順方向のバイ
アスが印加されるとPMOSトランジスタQPがオンになる。
これにより、第１のESD 保護回路ESD1のSCR にトリガが
かかり、SCR がオンになってサージ電流を放電させ、内
部回路10を保護する。
【００５６】また、信号パッド15に負極性のサージ電圧
が入力した時あるいはVDD1パッド11に正極性のサージ電
圧が入力した時、第２のESD 保護回路ESD2のトリガ入力
用のPMOSトランジスタQPのゲート・ソース間にそのゲー
ト閾値電圧Vthpの絶対値より大きな順方向のバイアスが
印加されるとPMOSトランジスタQPがオンになる。これに
より、第２のESD 保護回路ES2 のSCR にトリガがかか
り、このSCR がオンになってサージ電流を放電させ、内
部回路10を保護する。
【００５７】また、VDD1パッド11に正極性のサージ電圧
が入力した時、第３のESD 保護回路ESD3のSCR および第
４のESD 保護回路ESD4のSCR にトリガがかかり、それぞ
れのSCR がオンになってサージ電流を放電させ、VDD1パ
ッド11・GND 間回路を保護する。
【００５８】また、VDD2パッド12に正極性のサージ電圧
が入力した時、第５のESD 保護回路ESD5のSCR にトリガ
がかかり、SCR がオンになってサージ電流を放電させ、
VDD2パッド12・GND 間回路を保護する。
【００５９】また、VDD3パッド13に正極性のサージ電圧
が入力した時、第７のESD 保護回路ESD7のSCR にトリガ
がかかり、そのSCR がオンになってサージ電流を放電さ
せ、VDD3パッド13・GND 間回路を保護する。
【００６０】上記したような動作に際して、トリガされ
たSCR は、それ自体の正帰還作用によってオン動作が維
持されるので、トリガ入力用のPMOSトランジスタQPはサ
ージ入力の印加直後からSCR がトリガされるまでの短時
間だけオンすればよい。しかも、トリガ入力用のPMOSト
ランジスタQPのゲート閾値電圧Vthpの絶対値は小さいの
で、低電圧トリガによるSCR の起動が可能になる。
【００６１】＜第１の実施形態＞図２は、図１中の第１
のESD 保護回路ESD1を取り出して示す等価回路図であ
る。
【００６２】図２に示すESD 保護回路は、CMOS LSIの例
えば入力回路10に接続されている入力パッド15とGND パ
ッド14との間に接続されており、入力パッド15とGND と
の間にアノード・カソード間が接続されたESD 保護用の
SCR を有する。このSCR は、PNP トランジスタQ5のベー
ス・コレクタ間に並列にNPN トランジスタQ6のコレクタ
・ベース間が接続されてなり、上記PNP トランジスタQ5
のエミッタがアノードとなり、上記NPN トランジスタQ6
のエミッタがカソードとなっている。上記NPNトランジ
スタQ6のベースとGND との間には基板抵抗Rsubが存在す
る。
【００６３】そして、入力パッド15とNPN トランジスタ
Q6のベースとの間には、トリガ入力用のPMOSトランジス
タQPのソースS ・ドレインD 間が接続され、そのゲート
G はVDD1パッド11に接続されている。このPMOSトランジ
スタQPの基板領域はソースSに接続されている。なお、
上記SCR に並列に、SCR の逆電圧印加時に順方向バイア
スとなる逆方向電流吸収用のダイオード（図１中のD ）
が接続されている。
【００６４】上記構成において、サージ電圧の入力が問
題となる時、VDD1パッド11は、未だ正規の電源電位VDD1
が印加されておらず、トリガ入力用のPMOSトランジスタ
QPのゲートはGND になっている。
【００６５】したがって、この状態で入力パッド15に正
極性のサージ電圧が入力した時、PMOSトランジスタQPゲ
ート・ソース間にそのゲート閾値電圧Vthpの絶対値より
大きな順方向のバイアスが印加されるとオンになる。
【００６６】これにより、SCR にトリガがかかり、SCR
がオンになってサージ電流をGND に放電し、入力回路10
の入力ゲートを保護する。この場合、PMOSトランジスタ
QPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧
トリガによるSCR の起動が可能になる。
【００６７】図３は、図１中に示したSCR の電圧・電流
特性を概略的に示す特性図である。この特性図は、SCR
のホールド電圧以上の領域で、SCR の耐圧以下の低いト
リガ電圧が入力することにより、ESD 電流が流れる様子
を示している。
【００６８】＜第１の実施形態の変形例１＞図４は、図
２に示した第１のESD 保護回路ESD1の変形例を示す。
【００６９】図４に示すように、図２に示したESD 保護
回路においてSCR のホールド電圧を調整するために、入
力パッド15とSCR のアノードとの間に電圧降下回路、例
えばダイオード（またはドレイン・ゲート同士が接続さ
れたNMOSトランジスタ）51を１個または複数個直列に接
続した状態で挿入するように変更してもよい。
【００７０】この場合、複数個直列に接続したダイオー
ド51の中間接続ノードに前記PMOSトランジスタQPのソー
スを接続したり、PMOSトランジスタQPのサイズ(W/L) 、
閾値、直列接続段数を変えることによりトリガ電圧を調
整することが可能になる。
【００７１】＜第１の実施形態の変形例２＞図５は、図
４に示したESD 保護回路の変形例を示す。
【００７２】図５に示すESD 保護回路は、図４に示した
ESD 保護回路と比べて、次の点（１）〜（２）が異な
り、その他は同じである。
【００７３】（１）入力パッド15とSCR のNPN トランジ
スタQ6のベースとの間にトリガ入力用の第２のPMOSトラ
ンジスタQP2 が付加接続されている。
【００７４】（２）第２のPMOSトランジスタQP2 のゲー
トが図４中のトリガ入力用のPMOSトランジスタ（第１の
PMOSトランジスタ）QPのゲートが接続されているVDD1パ
ッド11とは分離された別の電源パッド11a に接続されて
いる。
【００７５】上記構成において、ESD 保護回路に対する
サージ電圧の入力が問題となる時、VDD1パッド11および
VDD2パッド12は、未だ正規の電源電位が印加されておら
ず、GND になっている。
【００７６】したがって、この状態で入力パッド15に正
極性のサージ電圧が入力した時、トリガ入力用の２個の
PMOSトランジスタQP、QP2 の少なくとも一方のゲート・
ソース間に、そのゲート閾値電圧Vthpの絶対値より大き
な順方向のバイアスが印加されると、そのPMOSトランジ
スタがオンになる。これにより、SCR にトリガがかか
り、SCR がオンになってサージ電流をGND に放電するこ
とによって、入力回路10の入力ゲートを保護するように
動作する。
【００７７】＜第１の実施形態の変形例３＞図６は、図
４に示したESD 保護回路の他の変形例を示す。
【００７８】図６に示すESD 保護回路は、図４に示した
ESD 保護回路と比べて、トリガ入力用のPMOSトランジス
タQPのソースが接続されている入力パッド15とは分離さ
れた別のノード15a にSCR のアノードが接続されている
点が異なり、その他は同じである。
【００７９】上記構成において、ESD 保護回路に対する
サージ電圧の入力が問題となる時、VDD1パッド11は未だ
正規の電源電位が印加されておらず、GND になってい
る。したがって、この状態で入力パッド15に正極性のサ
ージ電圧が入力した時、トリガ入力用のPMOSトランジス
タQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶
対値より大きな順方向のバイアスが印加されると、PMOS
トランジスタQPがオンになり、SCR にトリガがかかる。
【００８０】＜第１の実施形態の変形例４＞図７は、図
４に示したESD 保護回路のさらに他の変形例を示す。
【００８１】図７に示すESD 保護回路は、図４に示した
ESD 保護回路と比べて、次の点（１）〜（２）が異な
り、その他は同じである。
【００８２】（１）入力パッド（第１の入力パッド）15
とは別の第２の入力パッド15a とESD 保護回路のSCR の
NPN トランジスタQ6のベースとの間にトリガ入力用の第
２のPMOSトランジスタQP2 が付加接続され、この第２の
PMOSトランジスタQP2 のゲートが図４中のトリガ入力用
のPMOSトランジスタ（第１のPMOSトランジスタ）QPのゲ
ートが接続されているVDD1パッド11とは分離された別の
電源パッド11a に接続されている。
【００８３】（２）上記トリガ入力用の２個のPMOSトラ
ンジスタQP、QP2 のドレイン相互接続点がトリガ供給線
17を介して第１のESD 保護回路ESD1とは別のESD 保護回
路のSCR のNPN トランジスタQ6のベースに接続されてい
る。
【００８４】上記構成において、ESD 保護回路に対する
サージ電圧の入力が問題となる時、VDD1パッド11および
別の電源パッド11a は未だ正規の電源電位が印加されて
おらず、GND になっている。
【００８５】したがって、この状態で第１の入力パッド
15に正極性のサージ電圧が入力した時、トリガ入力用の
第１のPMOSトランジスタQPのゲート・ソース間にそのゲ
ート閾値電圧Vthpの絶対値より大きな順方向のバイアス
が印加されると、このPMOSトランジスタQPがオンにな
る。これにより、第１のESD 保護回路ESD1のSCR にトリ
ガがかかり、このSCR がオンになってサージ電流をGND
に放電することによって、入力回路10の入力ゲートを保
護するように動作する。
【００８６】また、第２の入力パッド15a に正極性のサ
ージ電圧が入力した時、トリガ入力用の第２のPMOSトラ
ンジスタQP2 のゲート・ソース間にそのゲート閾値電圧
Vthpの絶対値より大きな順方向のバイアスが印加される
と、このPMOSトランジスタQP2 がオンになる。これによ
り、第１のESD 保護回路ESD1のSCR にトリガがかかり、
このSCR がオンになってサージ電流をGND に放電するこ
とによって、入力回路10の入力ゲートを保護するように
動作する。
【００８７】そして、上記したようにトリガ入力用の第
１のPMOSトランジスタQPまたは第２のPMOSトランジスタ
QP2 のいずれかがオンになると、トリガ供給線17を介し
て別のESD 保護回路のSCR にもトリガがかかり、このSC
R がオンになってサージ電流をGND に放電することによ
って、別のESD 保護回路による保護動作が可能になる。
【００８８】＜第１の実施形態の変形例５＞複数の電源
を使用するLSI において、電源投入時の複数の電源電位
の上昇に時間差があり、早く電源電位が上昇する電源に
接続されたESD 保護回路に例えば図４に示したESD 保護
回路を適用した場合に、そのトリガ入力用のPMOSトラン
ジスタQPのゲートに接続されている電源パッドの電源電
位が上昇しきれないとそのPMOSトランジスタQPによって
トリガがかかってしまうおそれがある。この点を解決し
たESD 保護回路を以下に説明する。
【００８９】図８は、図４に示したESD 保護回路のさら
に他の変形例を示す。
【００９０】図８に示すESD 保護回路は、図４に示した
ESD 保護回路と比べて、次の点（１）〜（２）が異な
り、その他は同じである。
【００９１】（１）入力パッド15とSCR のNPN トランジ
スタのベースとの間に、SCR トリガ用の複数（本例では
３）個のPMOSトランジスタQPのそれぞれのソース・ドレ
イン間が直列に接続され、それぞれの基板領域が入力パ
ッド15に接続されている。
【００９２】（２）上記３個のPMOSトランジスタQPのそ
れぞれのゲートは、通常動作時にそれぞれ相異なる電源
電圧VDD1、VDD2、VDD3が供給されるVDD1パッド11、VDD2
パッド12、VDD3パッド13に対応して接続されている。
【００９３】図 に示すESD 保護回路によれば、３個の
VDD1パッド11、VDD2パッド12、VDD3パッド13ともGND の
時にESD 保護動作が可能となるように３個のPMOSトラン
ジスタQPが論理積接続されている。
【００９４】したがって、電源投入時の過渡的な状態に
あっても、３個のVDD1パッド11、VDD2パッド12、VDD3パ
ッド13のどれか１つが所定電位に達して３個のPMOSトラ
ンジスタQPのどれか１つがオフになると、この後はトリ
ガがかかることを禁止するので、電源投入時や特定電源
のオフ時におけるESD 保護回路の誤動作を防止ことが可
能になる。
【００９５】なお、図８に示したESD 保護回路のような
直列に接続されたトリガ入力用の複数個のPMOSトランジ
スタQPに対して、さらに、図５に示したESD 保護回路の
ように、トリガ入力用のPMOSトランジスタQP2 を論理和
接続するように変更すれば、図５に示したESD 保護回路
の効果と図８に示したESD 保護回路の効果を得ることが
可能になる。
【００９６】また、トリガ入力用の複数個のPMOSトラン
ジスタQPの直列接続・並列接続を組み合わせてトリガ入
力用の論理回路を構成することも可能である。
【００９７】＜第２の実施形態＞ESD 保護回路は、入力
回路や出力回路の保護だけでなく、電源間の電位をクラ
ンプして電源間の電流自体を保護するためにも利用可能
であり、その一例として、CMOS LSIにおける複数の電源
系統にそれぞれESD 保護回路が接続された第２の実施形
態を説明する。
【００９８】図９は、図１中の第４のESD 保護回路ESD4
および第５のESD 保護回路ESD5を逆方向電流吸収用のダ
イオードD とともに取り出して示す。
【００９９】図９において、VDD1パッド11とGND パッド
14との間に第４のESD 保護回路ESD4と逆方向電流吸収用
のダイオードD の対が接続されている。上記と同様に、
前記VDD1パッド11とは分離されたVDD2パッド12とGND パ
ッド14との間に第５のESD 保護回路ESD5と逆方向電流吸
収用のダイオードD の対が接続されている。
【０１００】そして、第４のESD 保護回路ESD4のトリガ
入力用のPMOSトランジスタQPのゲートがVDD2パッド12に
電気的に接続されており、第５のESD 保護回路ESD5のト
リガ入力用のPMOSトランジスタQPのゲートがVDD1パッド
11に電気的に接続されている。
【０１０１】このような構成においても、第１の実施形
態と同様に、ESD 保護回路に対するサージ電圧の入力が
問題となる時は、通常は、VDD1パッド11およびVDD2パッ
ド12は、未だ正規の電源電位が印加されておらず、それ
ぞれGND になっているので、低いトリガ電圧でトリガ入
力用のPMOSトランジスタQPがオンになる。これにより、
それぞれ対応するSCR にトリガがかかり、SCR がオンに
なってサージ電流を放電することによって、VDD1パッド
11・GND 間回路およびVDD2パッド12・GND 間回路を保護
する。
【０１０２】このようにトリガされたSCR は、それ自体
の正帰還作用によってオン動作が維持されるので、トリ
ガ入力用のPMOSトランジスタQPはサージ入力の印加直後
からSCR がトリガされるまでの短時間だけオンすればよ
い。上記PMOSトランジスタQPがオンした後は、VDD1パッ
ド11およびVDD2パッド12にそれぞれ対応してVDD1および
VDD2が印加されることによってPMOSトランジスタQPはオ
フになる。
【０１０３】＜第３の実施形態＞図１０は、図１中の第
３のESD 保護回路ESD3、第７のESD 保護回路ESD7および
そのトリガバイアス回路を逆方向電流吸収用のダイオー
ドD とともに取り出して示す。
【０１０４】図１０に示す各ESD 保護回路回路のトリガ
入力用のPMOSトランジスタQPのゲートは、最高電位の電
源パッド（VDD1パッド11）とGND パッド14との間に抵抗
素子R および容量素子C が直列に接続されたRC積分回路
の出力ノードにトリガバイアス線16を介して接続されて
いる。
【０１０５】上記構成において、ESD 保護回路に対する
サージ電圧の入力が問題となる時、トリガバイアス線16
はGND になっている。したがって、この状態でVDD1パッ
ド11に正極性のサージ電圧が入力した時、PMOSトランジ
スタQPのゲート・ソース間にそのゲート閾値電圧Vthpの
絶対値より大きな順方向のバイアスが印加されるとPMOS
トランジスタQPがオンになる。
【０１０６】これにより、SCR にトリガがかかり、SCR
がオンになってサージ電流を放電することによって、VD
D1パッド11・GND 間回路およびVDD3パッド13・GND 間回
路を保護する。上記PMOSトランジスタQPがオンした後
は、RC積分回路の積分動作によりトリガバイアス線16の
電位が上昇することによってPMOSトランジスタQPはオフ
になる。
【０１０７】なお、図１０中に点線で示すように、トリ
ガバイアス線16を図１中の第５のESD 保護回路ESD5のト
リガ入力用のPMOSトランジスタQPのゲートに接続すれ
ば、前記したようにVDD1パッド11に正極性のサージ電圧
が入力した時に上記PMOSトランジスタQPもオンになり、
VDD2パッド12・GND 間回路を保護することが可能にな
る。
【０１０８】＜第４の実施形態＞第４の実施形態は、図
１中のある１つのサージ電流経路に属する第１のESD 保
護回路ESD1、第４のESD 保護回路ESD4、第６のESD 保護
回路ESD6に関するものである。
【０１０９】第６のESD 保護回路ESD6のSCR は、同じサ
ージ電流経路に属する第１のESD 保護回路ESD1のトリガ
入力用のPMOSトランジスタQPにトリガ供給線17を介して
接続されている。
【０１１０】上記構成において、ESD 保護回路に対する
サージ電圧の入力が問題となる時、VDD1パッド11は、未
だ正規の電源電位が印加されておらず、GND になってい
る。したがって、この状態で、VDD2パッド12の電位を基
準にして入力パッド15に正極性のサージ電圧が入力した
時、第１のESD 保護回路ESD1のトリガ入力用のPMOSトラ
ンジスタQPのゲート・ソース間にそのゲート閾値電圧Vt
hpの絶対値より大きな順方向のバイアスが印加される
と、そのPMOSトランジスタQPがオンになる。これによ
り、第１のESD 保護回路ESD1のSCR にトリガがかかり、
そのSCR がオンになってサージ電流を放電する。
【０１１１】同時に、第１のESD 保護回路ESD1のオン状
態のトリガ入力用のPMOSトランジスタQPおよびトリガ供
給線17を通じて第６のESD 保護回路ESD6のSCR にトリガ
がかかり、そのSCR がオンになってサージ電流を放電す
る。
【０１１２】この際、上記サージ電流は、入力パッド15
→第１のESD 保護回路ESD1のSCR →第４のESD 保護回路
ESD4に並列接続されている逆方向電流吸収用のダイオー
ドD→第６のESD 保護回路ESD6のSCR →VDD2パッド12の
経路に流れる。これによって、入力回路10およびVDD1パ
ッド11・VDD2パッド12間回路を保護する。
【０１１３】上記したように第１のESD 保護回路ESD1お
よび第６のESD 保護回路ESD6のトリガ入力用の各PMOSト
ランジスタがそれぞれオンした後、VDD1パッド11に電源
電位が印加されることによって上記各PMOSトランジスタ
はオフになる。
【０１１４】＜第５の実施形態＞図１１は、図２中のSC
R の断面構造を概略的に示している。
【０１１５】図１２は、図１１のSCR の平面パターンの
一例を概略的に示している。
【０１１６】図１１および図１２において、Ｐ基板（P-
Substrate ）20の表層部には選択的にＮウエル（WN）21
およびＰウエル（WP）22が形成されている。この場合、
上記Ｎウエル21およびＰウエル22は、離れているが、隣
接してもよい。
【０１１７】上記Ｎウエル21は前記PNP トランジスタQ5
のベース領域となるもので、その表層部には選択的にそ
れぞれ細長い矩形状の大きいパターン面積を有する２つ
のＰ+ 領域23、24と、細長い矩形状の大きいパターン面
積を有するＮ+ 領域25と、パターン面積が小さいＮsub
領域26が形成されている。
【０１１８】この場合、Ｐ+ 領域23はPNP トランジスタ
Q5のエミッタ領域、Ｐ+ 領域24はPNP トランジスタQ5の
コレクタ領域、Ｎ+ 領域25はPNP トランジスタQ5のベー
ス引き出し領域、Ｎsub 領域26はＮウエル引き出し領域
である。このＮsub 領域26とＰ+ 領域23は相互に接続さ
れてSCR のアノード（Anode ）となる。
【０１１９】一方、前記Ｐウエル22は、前記NPN トラン
ジスタQ6のベース領域となるもので、その表層部には選
択的にそれぞれ細長い矩形状の大きいパターン面積を有
する２つのＮ+ 領域27、28と、細長い矩形状の大きいパ
ターン面積を有するＰ+ 領域29と、パターン面積が小さ
いＰsub 領域30が形成されている。
【０１２０】この場合、Ｎ+ 領域27はNPN トランジスタ
Q6のコレクタ領域、Ｎ+ 領域28はNPN トランジスタQ6の
エミッタ領域、Ｐ+ 領域29はNPN トランジスタQ6のベー
ス引き出し領域、Ｐsub 領域30はＰウエル引き出し領域
である。このＰsub 領域30とＮ+ 領域27は相互に接続さ
れてSCR のカソード（Cathode ）となる。
【０１２１】そして、Ｎウエル21に形成されたＮ+ 領域
25とＰウエル22に形成されたＮ+ 領域27は、Ｐ基板20上
で絶縁層（図示せず）を介して形成された例えばアルミ
ニウムを主成分とする例えば３本のメタル配線31により
相互に接続されている。
【０１２２】上記と同様に、Ｎウエル21に形成されたＰ
+ 領域24とＰウエル22に形成されたＰ+ 領域29は、Ｐ基
板20上で絶縁層（図示せず）を介して形成された例えば
３本のメタル配線32が形成されている。
【０１２３】図２に示した等価回路から分かるように、
SCR における２つの電流経路（メタル配線31を含む経路
およびメタル配線32を含む経路）には相補的に電流が流
れるが、図１１および図１２に示した構造のSCR におけ
る２つの電流経路は二次元的に配置されているので、プ
ロセス変動によるPNP トランジスタおよびNPN トランジ
スタの電流増幅率ｈfe等の変動に対して強い。
【０１２４】また、Ｎウエル21に形成されたＮ+ 領域
（PNP トランジスタのベース引き出し領域）25とＰウエ
ル22に形成されたＰ+ 領域（NPN トランジスタのベース
引き出し領域）29のパターン幅（図中の細長い矩形状の
長さ方向）を、Ｐ+ 領域（PNPトランジスタQ5のコレク
タ領域）23、Ｐ+ 領域（PNP トランジスタQ5のエミッタ
領域）24、Ｎ+ 領域（NPN トランジスタQ6のコレクタ領
域）27、Ｎ+ 領域（NPNトランジスタQ6のエミッタ領
域）28と同じ幅に決めると、ベース抵抗の低抵抗化が容
易になる。
【０１２５】なお、上記構造のSCR は、絶縁基板上にシ
リコン層が形成されたSOI 基板上に容易に実現すること
が可能であり、SOI 基板上に実現する場合に適してい
る。
【０１２６】＜第６の実施形態＞図１中に示した第２の
ESD 保護回路ESD2のSCR は、そのＮウエルおよびＰウエ
ルをＰ基板から絶縁分離しておく必要があるので、Ｐ基
板の表層部に選択的に深いＮウエルを形成し、この深い
Ｎウエル内にSCR のＮウエルおよびＰウエルを形成すれ
ばよい。
【０１２７】＜第７の実施形態＞図１２を参照して説明
したSCR の２つの電流経路のうち、一方の電流経路（PN
P トランジスタQ5のベースとNPN トランジスタQ6のコレ
クタを含む電流経路）に他方の電流経路（PNP トランジ
スタQ5のコレクタとNPN トランジスタQ6のベースを含む
電流経路）よりも電流が流れる。そこで、主要な電流が
流れる支配的な電流経路が明確な場合にその支配的な電
流経路を最適化するようにした例を以下に説明する。
【０１２８】図１３は、図１２に示したSCR の平面パタ
ーンの変形例を概略的に示している。
【０１２９】この平面パターンは、図１２に示した平面
パターンに対して、支配的な電流経路に属するＮウエル
21のＮ+ 領域（PNP トランジスタQ5のベース引き出し領
域）25とＰウエル22の２つのＮ+ 領域（NPN トランジス
タQ6のコレクタ領域およびエミッタ領域）27、28のパタ
ーン幅を、残りの電流経路に属するＮウエル21のＰ+領
域（PNP トランジスタQ5のエミッタ領域およびコレクタ
領域）23a 、24a とＰウエル22のＰ+ 領域（NPN トラン
ジスタQ6のベース引き出し領域）29a のパターン幅より
も大きくしたものである。
【０１３０】＜第８の実施形態＞図１４は、図１１に示
したSCR の断面構造の変形例を概略的に示している。
【０１３１】図１５は、図１４のSCR の平面パターンの
一例を概略的に示している。
【０１３２】図１４に示す断面構造は、図１１を参照し
て前述したSCR の断面構造と比べて、以下の点（１）〜
（２）が異なり、その他は同じである。
【０１３３】（１）Ｎウエル21とＰウエル22が隣接して
形成されている。
【０１３４】（２）Ｎウエル21とＰウエル22の境界80を
含む表層部には、PNP トランジスタQ5のベース引き出し
領域およびNPN トランジスタQ6のコレクタ領域となるＮ
+ 領域81と、PNP トランジスタQ5のコレクタ領域および
NPN トランジスタQ6のベース引き出し領域となるＰ+ 領
域82が境界線方向に互いに離れて形成されている。この
場合、これらのＮ+ 領域81とＰ+ 領域82は、例えばそれ
ぞれ正方形のパターンを有し、それぞれ複数づつ形成さ
れ、境界線方向に沿って交互に配設されている。
【０１３５】なお、Ｎウエル21に形成されているＰ+ 領
域（PNP トランジスタQ5のエミッタ領域）23と、Ｐウエ
ル22に形成されているＮ+ 領域（NPN トランジスタQ6の
エミッタ領域）28は、それぞれ細長い矩形状の大きいパ
ターン面積を有する。
【０１３６】上記したような構造によれば、Ｎウエル21
とＰウエル22の境界80を含む表層部に、PNP トランジス
タQ5のベース引き出し領域およびNPN トランジスタQ6の
コレクタ領域を共有するようにＮ+ 領域81を設けるとと
もに、PNP トランジスタQ5のコレクタ領域およびNPN ト
ランジスタQ6のベース引き出し領域を共有するようにＰ
+ 領域82を設けたので、前述した第１の実施形態のよう
に電流経路にメタル配線31、32を挿入する場合と比べ
て、電流の制限が緩和され、大きな電流を流すことが可
能になる。
【０１３７】＜第９の実施形態＞前述した第８の実施形
態において、前述した第７の実施形態と同様に、主要な
電流が流れる支配的な電流経路が明確な場合には、その
電流経路を最適化するように変形してもよい。
【０１３８】図１６は、図１５に示した平面パターンの
変形例の一部を示している。
【０１３９】この平面パターンは、図１５に示した平面
パターンに対して、Ｎウエル21とＰウエル22の境界80を
含む表層部に形成されたＮ+ 領域81a およびＰ+ 領域82
a のうち、支配的な電流経路に属するＮ+ 領域81a のパ
ターン幅を、残りの電流経路に属するＰ+ 領域82a のパ
ターン幅よりも大きくしたものである。
【０１４０】このような構成によれば、前述した第７の
実施形態に係るSCR と基本的に同様な効果が得られる。
【０１４１】
【発明の効果】上述したように本発明の半導体装置によ
れば、低電源電圧化が進んでいるLSIにSCR を用いたESD
保護回路を適用する場合に、低電圧トリガで良好な保
護特性を実現し、信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一例に係るCMOS LSIにお
いてSCR を用いたESD 保護回路の適用例を示す回路図。
【図２】図１中の第１のESD 保護回路を取り出して示す
等価回路図。
【図３】図１中に示したSCR の電圧・電流特性を概略的
に示す特性図。
【図４】図２に示した第１のESD 保護回路ESD1の変形例
を示す等価回路図。
【図５】図４に示したESD 保護回路の変形例を示す等価
回路図。
【図６】図４に示したESD 保護回路の他の変形例を示す
等価回路図。
【図７】図４に示したESD 保護回路のさらに他の変形例
を示す等価回路図。
【図８】図４に示したESD 保護回路のさらに他の変形例
を示す等価回路図。
【図９】図１中の第４のESD 保護回路ESD4および第５の
ESD 保護回路ESD5を逆方向電流吸収用のダイオードとと
もに取り出して示す等価回路図。
【図１０】図１中の第３のESD 保護回路ESD3、第７のES
D 保護回路ESD7およびそのトリガバイアス回路を逆方向
電流吸収用のダイオードとともに取り出して示す等価回
路図。
【図１１】図２中のSCR の断面構造を概略的に示す断面
図。
【図１２】図１１のSCR の平面パターンの一例を概略的
に示す図。
【図１３】図１２に示したSCR の平面パターンの変形例
を概略的に示す図。
【図１４】図１１に示したSCR の断面構造の変形例を概
略的に示す図。
【図１５】図１４のSCR の平面パターンの一例を概略的
に示す図。
【図１６】図１５に示した平面パターンの変形例の一部
を示す図。
【図１７】CMOS LSIの入力回路に接続されたSCR を用い
たESD 保護回路の従来例１を示す等価回路図。
【図１８】図１７中のLVTSCR2 を代表的に取り出してそ
の構造を概略的に示す断面図。
【図１９】CMOS LSIの入力回路に接続されたSCR を用い
たESD 保護回路の従来例２を示す等価回路図。
【符号の説明】
ESD1〜ESD7…ESD 保護回路、 D …逆方向電流吸収用のダイオード、 10…内部回路（入力回路あるいは出力回路）、 11…VDD1パッド、 12…VDD2パッド、 13…VDD3パッド、 14…GND パッド、 15…入力パッド、 16…トリガバイアス線、 17…トリガ供給線、 Q5…PNP トランジスタ、 Q6…NPN トランジスタ、 QP…PMOSトランジスタ。
【手続補正書】
【提出日】平成１５年７月１８日（２００３．７．１
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/74 Ｇ 27/092 29/74 Ｆターム(参考） 5F005 AH02 AH03 CA02 5F038 BE09 BH01 BH13 BH15 CA06 CD02 EZ06 EZ20 5F048 AA02 AC03 AC05 BA01 BE03 CA01 CA12 CC06 CC08 CC09 CC10 CC13 CC15 CC19 CC20 5F082 AA33 BC04 BC09 BC11 FA16

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 通常動作時に第１の電源電圧が供給され
    る第１の外部端子と、 前記第１の外部端子から電気的に分離された第２の外部
    端子および第３の外部端子と、 前記第２の外部端子と第３の外部端子の間にアノード・
    カソード間が接続され、PNP トランジスタおよびNPN ト
    ランジスタからなるESD 保護用のSCR と、 前記第２の外部端子と前記NPN トランジスタのベースと
    の間にソース・ドレイン間が接続され、ソース・基板領
    域同士が接続され、ゲートが前記第１の外部端子に電気
    的に接続されたSCR トリガ用の第１のPMOSトランジスタ
    とを具備することを特徴とする半導体装置。
  2. 【請求項２】 通常動作時に第１の電源電圧が供給され
    る第１の外部端子と、 前記第１の外部端子から電気的に分離された第２の外部
    端子および第３の外部端子と、 前記第２の外部端子と第３の外部端子の間にアノード・
    カソード間が接続され、PNP トランジスタおよびNPN ト
    ランジスタからなるESD 保護用のSCR と、 前記第２の外部端子と前記NPN トランジスタのベースと
    の間にソース・ドレイン間が接続され、ソース・基板領
    域同士が接続され、ゲートが前記第１の外部端子に電気
    的に接続されたSCR トリガ用の第１のPMOSトランジスタ
    と、 通常動作時に第２の電源電圧が供給される第４の外部端
    子と、 前記第２の外部端子と前記NPN トランジスタのベースと
    の間にソース・ドレイン間が接続され、ソース・基板領
    域同士が接続され、ゲートが前記第４の外部端子に電気
    的に接続されたSCR トリガ用の第２のPMOSトランジスタ
    とを具備することを特徴とする半導体装置。
  3. 【請求項３】 通常動作時に第１の電源電圧が供給され
    る第１の外部端子と、 前記第１の外部端子から電気的
    に分離された第２の外部端子および第３の外部端子およ
    び第４の外部端子と、 前記第２の外部端子と第３の外部端子の間にアノード・
    カソード間が接続され、PNP トランジスタおよびNPN ト
    ランジスタからなるESD 保護用のSCR と、 前記第４の外部端子と前記NPN トランジスタのベースと
    の間にソース・ドレイン間が接続され、ソース・基板領
    域同士が接続され、ゲートが前記第１の外部端子に電気
    的に接続されたSCR トリガ用の第１のPMOSトランジスタ
    とを具備することを特徴とする半導体装置。
  4. 【請求項４】 通常動作時に第１の電源電圧が供給され
    る第１の外部端子と、 前記第１の外部端子から電気的
    に分離された第２の外部端子および第３の外部端子およ
    び第４の外部端子と、 通常動作時に第２の電源電圧が供給される第５の外部端
    子と、 前記第２の外部端子と第３の外部端子の間にアノード・
    カソード間が接続され、PNP トランジスタおよびNPN ト
    ランジスタからなる第１のESD 保護用のSCR と、 前記第２の外部端子と前記NPN トランジスタのベースと
    の間にソース・ドレイン間が接続され、ソース・基板領
    域同士が接続され、ゲートが前記第１の外部端子に電気
    的に接続されたSCR トリガ用の第１のPMOSトランジスタ
    と、 前記第４の外部端子と前記NPN トランジスタのベースと
    の間にソース・ドレイン間が接続され、ソース・基板領
    域同士が接続され、ゲートが前記第５の外部端子に電気
    的に接続されたSCR トリガ用の第２のPMOSトランジスタ
    と、 前記各PMOSトランジスタのドレイン相互接続ノードから
    第２のESD 保護用のSCR にトリガを供給するトリガ供給
    線とを具備することを特徴とする半導体装置。
  5. 【請求項５】 前記第２のESD 保護用のSCR は、前記第
    １のESD 保護用のSCR に流れるサージ電流の経路に含ま
    れることを特徴とする請求項４記載の半導体装置
  6. 【請求項６】 通常動作時にそれぞれ相異なる電源電圧
    が供給される複数個の第１の外部端子と、 前記第１の外部端子から電気的に分離された第２の外部
    端子および第３の外部端子と、 前記第２の外部端子と第３の外部端子の間にアノード・
    カソード間が接続され、PNP トランジスタおよびNPN ト
    ランジスタからなるESD 保護用のSCR と、 前記第２の外部端子と前記NPN トランジスタのベースと
    の間にそれぞれのソース・ドレイン間が直列に接続さ
    れ、それぞれの基板領域が前記第２の外部端子に接続さ
    れ、それぞれのゲートが前記複数個の第１の外部端子に
    電気的に接続されたSCR トリガ用の複数個のPMOSトラン
    ジスタとを具備することを特徴とする半導体装置。
  7. 【請求項７】 前記第２の外部端子とSCR のアノードと
    の間に挿入された電圧降下回路とをさらに具備すること
    を特徴とする請求項１乃至６のいずれか１つに記載の半
    導体装置。
  8. 【請求項８】 半導体基板の表層部に選択的に形成され
    たＮウエルおよびＰウエルと、 前記Ｎウエルの表層部に選択的に形成された第１のＰ+
    領域、第２のＰ+ 領域および第１のＮ+ 領域と、 前記Ｐウエルの表層部に選択的に形成された第２のＮ+
    領域、第３のＮ+ 領域および第３のＰ+ 領域と、 前記第１のＮ+ 領域と前記第２のＮ+ 領域を相互に接続
    するように前記半導体基板上で絶縁層を介して形成され
    た第１のメタル配線と、 前記第２のＰ+ 領域と前記第３のＰ+ 領域を相互に接続
    するように前記半導体基板上で絶縁層を介して形成され
    た第２のメタル配線とを具備し、 前記Ｎウエルをベース領域とし、前記第１のＰ+ 領域を
    エミッタ領域とし、前記第２のＰ+ 領域をコレクタ領域
    とし、前記第１のＮ+ 領域をベース引き出し領域とし、
    前記Ｎウエルおよび第１のＰ+ 領域が相互に接続された
    PNP トランジスタと、 前記Ｐウエルをベース領域とし、前記第２のＮ+ 領域を
    コレクタ領域とし、前記第３のＮ+ 領域をエミッタ領域
    とし、前記第３のＰ+ 領域をベース引き出し領域とし、
    前記Ｐウエルおよび第３のＮ+ 領域が相互に接続された
    NPN トランジスタとからなるSCR を内蔵したことを特徴
    とする半導体装置。
  9. 【請求項９】 前記ＮウエルおよびＰウエルは互いに離
    れて形成されていることを特徴とする請求項８記載の半
    導体装置。
  10. 【請求項１０】 前記半導体基板はSOI 基板であること
    を特徴とする請求項８または９記載の半導体装置。
  11. 【請求項１１】 前記SCR の支配的な電流経路に属する
    前記第１のＮ+ 領域、前記第２のＮ+ 領域および前記第
    ３のＮ+ 領域のパターン幅は、前記第２のＰ+領域およ
    び前記第３のＰ+ 領域のパターン幅よりも大きいことを
    特徴とする請求項８乃至１０のいずれか１つに記載の半
    導体装置。
  12. 【請求項１２】 半導体基板の表層部に選択的に形成さ
    れ、互いに隣接して形成されたＮウエルおよびＰウエル
    と、 前記Ｎウエルの表層部に選択的に形成された第１のＰ+
    領域と、 前記Ｐウエルの表層部に選択的に形成された第１のＮ+
    領域と、 前記ＮウエルとＰウエルの境界を含む表層部で境界線方
    向に互いに離れて選択的に形成された第２のＰ+ 領域お
    よび第２のＮ+ 領域とを具備し、 前記Ｎウエルをベース領域とし、前記第１のＰ+ 領域を
    エミッタ領域とし、前記第２のＰ+ 領域をコレクタ領域
    とするPNP トランジスタと、 前記Ｐウエルをベース領域とし、前記第２のＮ+ 領域を
    コレクタ領域とし、前記第１のＮ+ 領域をエミッタ領域
    とするNPN トランジスタとからなる横型構造のSCR を内
    蔵したことを特徴とする半導体装置。
  13. 【請求項１３】 前記第２のＰ+ 領域および第２のＮ+
    領域は、それぞれ複数づつ形成され、かつ、交互に配設
    されていることを特徴とする請求項１２記載の半導体装
    置。
  14. 【請求項１４】 前記SCR の支配的な電流経路に属する
    前記第２のＮ+ 領域のパターン幅は、前記第２のＰ+ 領
    域のパターン幅よりも大きいことを特徴とする請求項１
    ２または１３記載の半導体装置。
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