JP2016516300A - 過電圧保護用装置および方法 - Google Patents

Abstract

静電放電事象に対して回路を保護するための回路、集積回路、装置および方法が開示される。例示的一装置は、ノードに結合され、ノードでの過電圧事象に関連する電圧を制限し、電流を放電するように構成されたサイリスタを含む。過電圧事象は、サイリスタのトリガー電圧を超える大きさを有する負の電圧を含む。例示的装置は、サイリスタに結合され、トリガー電圧の大きさを調整するように構成されたトランジスタをさらに含む。【選択図】図２

Description

［相互参照］
本出願は、２０１３年３月１２日に出願された米国非仮特許出願整理番号１３／７９５，４２５に対する優先権を享受する権利を主張し、米国非仮特許出願整理番号１３／７９５，４２５は、参照によって、その全体において、あらゆる目的で本明細書に組み入れられる。

本開示の実施形態は概して集積回路に関し、より詳細には、示された一つ以上の実施形態において、静電放電保護回路を備えるトリガー回路を含む回路に関する。

集積回路は、ボンドパッド、入力パッド、入力／出力ピン、ダイ端子、ダイパッド、接触パッドなどの入力ノード、出力ノード、または入力／出力ノードを介して、外部回路に接続することができる。集積回路は、例えば、集積回路の操作、試験および動作中に静電放電（ＥＳＤ）によって引き起こされる電圧などの電気的限度超過事象（ｏｖｅｒ−ｌｉｍｉｔ ｅｌｅｃｔｒｉｃａｌ ｅｖｅｎｔ）によって引き起こされる損傷を受けやすいトランジスタなどの回路素子を含む動作回路をしばしば含んでいる。電気的限度超過事象（例えば、ＥＳＤイベント）は、適切に保護されるまで、集積回路の回路に対する損傷を引き起こすことがある。典型的には、影響を受けやすい回路素子は、電気的限度超過事象によって引き起こされる損傷を防ぐために、ＥＳＤ保護回路を介して、電気的限度超過事象から保護されてもよい。典型的には、ＥＳＤ保護回路は、上述されたノードのうちの一つに関連付けられる。

ＥＳＤ保護回路は、集積回路の動作回路が損傷を受ける前に、電気的限度超過事象に関連する電圧を制限するか、またはクランプ（ｃｌａｍｐ）する（電流を放電または短絡することによって）ために、接地などの参照電圧および／またはＶＣＣなどの供給電圧に導通性経路を提供する回路を含んでもよい。回路素子には、回路素子に損傷を与えることなく、幾らかの過渡ＥＳＤ電圧を制限することができるものもあるが、他の回路素子は、あらゆるＥＳＤ電圧の結果として損傷を受けることがある。例えば、高速入力または出力回路（または他の専用回路素子）は、過渡ＥＳＤ電圧または電流に対してあまり耐性がないか、全く耐性がないことがある。換言すると、幾つかの回路は、自己保護型ではない。また、半導体デバイスが縮小し続けるにつれて、回路素子は、電気的限度超過事象を生じる傾向にあり、あまり耐性を有さなくなる。また、回路素子が小レベルの過渡ＥＳＤ電圧または電流に対して耐性を有することができるとしても、ＥＳＤ保護回路の降伏（ｂｒｅａｋｄｏｗｎ）電圧は、例えば、回路素子の降伏電圧よりも低いことがある。この場合には、トランジスタの降伏電圧未満のＥＳＤ電圧レベルをクランプするのを支援するために、専用ＥＳＤ回路が追加されてもよい。

幾つかの専用ＥＳＤ回路は、“スナップバック（ｓｎａｐｂａｃｋ）”特性を示す回路素子を含む。一般的にスナップバック特性は、それを超えると、回路を低インピーダンス状態に入らせるトリガー状態を提供する。ノードにおける電気的状態が最小保持状態（例えば、最小保持電圧および／または電流レベル）を超える間、低インピーダンス状態が保持される。スナップバック特性を有する従来回路の例は、過駆動（ｏｖｅｒｄｒｉｖｅｎ）金属酸化物半導体（ＭＯＳ）トランジスタを含む。

スナップバック回路を利用する適切な保護回路を設計するうえで、動作回路に対して降伏状態が生じる前に保護を提供するために、トリガー状態は、十分に低いものでなければならない。負電位ノードに結合された動作回路に対する従来の保護回路の例は、大型のｐ型電界効果トランジスタ（ＰＦＥＴ）を利用して形成されたＥＳＤクランプを含んでもよい。この場合には、例えば、電気的限度超過事象由来の（接地などの参照電圧に対して）大きい負の電圧がノードに対して提供されると、過渡ＥＳＤ電圧は制限され、ＥＳＤ電流は、大きなＥＳＤクランプを通って接地へと放電される可能性がある。しかしながら、大きなＥＳＤクランプは、実装するのに大きなフットプリントを必要とする。ＥＳＤ電圧保護回路は、動作回路を保護することができるが、より小さいフットプリントを要する保護回路が望まれる。

装置の例が提供される。例示的一装置は、ノードに結合され、ノードの過電圧事象に関連する電流を放電するように構成されたサイリスタを含んでもよい。過電圧事象は、サイリスタのトリガー電圧を超える大きさを有する負の電圧を含んでもよい。例示的装置は、サイリスタに結合され、トリガー電圧の大きさを調整するように構成されたトランジスタをさらに含んでもよい。

例示的一装置は、第一のドーパント型でドープされた第一のウェルと、第二のドーパント型でドープされた第一のウェル内の第一領域および第二領域を含んでもよい。例示的装置は、第二のドーパント型でドープされ、第一のウェル内にある第二のウェルと、第一のドーパント型でドープされた第二のウェル内の第三領域と、ゲートと、をさらに含む。第一領域、ゲート、第一のウェルおよび第二領域は、ともにトランジスタを形成し、第三領域、第二のウェル、第一のウェルおよび第二領域は、ともにサイリスタを形成してもよい。

例示的一装置は、負の入力ノードに結合された回路と、入力回路と並列に負の入力ノードに結合された保護回路と、を含んでもよい。保護回路は、サイリスタとトランジスタとを含んでもよい。サイリスタは、負の入力ノードで過電圧事象に関連する電流を放電するように構成されてもよい。過電圧事象は、サイリスタのトリガー電圧よりもさらに負の方向に大きい、負の入力ノードにおける負の電圧を含んでもよい。トランジスタは、サイリスタに結合され、トリガー電圧を調整するように構成されてもよい。

本明細書には、例示的方法が開示される。例示的一方法は、参照ノードと、サイリスタのトリガー電圧を超える負の入力ノードとの間の電圧差に応じて、負の入力ノードから参照ノードに電流を放電するためにサイリスタをトリガー（ｔｒｉｇｇｅｒ）することを含んでもよい。例示的方法は、サイリスタのトリガーに応じて、サイリスタを通って参照ノードに電流を放電することをさらに含んでもよい。

本開示の一実施形態による、静電放電（ＥＳＤ）保護回路を含む例示的一装置のブロック図である。 本開示の一実施形態による、ＥＳＤ保護回路を含む例示的一装置のブロック図である。 本開示の一実施形態による、ＥＳＤ保護回路を含む例示的一装置のブロック図である。 本開示の一実施形態による、図３のＥＳＤ保護回路を実現する集積回路の断面図である。 本開示の一実施形態による、ＥＳＤ保護回路を含むメモリの概略図である。

本開示の実施形態の十分な理解を提供するために、或る詳細事項が以下に説明される。しかしながら、本開示の実施形態は、これらの特定の詳細事項なしでも実現されてもよいことは当業者には明らかであろう。さらに、本明細書に記述された本開示の特定の実施形態は、例示として提供されるものであって、本開示の範囲をこれらの特定の実施形態に限定するために用いられるべきでではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本発明を不必要に不明瞭にすることを防ぐために、詳細には示されていない。

図１は、本開示の一実施形態による静電放電（ＥＳＤ）保護回路を含む装置を示す。本明細書で使用されるように、装置の例は、集積回路、メモリデバイス、メモリシステム、電子デバイスまたはシステム、スマートフォン、タブレット、コンピュータ、サーバなどを含んでもよい。装置１００は、被保護回路１０５と、保護回路１１５とを含んでもよい。保護回路１１５は、被保護回路１０５と並列にパッド１１０に結合されてもよい。

保護回路１１５は、有害事象からの被保護回路１０５の保護を支援するように構成されてもよい。例えば、保護回路１１５は、例えば、静電放電（ＥＳＤ）または電気的ノイズ事象などの（過電圧事象など）電気的限度超過事象による損傷に対する、被保護回路１０５の電気的素子の保護を支援してもよい。電気的限度超過事象または他のノイズは、集積回路内のあらゆる源に由来することがあるが、パッド１１０を介して、または他の外部ノードを介して外部源に由来することもある。例えば、ユーザ、または金属部分または何らかの他の物体がパッド１１０に接触する場合、その接触は電気的限度超過事象を誘発することがある。保護回路１１５は、電気的限度超過事象または他の事象に関連する電圧の制限（例えば、クランプ）および電流の参照ノード１５０に対する放電を支援してもよい。幾つかの実施形態においては、保護回路は、電気的限度超過事象または他の事象に関連する電流を参照ノード１５０に放電することによって、電気的限度超過事象または他の事象に関連する電圧を制限してもよい。保護回路１１５は、電圧の制限（例えば、クランプ）をさらに支援してもよい。

保護回路１１５は、導通性経路回路１２０とトリガー回路１３０とを含んでもよい。導通性経路回路１２０は、パッド１１０と参照ノード１５０との間に電流放電経路を提供してもよい。導通性経路回路１２０は、導通性経路回路１２０のトリガー電圧の大きさを超える、パッド１１０と参照ノード１５０との間の電圧差に応じて、パッド１１０と参照ノード１５０との間の電流を放電することによって、電気的状態を少なくとも部分的に放電してもよい。トリガー回路１３０は、制御ノード１４０の値に基づいて、導通性経路回路１２０のトリガー電圧を調整するように構成されてもよい。例えば、制御ノード１４０が第一の値を有するのに応じて、トリガー回路１３０は、導通性経路回路１２０が第一のトリガー電圧を有するようにさせてもよい。さらに、制御ノード１４０が第二の値を有するのに応じて、トリガー回路１３０は、導通性経路回路１２０が第二のトリガー電圧を有するようにさせてもよい。幾つかの実施形態においては、装置１００が動作モードにある間に制御ノード１４０の電圧が第一の値を有し、装置１００がＥＳＤモードにある間に第二の値を有するように、制御ノード１４０の電圧が調整されてもよい。幾つかの実施形態においては、制御ノード１４０の第一の値は、ＶＣＣ電圧に設定され、制御ノード１４０の第二の値は、接地などの参照電圧であってもよい。

幾つかの実施形態においては、パッド１１０は、装置が動作モードにある間に負の電圧ノードであって、導通性経路回路１２０は、参照ノード１５０とパッド１１０との間の負の放電経路を提供するように構成されてもよい。導通性経路回路１２０は、トリガー電圧を超える（例えば、トリガー電圧よりも負方向に大きい）パッド１１０と参照ノード１５０との間の電圧差の大きさに応じて、パッド１１０と参照ノード１５０との間に導通性経路を提供するように構成されたサイリスタ（例えば、シリコン制御整流器（ＳＣＲ））を含んでもよい。導通性経路は、パッド１１０に提供される電流を放電するために使用されてもよい。導通性経路回路１２０は、保持状態にある間（例えば、パッド１１０と参照ノード１５０との間の電圧差の大きさが、導通性経路回路１２０の保持電圧よりも小さくなるように低下するまで）、導通性経路回路を通って電流を放電し続けてもよい。

幾つかの実施形態においては、トリガー回路１３０は、ＰＦＥＴの状態に基づいて、導通性経路回路１２０のトリガー電圧を調整するように構成されたｐ型ＦＥＴ（ＰＦＥＴ）を含んでもよい。例えば、ＰＦＥＴが第一の状態にある間、導通性経路回路１２０は、第一のトリガー電圧を有し、ＰＦＥＴが第二の状態にある間、導通性経路回路１２０は、第二のトリガー電圧を有する。ＰＦＥＴの状態は、制御ノード１４０の値（例えば、電圧）に応じて制御されてもよい。ＰＦＥＴは、導通性経路回路１２０と並列に結合され、ＰＦＥＴのゲートは制御ノード１４０に結合されてもよい。図１は、保護回路１１５と並列に被保護回路１０５を示しているが、保護回路は、被保護回路と直列に配置されてもよいし、または、被保護回路に一体化されてもよい。幾つかの実施形態においては、導通性経路回路１２０は、正のＥＳＤまたは他のノイズ事象に応じて、パッド１１０に提供される電流を放電するように構成された追加回路を含んでもよい。

図２は、本開示の一実施形態による装置２００を示す。装置２００は、被保護回路１０５と保護回路２１５とを含む。被保護回路１０５は、図１に示された非保護回路と類似するものである。保護回路２１５は、被保護回路１０５と並列にパッド２１０に結合されてもよい。保護回路２１５は、トリガー回路２３０と並列に結合された導通性経路回路２２０を含んでもよい。トリガー回路２３０は、トリガーバイポーラ接合トランジスタ（ＢＪＴ）２３２とトリガートランジスタ２３４とを含んでもよい。

幾つかの実施形態においては、トリガー回路２３０は、トリガートランジスタ２３４と一体化されたトリガーＢＪＴ２３２を含む。トリガーＢＪＴ２３２は、図４にさらに記述されるように、トリガートランジスタ２３４のボディがトリガーＢＪＴ２３２の少なくとも一部を備えるｎウェルを共有するという点で、トリガートランジスタ２３４と“一体化”される。しかしながら、図２に戻ると、トリガー回路２３０は、トリガーＢＪＴ２３２およびトリガートランジスタ２３４を含むものとして示されてもよい。トリガーＢＪＴ２３２は、エミッタと、参照ノード１５０に結合されたベースと、導通性経路回路２２０に結合されたコレクタとを備える、横方向ｐ−ｎ−ｐ型ＢＪＴであってもよい。幾つかの実施形態においては、トリガートランジスタ２３４は、参照ノード１５０に結合されたソースと、導通性経路回路２２０に結合されたドレインと、制御ノード２４０に結合されたゲートとを備えるＰＦＥＴであってもよい。

動作においては、保護回路２１５は、被保護回路１０５に電流および電圧を管理させるのではなく、電気的限度超過事象（または他のノイズ事象）によって生じる電圧を制限し、少なくともいくらかの電流を放電することによって、被保護回路１０５の保護を支援してもよい。例えば、保護回路２１５は、パッド２１０に提供される（例えば、参照ノード１５０の電圧に対して）負の電圧がトリガー電圧を超えるのに応じて、導通性経路回路２２０を介して参照ノード１５０からパッド２１０に（例えば、電流を放電することによって）電圧を制限するように構成されてもよい。トリガー電圧は、トリガートランジスタ２３４に基づいて調整されてもよい。トリガートランジスタ２３４の状態は、制御ノード２４０の値に基づいて制御されてもよい。例えば、制御ノード２４０の電圧がトリガートランジスタ２３４の閾値電圧よりも小さい（例えば、トリガートランジスタ２３４が第二の状態にある）ときよりも、制御ノード２４０の電圧がトリガートランジスタ２３４の閾値電圧を超える（例えば、トリガートランジスタ２３４が第一の状態にある）ときに、トリガートランジスタ２３４によって設定されたトリガー電圧がより大きい可能性がある。幾つかの実施形態においては、トリガートランジスタ２３４は、装置２００が動作モードにある間に第一の状態にあり（例えば、制御ノード２４０の電圧がトリガートランジスタ２３４の閾値電圧よりも大きい）、トリガートランジスタ２３４は、装置２００がＥＳＤモードにある間に、第二の状態にあってもよい（例えば、制御ノード２４０の電圧が、トリガートランジスタ２３４の閾値電圧よりも小さい）。導通性経路回路２２０のトリガー電圧を調整するためのトリガートランジスタ２３４を有するトリガー回路２３０を含む保護回路２１５は、大きなＰＦＥＴを含む従来のＥＳＤ保護回路と比較すると、より小さいフットプリントを有する可能性がある。

図３は、本開示の一実施形態による装置３００を示す。装置３００は、被保護回路１０５と保護回路３１５とを含む。被保護回路１０５は、図１および図２に示された非保護回路に類似したものである。保護回路３１５は、被保護回路１０５と並列にパッド３１０に結合されてもよい。保護回路３１５は、トリガー回路３３０と並列に結合された導通性経路回路３２０を含んでもよい。トリガー回路３３０は、トリガートランジスタ３３４とトリガーＢＪＴ３３２とを含んでもよい。幾つかの実施形態においては、トリガー回路３３０は、トリガートランジスタ３３４と一体化されたトリガーＢＪＴ３３２を含む。幾つかの実施形態においては、トリガーＢＪＴ３３２は、エミッタと、参照ノード１５０に結合されたベースと、導通性経路回路３２０に結合されたコレクタとを備える、横方向ｐ−ｎ−ｐ型ＢＪＴであってもよい。幾つかの実施形態においては、トリガートランジスタ３３４は、参照ノード１５０に結合されたソースと、導通性経路回路３２０に結合されたドレインと、制御ノード３４０に結合されたゲートとを備えるＰＦＥＴであってもよい。保護回路３１５は、図１の保護回路１１５および図２の保護回路２１５に対応してもよい。導通性経路回路３２０は、トリガー回路３３０によって制御されるトリガー電圧を有する、負方向（例えば、参照ノード１５０からパッド３１０に向かう方向）ＳＣＲであってもよい。

導通性経路回路３２０は、パッド３１０と参照ノード１５０との間に結合された負方向ＳＣＲを含む。ＳＣＲは、図３には、第一のＢＪＴ３２２と第二のＢＪＴ３２４として表されている。第一のＢＪＴ３２２は、ｎ−ｐ−ｎ型ＢＪＴであって、第二のＢＪＴ３２４は、ｐ−ｎ−ｐ型ＢＪＴであってもよく、以下により詳細に記述されるように、ｐ型ベース・コレクタ領域を共有し、ｎ型コレクタ・ベース領域を共有してもよい。導通性経路回路３２０は、パッド３１０と参照ノード１５０との間の電圧差の大きさがトリガー電圧を超える（例えば、より負の方向に大きくなる）のに応じて、参照ノード１５０とパッド３１０との間の電圧を（例えば、電流を放電することによって）制限するように構成されてもよい。トリガー回路３３０は、導通性経路回路３２０のトリガー電圧を調整するように構成されてもよい。例えば、導通性経路回路３２０のトリガー電圧は、トリガー回路３３０のトリガートランジスタ３３４の状態に基づいたものである。

図３は、第一のＢＪＴ３２２と第二のＢＪＴ３２４を別々のデバイスとして示しているが、図４に示され、以下に記述されるように、第一のＢＪＴ３２２と第二のＢＪＴ３２４は別々のデバイスでなくてもよく、むしろ、ドープされた領域を共有し、それによって、二つの別々のＢＪＴではなく、一つのｎ−ｐ−ｎ−ｐ型サイリスタを形成してもよい。例えば、第一のＢＪＴ３２２のベースは、第二のＢＪＴ３２４のコレクタと同一のドープ領域（例えば、図４の絶縁されたｐウェルＩＳＯ−ＰＷＥＬＬ４６０）を共有し、第一のＢＪＴ３２２のコレクタは、第二のＢＪＴ３２４のベースと同一のドープ領域（例えば、図４のｎウェルＮＷＥＬＬ４１０）を共有してもよい。しかしながら、図３に戻ると、導通性経路回路３２０のＳＣＲは、第一のＢＪＴ３２２と第二のＢＪＴ３２４とを含むものとして示されてもよい。

さらに、図３は、トリガーＢＪＴ３３２とトリガートランジスタ３３４とを別々のデバイスとして示しているが、図４に示され、以下に記述されるように、トリガーＢＪＴ３３２とトリガートランジスタ３３４は、別々でなくてもよく、むしろ、ドープ領域を共有してもよい。例えば、トリガーＢＪＴ３３２のコレクタは、トリガートランジスタ３３４のドレインと同一のドープ領域（例えば、図４のｐ＋領域４７０）を共有し、トリガーＢＪＴ３３２のエミッタは、トリガートランジスタ３３４のソースと同一のドープ領域（例えば、図４のｐ＋領域４７２）を共有してもよい。さらに、トリガーＢＪＴ３３２のベースは、トリガートランジスタ３３４のボディと同一のドープ領域（例えば、図４のＮＷＥＬＬ４１０）を共有してもよい。

動作においては、導通性経路回路３２０は、パッド３１０と参照ノード１５０との間の電圧差がトリガー電圧を超える（例えば、より負方向に大きくなる）のに応じて、参照ノード１５０とパッド３１０との間に導通性経路を提供する。知られているように、ＳＣＲは、トリガーされると、“スナップバック”電流電圧関係を示す。導通性経路回路３２０のＳＣＲのスナップバック特性は、被保護回路１０５を保護するのに有利に利用される。トリガー回路３３０のトリガートランジスタ３３４は、ゲート調整を通して、導通性経路回路３２０に対して、トリガー電圧を効率的に調整するように構成されてもよい。例えば、制御ノード３４０は、第一の電圧を有してもよい。制御ノード３４０が第一の電圧を有するのに応じて、トリガートランジスタ３３４は、第一の状態にあってもよい。トリガートランジスタ３３４が第一の状態になるのに応じて、導通性経路回路３２０は、第一のトリガー電圧を有してもよい。さらに、制御ノード３４０は、第二の電圧を有してもよい。制御ノード３４０が第二の電圧を有するのに応じて、トリガートランジスタ３３４は第二の状態にあってもよい。トリガートランジスタ３３４が第二の状態になるのに応じて、導通性経路回路３２０は、第二のトリガー電圧を有してもよい。導通性経路回路３２０が第一のトリガー電圧または第二のトリガー電圧のうちのいずれかを有する結果として、導通性経路回路３２０は、電気的限度超過事象によって生じる電流を放電するために十分に低い電圧をトリガーし、さらに、被保護回路１０５が電気的限度超過事象によって損傷を受けるのを防ぐために、十分に低い電圧に、被保護回路１０５の電圧をクランプしてもよい。

図４は、ｎウェルＮＷＥＬＬ４１０内に絶縁されたｐウェルＩＳＯ−ＰＷＥＬＬ４６０を実装された、本開示の一実施形態による、図３の保護回路３１５の断面図を示す装置３０１を示す。ＮＷＥＬＬ４１０はｎ型ドーパントでドープされ、ＩＳＯ−ＰＷＥＬＬ４６０はｐ型ドーパントでドープされる。

上述されたように、図３は、導通性経路回路３３０の第一のＢＪＴ３３２と第二のＢＪＴ３２４を別々のデバイスとして示しているが、図４に示されるように、第一のＢＪＴ３２２と第二のＢＪＴ３２４は別々のデバイスでなくてもよく、むしろ、ドープ領域を共有してもよい。図４を参照すると、導通性経路回路３２０の第一のＢＪＴ３２２（図３）は、パッド３１０に結合されたｎ＋領域４６４（例えば、エミッタ）、ＩＳＯ−ＰＷＥＬＬ４６０（例えば、ベース）およびｎ＋領域４８０を介して参照ノード１５０に結合されたＮＷＥＬＬ４１０（例えばコレクタ）を含む。さらに、導通性経路回路３２０の第二のＢＪＴ３２４（図３）は、ＩＳＯ−ＰＷＥＬＬ４６０（例えば、コレクタ）、トリガーＢＪＴ３３２のベースと共有されるＮＷＥＬＬ４１０（例えば、ベース）および、トリガーＢＪＴ３３２のコレクタと共有される、参照ノード１５０に結合されたｐ＋領域４７０（例えば、エミッタ）を含む。このように、導通性経路回路３２０は、単一のｐ−ｎ−ｐ−ｎデバイス（例えば、ｐ（ｐ＋領域４７０）−ｎ（ＮＷＥＬＬ４１０）−ｐ（ＩＳＯ−ＰＷＥＬＬ４６０）−ｎ（４６４）デバイス）であってもよい。

さらに、上述されたように、図３は、トリガーＢＪＴ３３２とトリガートランジスタ３３４とを別々のデバイスとして示しているが、図４に示されるように、トリガー回路３３０のトリガーＢＪＴ３３２とトリガートランジスタ３３４は、ドープ領域を共有してもよい。図４を参照すると、トリガー回路３３０のトリガーＢＪＴ３３２（図３）は、参照ノード１５０に結合されたｐ＋領域４７０（例えば、エミッタ）、ｎ＋領域４８０を介して参照ノード１５０に結合されたＮＷＥＬＬ４１０（例えば、ベース）、およびｐ＋領域４７２（例えば、コレクタ）を含む。さらに、トリガー回路３３０のトリガートランジスタ３３４は、トリガーＢＪＴ３３２のエミッタと共有されるｐ＋領域４７０（例えば、ソース）、制御ノード３４０に結合されたゲート４７４（例えば、ゲート）、トリガーＢＪＴ３３２のコレクタと共有されるｐ＋領域４７２（例えば、ドレイン）およびトリガーＢＪＴ３３２のベースと共有されるＮＷＥＬＬ４１０（例えば、ボディ）を含む。このように、トリガー回路３３０は、ゲートを備える単一のｐ−ｎ−ｐデバイス（例えば、ゲート４７４を備えるｐ（ｐ＋領域４７０）−ｎ（ＮＷＥＬＬ４１０）−ｐ（ｐ＋領域４７２）デバイス）であってもよい。ｐ＋領域４７２は、ｐ＋領域４６２を介してＩＳＯ−ＰＷＥＬＬ４６０に結合されてもよい。

動作においては、装置３０１のトリガー回路３３０は、制御ノード３４０の電圧に基づいて、装置３０１のトリガー電圧を調整するように構成されてもよい。パッド３１０と参照ノード１５０との間の負の電圧差が（例えば、電気的限度超過事象または他のノイズ事象に応じて）トリガー電圧を超える（例えば、負の方向により大きくなる）のに応じて、導通性経路回路３２０は、参照ノード１５０とパッド３１０との間に導通性経路を提供してもよい。トリガー回路３３０は、トリガー回路３３０の状態に基づいて、ＩＳＯ−ＰＷＥＬＬ４６０の電圧を調整するように構成され、それによってトリガー回路３３０のトリガー電圧を調整する。トリガー回路３３０の状態は、制御ノード３４０の電圧に応じて制御される。例えば、制御ノード３４０が第一の電圧を有するのに応じて、トリガー回路３３０は第一の状態になる。トリガー回路３３０が第一の状態になるのに応じて、導通性経路回路３２０は、第一のトリガー電圧を有する。さらに、制御ノード３４０が第二の電圧を有するのに応じて、トリガー回路３３０は第二の状態になる。トリガー回路３３０が第二の状態になるのに応じて、導通性経路回路３２０は、第二のトリガー電圧を有する。実施形態においては、第一のモードは動作モードであり、第二のモードはＥＳＤ保護モードである。幾つかの例においては、制御ノード３４０の第一の電圧は、制御ノード３４０の第二の電圧より大きく、導通性経路回路３２０の第一のトリガー電圧は、導通性経路回路３２０の第二のトリガー電圧より大きい。例えば、動作モード中、パッド３１０には負の動作電圧（例えば、０から−４．１ボルト）が推定される。したがって、トリガー電圧は、被保護回路１０５の動作との干渉を防ぎ、パッド３１０で損傷を与える電圧から被保護回路１０５を保護するために、パッド３１０で推定される負の動作電圧よりもより負の方向に大きい電圧まで低下するべきである。さらに、ＥＳＤモード中、パッド３１０には、より小さい電圧または、全く電圧がないことが推定される。したがって、トリガー電圧は、パッド３１０が電荷を有することを防ぐために、動作モード中に使用されたトリガー電圧よりも負方向に小さい値に設定されてもよい。

図５は、本開示の一実施形態によるメモリ５００の一部を示す。メモリ５００は、メモリセルのアレイ５０２を含み、メモリセルは、例えば、ＤＲＡＭメモリセル、ＳＲＡＭメモリセル、フラッシュメモリセル、相変化メモリセルまたは幾つかの他のタイプのメモリセルであってもよい。メモリ５００は、種々のメモリ動作を実施するために、コマンドバス５０８を介してメモリコマンドを受信し、メモリ５００内に対応する制御信号を格納するコマンドデコーダ５０６を含む。行および列アドレス信号は、アドレスバス５２０を介してメモリ５００に適用され、アドレスラッチ５１０に提供される。アドレスラッチは、その後、別々の列アドレスおよび別々の行アドレスを出力する。

行および列アドレスは、アドレスラッチ５１０によって、行デコーダ５２２および列アドレスデコーダ５２８に其々提供される。列アドレスデコーダ５２８は、アレイ５０２を通って延びる、其々の列アドレスに対応するビット線を選択する。行デコーダ５２２は、受信された行アドレスに対応する、アレイ５０２内のメモリセルの其々の行をアクティブ化するワード線ドライバ５２４に接続される。受信された列アドレスに対応して選択されたデータ線（例えば、一つ以上のビット線）は、入力−出力データバス５４０を介してデータ出力回路５３４に読み出しデータを提供するために、読み出し／書き込み回路５３０に結合される。データ出力回路５３４に結合された出力パッド５４２は、メモリ５００に対する電気的結合のために使用される。書き込みデータは、データ入力回路５４４およびメモリアレイ読み出し／書き込み回路５３０を介してメモリアレイ５０２に適用される。データ入力回路５４２に結合された入力パッド５４６は、メモリ５００に対する電気的結合のために使用される。コマンドデコーダ５０６は、メモリアレイ５０２における種々の動作を実施するために、コマンドバス５０８に適用されるメモリコマンドに対応する。より詳細には、コマンドデコーダ５０６は、メモリアレイ５０２からデータを読み出し、メモリアレイ５０２にデータを書き込むための内部制御信号を作成するために利用される。

幾つかの実施形態においては、メモリ５００は、負の入力電圧ＶＮＥＧを受信し、内部電圧ＶＩＮＴＥＲＮＡＬを提供するように構成された電圧発生器５１８も含んでもよい。電圧発生器５１８は、ＳＣＲなどの保護回路５１４に結合されてもよい。保護回路５１４は、電気的限度超過事象などから比較的高いＶＮＥＧ電圧が電圧発生器に提供される場合に、メモリ５００の回路を保護するのに役立つことがある。さらに、前述されたように、保護回路５１４は、保護回路５１４に含まれるＳＣＲのためのトリガー状態の調整を可能にしてもよい。幾つかの実施形態においては、保護回路５１４は、前述されたように、メモリ５００に対する電源投入シーケンスで利用することができる。即ち、メモリ５００に電力が印加されていないとき、保護回路５１４のためのトリガー状態は比較的低い。対照的に、電源投入中、またはメモリ５００に電力が印加された後は、保護回路５１４のためのトリガー状態は、電力が印加されていないときと比較して、より高いトリガー状態に調整される。

前述から、本開示の特定の実施形態が例示として本明細書に記述されてきたが、本開示の趣旨および範囲から逸脱することなく種々の改変が行われてもよいことが理解されるであろう。例えば、保護回路５１４は、図１の保護回路１１５、図２の保護回路２１５、図３の保護回路３１５、図４の導通性経路回路３２０およびトリガー回路３３０、またはそのあらゆる組み合わせを含んでもよい。しかしながら、保護回路５１４は、同一の設計を有すると限定されることはなく、異なる設計であってもよいし、互いに異なる回路を含んでもよい。例えば、幾つかの実施形態においては、図３の保護回路３１５は、負の電気的限度超過事象に対して保護するように構成されてもよく、別の保護回路が、正の電気的限度超過事象に対して保護するように構成されてもよい。したがって、本開示は、添付の請求項以外によって限定されることはない。

種々の例示的コンポーネント、ブロック、構造、モジュール、回路およびステップは、一般的にその機能の観点から上述されてきた。当業者は、各々の具体的な適用に対して様々な方法で記述された機能を実現するが、そのような実現の決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。

開示された実施形態の前述の記述は、開示された実施形態を当業者が製造または利用することを可能にするために提供される。これらの実施形態に対する種々の改変は、当業者に対して容易に明らかなものであって、本明細書に定義された原理は、本開示の範囲を逸脱することなく他の実施形態に適用されてもよい。したがって、本開示は、本明細書に示された実施形態に限定されることを意図するものではなく、前述されたような原理および新規の特徴に矛盾しない、可能性のある最大の範囲に従うべきである。

上述されたように、図３は、導通性経路回路３２０の第一のＢＪＴ３３２と第二のＢＪＴ３２４を別々のデバイスとして示しているが、図４に示されるように、第一のＢＪＴ３２２と第二のＢＪＴ３２４は別々のデバイスでなくてもよく、むしろ、ドープ領域を共有してもよい。図４を参照すると、導通性経路回路３２０の第一のＢＪＴ３２２（図３）は、パッド３１０に結合されたｎ＋領域４６４（例えば、エミッタ）、ＩＳＯ−ＰＷＥＬＬ４６０（例えば、ベース）およびｎ＋領域４８０を介して参照ノード１５０に結合されたＮＷＥＬＬ４１０（例えばコレクタ）を含む。さらに、導通性経路回路３２０の第二のＢＪＴ３２４（図３）は、ＩＳＯ−ＰＷＥＬＬ４６０（例えば、コレクタ）、トリガーＢＪＴ３３２のベースと共有されるＮＷＥＬＬ４１０（例えば、ベース）および、トリガーＢＪＴ３３２のコレクタと共有される、参照ノード１５０に結合されたｐ＋領域４７０（例えば、エミッタ）を含む。このように、導通性経路回路３２０は、単一のｐ−ｎ−ｐ−ｎデバイス（例えば、ｐ（ｐ＋領域４７０）−ｎ（ＮＷＥＬＬ４１０）−ｐ（ＩＳＯ−ＰＷＥＬＬ４６０）−ｎ（４６４）デバイス）であってもよい。

Claims (26)

1. ノードに結合され、前記ノードでの過電圧事象に関連する電流を放電するように構成されたサイリスタであって、前記過電圧事象は、前記サイリスタのトリガー電圧を超える大きさを有する負の電圧を含む、サイリスタと、
   前記サイリスタに結合され、前記トリガー電圧の前記大きさを調整するように構成されたトランジスタと、
   を含む、
   ことを特徴とする装置。
2. 前記トランジスタは、ｐ型電界効果トランジスタである、
   ことを特徴とする請求項１に記載の装置。
3. 前記サイリスタは、第二のＢＪＴに結合された第一のバイポーラ接合トランジスタ（ＢＪＴ）を含み、前記第一のＢＪＴは前記ノードに結合され、前記第二のＢＪＴは参照ノードに結合される、
   ことを特徴とする請求項２に記載の装置。
4. 前記トランジスタのドレインは、前記第二のＢＪＴのコレクタと共有される前記第一のＢＪＴのベースに結合され、前記トランジスタのソースは前記参照ノードに結合される、
   ことを特徴とする請求項３に記載の装置。
5. 前記トランジスタと一体化される横方向ＢＪＴをさらに含む、
   ことを特徴とする請求項１に記載の装置。
6. 前記トランジスタは、前記トリガー電圧の前記大きさを、第一の状態にある間には第一の電圧に調整し、第二の状態にある間には第二の電圧に調整するように構成される、
   ことを特徴とする請求項１に記載の装置。
7. 前記第一の状態は動作モードに関連付けられ、前記第二の状態は、静電放電モードに関連付けられる、
   ことを特徴とする請求項６に記載の装置。
8. 前記第一の電圧は前記第二の電圧より大きい、
   ことを特徴とする請求項６に記載の装置。
9. 前記サイリスタと並列に前記ノードに結合された被保護回路をさらに含む、
   ことを特徴とする請求項１に記載の装置。
10. 前記過電圧事象は静電放電（ＥＳＤ）事象である、
    ことを特徴とする請求項１に記載の装置。
11. 第一のドーパント型でドープされた第一のウェルと、
    第二のドーパント型でドープされた、前記第一のウェル内の第一領域および第二領域と、
    前記第二のドーパント型でドープされ、前記第一のウェル内の第二のウェルと、
    前記第一のドーパント型でドープされた、前記第二のウェル内の第三領域と、
    ゲートと、
    を含み、
    前記第一領域、前記ゲート、前記第一のウェル、および前記第二領域はともにトランジスタを形成し、前記第三領域、前記第二のウェル、前記第一のウェルおよび前記第二領域はともにサイリスタを形成する、
    ことを特徴とする装置。
12. 前記第三領域、前記第二のウェルおよび前記第一のウェルは、前記サイリスタの第一のバイポーラ接合トランジスタ（ＢＪＴ）を共に形成し、前記第二のウェル、前記第一のウェルおよび前記第二領域は、前記サイリスタの第二のＢＪＴを共に形成する、
    ことを特徴とする請求項１１に記載の装置。
13. 前記第三領域はノードに結合され、前記第二のウェルは前記第一領域に結合される、
    ことを特徴とする請求項１１に記載の装置。
14. 前記第一のドーパント型はｎ型ドーパントであり、前記第二のドーパント型はｐ型ドーパントであり、前記サイリスタは、前記ノードがトリガー電圧よりもさらに負方向に大きい負の電圧を有するのに応じて、前記ノードから電流を放電するように構成される、
    ことを特徴とする請求項１３に記載の装置。
15. 前記トリガー電圧は前記トランジスタの状態に基づいて調整され、前記トランジスタの前記ゲートの電圧が第一の値である間、前記トランジスタは第一の状態にあり、前記トランジスタの前記ゲートの前記電圧が第二の値である間、前記トランジスタは第二の状態にある、
    ことを特徴とする請求項１１に記載の装置。
16. 負の入力ノードに結合された回路と、
    前記入力回路と並列に前記負の入力ノードに結合された保護回路であって、前記保護回路はサイリスタおよびトランジスタを含み、前記サイリスタは、前記負の入力ノードで過電圧事象に関連する電流を放電するように構成され、前記過電圧事象は、前記サイリスタのトリガー電圧よりも負の方向に大きい負の電圧を前記負の入力ノードで含み、前記トランジスタは、前記サイリスタに結合され、前記トリガー電圧を調整するように構成される、保護回路と、
    を含む、
    ことを特徴とする装置。
17. 前記トランジスタは前記トランジスタのゲートの電圧に基づいて、前記トリガー電圧を調整するように構成される、
    ことを特徴とする請求項１６に記載の装置。
18. 第一のモードにある間、前記トランジスタは、前記トリガー電圧を第一の電圧に調整するように構成され、第二のモードにある間、前記トランジスタは、前記トリガー電圧を第二の電圧に調整するように構成される、
    ことを特徴とする請求項１６に記載の装置。
19. 前記第一の電圧は前記第二の電圧よりも負の方向に大きい、
    ことを特徴とする請求項１６に記載の装置。
20. 前記トランジスタはｐ型電界効果トランジスタであって、前記サイリスタは、前記トランジスタのドレインを共有するシリコン制御整流器である、
    ことを特徴とする請求項１６に記載の装置。
21. 参照ノードと負の入力ノードとの間の電圧差がサイリスタのトリガー電圧を超えるのに応じて、前記負の入力ノードから前記参照ノードに電流を放電するために前記サイリスタをトリガーすることと、
    前記サイリスタをトリガーするのに応じて、前記サイリスタを通って前記参照ノードに電流を放電することと、
    を含む、
    ことを特徴とする方法。
22. 動作モードにある間、前記サイリスタに結合されたｐ型トランジスタを利用して、トリガー電圧を第一の値に調整することと、
    静電放電（ＥＳＤ）モードにある間、前記サイリスタに結合された前記トランジスタを利用して、トリガー電圧を第二の値に調整することと、
    をさらに含む、
    ことを特徴とする請求項２１に記載の方法。
23. 前記トランジスタはｐ型トランジスタであり、前記サイリスタは第一のバイポーラ接合トランジスタおよび第二のＢＪＴを含み、前記トランジスタは前記第一のＢＪＴのベース、および前記第二のＢＪＴのコレクタに結合される、
    ことを特徴とする請求項２２に記載の方法。
24. 前記第一の値は、前記第二の値よりも負の方向に大きい、
    ことを特徴とする請求項２２に記載の方法。
25. 前記トランジスタのゲートの電圧は、前記動作モードにある間、第一のゲート電圧であり、前記トランジスタの前記ゲートの前記電圧は、前記ＥＳＤモードにある間、第二のゲート電圧である、
    ことを特徴とする請求項２２に記載の方法。
26. 前記トランジスタのソース、ドレインおよびバルクから横方向ＢＪＴを形成することをさらに含む、
    ことを特徴とする請求項２２に記載の方法。