CN105051821A - 用于过电压事件保护的设备及方法 - Google Patents

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Abstract

本发明揭示例如那些用于保护电路免受静电放电事件影响的电路、集成电路、设备及方法。一种实例设备包括晶闸管，其耦合到节点且经配置以限制电压且使与在所述节点处的过电压事件相关联的电流放电。所述过电压事件包含具有超过所述晶闸管的触发电压的量值的负电压。所述实例设备进一步包括晶体管，其耦合到所述晶闸管且经配置以调整所述触发电压的所述量值。

Description

用于过电压事件保护的设备及方法
交叉参考
本申请案主张2013年3月12日申请的第13/795,425号美国非临时申请案的优先权，所述申请案的全部内容为了任何目的以引用的方式并入本文中。
技术领域
本发明的实施例大体上涉及集成电路，且更特定来说，在所说明的实施例中的一或多者中，涉及包含具有静电放电保护电路的触发电路。
背景技术
集成电路通过输入节点、输出节点或输入/输出节点(例如，结合垫、输入垫、输入/输出引脚、裸片端子、裸片垫、接触垫，等等)可连接到外部电路。所述集成电路通常包含操作电路，其包含电路组件(例如，晶体管)，所述电路组件易受到由超限电事件导致的损坏的影响，举例来说，在所述集成电路的处置、测试及操作期间由静电放电(ESD)导致的电压。超限电事件(例如，ESD事件)可导致对所述集成电路的电路的损坏，除非充分地保护所述集成电路的电路。一般来说，可经由ESD保护电路保护敏感电路组件使其不受超限电事件的影响从而避免由过限电事件导致的损害。一般来说，ESD保护电路与以上提及的节点的一者相关联。
ESD保护电路可包含向参考电压(例如，接地及/或例如VCC等电压供应)提供导电路径的电路来(在所述集成电路的操作电路被损坏之前)限制或箝制与所述超限电事件相关联的电压(例如，通过使电流放电或形成分路)。尽管一些电路组件可在不损坏电路组件的情况下能够限制某一瞬态ESD电压，但由于任何ESD电压的缘故，可损坏其它电路组件。举例来说，高速输入或输出电路(或其它专门的电路组件)可经受少许瞬态ESD电压或电流到不能经受瞬态ESD电压或电流。换句话说，一些电路不能够自我保护。此外，随着半导体装置继续收缩，电路组件变得更易受超限电事件影响且较不能经受超限电事件。并且，即使电路组件能够经受小电平的瞬态ESD电压或电流，ESD保护电路的击穿电压也可低于(举例来说)电路组件的击穿电压。在此情形中，可添加专用ESD电路以帮助箝制ESD电压电平在晶体管的击穿电压之下。
一些专用ESD电路包含呈现“迅速返回”特性的电路组件。一般来说，迅速返回特性提供触发条件，所述触发条件当被超过时导致电路进入低阻抗状态。当在节点上的电条件超过最小保持条件(例如，最低保持电压及/或电流电平)时，所述低阻抗状态得以保持。具有迅速返回特性的常规电路的实例包含过载金属氧化物半导体(MOS)晶体管。
在使用迅速返回电路来设计充分保护电路的过程中，触发条件必须足够低以在针对操作电路的击穿条件发生之前提供保护。耦合到负电位节点的操作电路的常规保护电路的实例可包含使用大p型场效应晶体管(PFET)而形成的ESD箝位。在此情形中，举例来说，倘若向所述节点提供来自超限电事件的大负电压(相对于参考电压，例如接地)，那么可限制瞬态ESD电压且ESD电流可通过大ESD箝位放电到接地。然而，大ESD箝位需要大的占据面积来实施。ESD电压保护电路能够保护操作电路，但需要更小占据面积才合乎要求。
发明内容
本发明提供设备的实例。一种实例设备可包含晶闸管，其耦合到节点且经配置以使与在所述节点处的过电压事件相关联的电流放电。过电压事件可包含具有超过所述晶闸管的触发电压的量值的负电压。所述实例设备可进一步包含晶体管，其耦合到所述晶闸管且经配置以调整所述触发电压的量值。
实例设备可包含掺杂有第一掺杂剂类型的第一阱，以及掺杂有第二掺杂剂类型的所述第一阱内的第一区域及第二区域。所述实例设备可进一步包含：掺杂有所述第二掺杂剂类型的第二阱，所述第二阱在所述第一阱内；掺杂有所述第一掺杂剂类型的所述第二阱内的第三区域；以及栅极。所述第一区域、所述栅极、所述第一阱及所述第二区域一起可形成晶体管，且所述第三区域、所述第二阱、所述第一阱及所述第二区域一起可形成晶闸管。
实例设备可包含耦合到负输入节点的电路及与所述输入电路并联耦合到负输入节点的保护电路。所述保护电路可包含晶闸管及晶体管。所述晶闸管可经配置以使与所述负输入节点处的过电压事件相关联的电流放电。所述过电压事件可进一步包含在所述负输入节点处的负电压，其与所述晶闸管的触发电压相比具有更大负量值。所述晶体管可耦合到所述晶闸管且经配置以调整所述触发电压。
本文揭示实例方法。一种实例方法可包含响应于所述参考节点与所述负输入节点之间的电压差超过所述晶闸管的触发电压而触发晶闸管以使来自负输入节点的电流放电到参考节点。所述实例方法可进一步包含响应于触发所述晶闸管而通过所述晶闸管使电流放电到所述参考节点。
附图说明
图1为根据本发明的实施例的包含静电放电(ESD)保护电路的示范性设备的框图；
图2为根据本发明的实施例的包含ESD保护电路的示范性设备的框图；
图3为根据本发明的实施例的包含ESD保护电路的示范性设备的框图；
图4为根据本发明的实施例的实施图3的ESD保护电路的集成电路的横截面图；及
图5为根据本发明的实施例的包含ESD保护电路的存储器的示意图。
具体实施方式
下文阐述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员应了解，可在脱离这些特定细节的情况下实践本发明的实施例。此外，本文描述的本发明的特定实施例通过实例的方式提供，且不应用以将本发明的范围限制于这些特定实施例。在其它例子中，为了避免对本发明的不必要混淆，未详细展示众所周知的电路、控制信号、定时协议及软件操作。
图1说明根据本发明的实施例的包含静电放电(ESD)保护电路的设备。如本文中所使用，设备的实例可包含集成电路、存储器装置、存储器系统、电子装置或系统、智能电话、平板计算机、计算机、服务器等等。设备100可包含受保护电路105及保护电路115。保护电路115可与受保护电路105并联耦合到垫110。
保护电路115可经配置以帮助受保护电路105免于受到有害事件的影响。举例来说，保护电路115可帮助保护受保护电路105的电组件免于受到由超限电事件(例如，过电压事件)引起的损坏，举例来说，静电放电(ESD)或电噪声事件。尽管超限电事件或其它噪声可来自所述集成电路内的任何源，其也可经由垫110或其它外部节点来自外部源。举例来说，如果用户或金属零件或任何其它物体碰触垫110，那么所述接触可引发超限电事件。保护电路115可帮助限制(例如，箝制)电压且使与超限电或其它事件相关联的电流放电到参考节点150。在一些实施例中，保护电路可通过使与超限电或其它事件相关联的电流放电到参考节点150来限制与超限电或其它事件相关联的电压。保护电路115可进一步帮助限制(例如，箝制)电压。
保护电路115可包含导电路径电路120及触发电路130。导电路径电路120可提供垫110与参考节点150之间的电流放电路径。导电路径电路120可通过响应于垫110与参考节点150之间的电压差超过导电路径电路120的触发电压的量值而使垫110与参考节点150之间的电流放电来至少部分地使电条件放电。触发电路130可经配置以基于控制节点140的值来调整导电路径电路120的触发电压。举例来说，响应于控制节点140具有第一值，触发电路130可致使导电路径电路120具有第一触发电压。此外，响应于控制节点140具有第二值，触发电路130可致使导电路径电路120具有第二触发电压。在一些实施例中，控制节点140的电压可经调制使得当设备100处于操作模式时，控制节点140的电压具有所述第一值，且当设备100处于ESD模式时，控制节点140的电压可具有所述第二值。在一些实施例中，控制节点140的第一值可设定为VCC电压且控制节点140的第二值可为参考电压(例如，接地)。
在一些实施例中，当所述设备处于操作模式时，垫110可为负电压节点，且导电路径电路120可经配置以提供参考节点150与垫110之间的负放电路径。导电路径电路120可包含晶闸管(例如，可控硅整流器(SCR))，其经配置以响应于垫110与参考节点150之间的电压差的量值超过触发电压(例如，与触发电压相比具有更大负量值)而提供垫110与参考节点150之间的导电路径。导电路径可用以使提供到垫110的电流放电。导电路径电路120在保持条件中可继续通过所述导电路径电路使电流放电(例如，直到垫110与参考节点150之间的电压差分的量值减少到小于导电路径电路120的保持电压)。
在一些实施例中，触发电路130可包含p型FET(PFET)，其经配置以基于PFET的状态来调整导电路径电路120的触发电压。举例来说，当PFET处于第一状态时，导电路径电路120具有第一触发电压，而当PFET处于第二状态时，导电路径电路120具有第二触发电压。可响应于控制节点140的值(例如，电压)来控制PFET的状态。PFET可与导电路径电路120并联耦合，其中PFET的栅极耦合到控制节点140。尽管图1说明受保护电路105与保护电路115并联，但保护电路也可与所述受保护电路串联放置或甚至与所述受保护电路合并。在一些实施例中，导电路径电路120可包含额外电路，其经配置以响应于正ESD或其它噪声事件而使提供到垫110的电流放电。
图2说明根据本发明的一实施例的设备200。设备200包含受保护电路105及保护电路215。受保护电路105类似于图1中展示的受保护电路。保护电路215可与受保护电路105并联耦合到垫210。保护电路215可包含与触发电路230并联耦合的导电路径电路220。触发电路230可包含触发双极结型晶体管(BJT)232及触发晶体管234。
在一些实施例中，触发电路230包含与触发晶体管234合并的触发BJT232。触发BJT232与触发晶体管234“合并”，其中触发晶体管234的主体与触发BJT232的至少一部分共享n阱，如将在图4中进一步描述。返回到图2，然而，触发电路230可被可视化为包含触发BJT232及触发晶体管234。触发BJT232可为横向p-n-p型BJT，其具有耦合到参考节点150的发射极及基极，及耦合到导电路径电路220的集电极。在一些实施例中，触发晶体管234可为PFET，其具有耦合到参考节点150的源极、耦合到导电路径电路220的漏极及耦合到控制节点240的栅极。
在操作中，保护电路215可通过限制电压及使源自超限电事件(或其它噪声事件)的至少一些电流放电而非使受保护电路105管理所述电流及电压来帮助保护受保护电路105。举例来说，保护电路215可经配置以响应于提供到垫210的负(例如，相对于参考节点150的电压)电压超过触发电压而经由导电路径电路220限制从参考节点150到垫210的电压(例如，通过使电流放电)。可基于触发晶体管234的状态调整触发电压。可基于控制节点240的值控制触发晶体管234的状态。举例来说，在控制节点240的电压超过触发晶体管234的阈值电压时(例如，触发晶体管234处于第一状态)由触发晶体管234设定的触发电压可大于在控制节点240的电压小于触发晶体管234的阈值电压时(例如，触发晶体管234处于第二状态)由触发晶体管234设定的触发电压。在一些实施例中，当设备200处于操作模式时，触发晶体管234可处于第一状态(例如，控制节点240的电压大于触发晶体管234的阈值电压)，且当设备200处于ESD模式时，触发晶体管234可处于第二状态(例如，控制节点240的电压小于触发晶体管234的阈值电压)。包含具有触发晶体管234以调整导电路径电路220的触发电压的触发电路230的保护电路215与包含大PFET的常规ESD保护电路相比较可具有更小的占据面积。
图3说明根据本发明的实施例的设备300。设备300包含受保护电路105及保护电路315。受保护电路105类似于图1及2中展示的受保护电路。保护电路315可与受保护电路105并联耦合到垫310。保护电路315可包含与触发电路330并联耦合的导电路径电路320。触发电路330可包含触发晶体管334及触发BJT332。在一些实施例中，触发电路330包含与触发晶体管334合并的触发BJT332。在一些实施例中，触发BJT332可为横向p-n-p型BJT，其具有耦合到参考节点150的发射极及基极，及耦合到导电路径电路320的集电极。在一些实施例中，触发晶体管334可为PFET，其具有耦合到参考节点150的源极、耦合到导电路径电路320的漏极及耦合到控制节点340的栅极。保护电路315可对应于图1的保护电路115及图2的保护电路215。导电路径电路320可为具有由触发电路330控制的触发电压的负方向(例如，从参考节点150到垫310)SCR。
导电路径电路320包含耦合在垫310与参考节点150之间的负方向SCR。所述SCR在图3中表示为第一BJT322及第二BJT324。第一BJT322可为n-p-n型BJT且第二BJT324可为p-n-p型BJT，且如将在下文中更详细描述，二者可共享p型基极-集电极区域且共享n型集电极-基极区域。导电路径电路320可经配置以响应于垫310与参考节点150之间的电压差的量值超过触发电压(例如，与触发电压相比具有更大负量值)而限制参考节点150与垫310之间的电压(例如，通过使电流放电)。触发电路330可经配置以调整导电路径电路320的触发电压。举例来说，导电路径电路320的触发电压基于触发电路330的触发晶体管334的状态。
尽管图3说明第一BJT322及第二BJT324为单独装置(如图4中所说明及下文所论述)，但第一BJT322及第二BJT324可不为单独装置而是可共享掺杂区域，且因此形成n-p-n-p型晶闸管而非形成两个不同的BJT。举例来说，第一BJT322的基极可与第二BJT324的集电极共享相同掺杂区域(例如，图4的隔离p阱ISO-PWELL460)，且第一BJT322的集电极可与第二BJT324的基极共享相同掺杂区域(例如，图4的n阱NWELL410)。返回到图3，然而，导电路径电路320的SCR可被可视化为包含第一BJT322及第二BJT324。
此外，尽管图3说明触发BJT332及触发晶体管334为单独装置(如图4中所说明及下文所论述)，但触发BJT332及触发晶体管334可不为单独装置而是可共享掺杂区域。举例来说，触发BJT332的集电极可与触发晶体管334的漏极共享相同掺杂区域(例如，图4的p+区域470)，且触发BJT332的发射极可与触发晶体管334的源极共享相同掺杂区域(例如，图4的p+区域472)。此外，触发BJT332的基极可与触发晶体管334的主体共享相同掺杂区域(例如，图4的NWELL410)。
在操作中，导电路径电路320响应于垫310与参考节点150之间的电压差超过触发电压(例如，与触发电压相比具有更大负量值)而提供参考节点150与垫310之间的导电路径。如已知，SCR在被触发时呈现“迅速返回”电流电压关系。导电路径电路320的SCR的迅速返回特性有利地用于保护受保护电路105。触发电路330的触发晶体管334可经配置以通过栅极调制有效地调整针对导电路径电路320的触发电压。举例来说，控制节点340可具有第一电压。响应于控制节点340具有所述第一电压，触发晶体管334可处于第一状态。响应于触发晶体管334处于所述第一状态，导电路径电路320可具有第一触发电压。此外，控制节点340可具有第二电压。响应于控制节点340具有所述第二电压，触发晶体管334可处于第二状态。响应于触发晶体管334处于所述第二状态，导电路径电路320可具有第二触发电压。由于导电路径电路320具有所述第一触发电压或所述第二触发电压，因此导电路径电路320可在足够低电压时触发以使源自超限电事件的电流放电，且进一步将受保护电路105箝制到足够低电压以使受保护电路105免于受到由超限电事件导致的损坏。
图4说明设备301，其描绘根据本发明的实施例的在n阱NWELL410内实施的隔离p阱(ISO-PWELL460的图3的保护电路315的横截面图。NWELL410掺杂有n型掺杂剂且ISO-PWELL460掺杂有p型掺杂剂。
如上文所解释，尽管图3说明导电路径电路330的第一BJT322及第二BJT324为单独装置(如图4中说明)，但第一BJT322及第二BJT324可不为单独的而是可共享掺杂区域。参考图4，导电路径电路320的第一BJT322(图3)包含耦合到垫310的n+区域464(例如，发射极)、ISO-PWELL460(例如，基极)以及经由n+区域480耦合到参考节点150的NWELL410(例如，集电极)。此外，导电路径电路320的第二BJT324(图3)包含ISO-PWELL460(例如，集电极)、NWELL410(例如，基极)(其与触发BJT332的基极共享)及耦合到参考节点150的p+区域470(例如，基极)(其与触发BJT332的集电极共享)。因此，导电路径电路320可为单一p-n-p-n装置(例如，p(p+区域470)-n(NWELL410)-p(ISO-PWELL460)-n(464)装置)。
此外，如上文所解释，尽管图3说明触发BJT332及触发晶体管334为单独装置(如图4中说明)，但触发电路330的触发BJT332及触发晶体管334可共享掺杂区域。参考图4，触发电路330的触发BJT332(图3)包含耦合到参考节点150的p+区域470(例如，发射极)、经由n+区域480耦合到参考节点150的NWELL410(例如，基极)，及P+区域472(例如，集电极)。此外，触发电路330的触发晶体管334包含p+区域470(例如，源极)(其与触发BJT332的发射极共享)、耦合到控制节点340的栅极474(例如，栅极)、p+区域472(例如，漏极)(其与触发BJT332的集电极共享)，及NWELL410(例如，主体)(其与触发BJT332的基极共享)。因此，触发电路330可为具有栅极的单一p-n-p装置(例如，具有栅极474的p(p+区域470)-n(NWELL410)-p(p+区域472)装置)。p+区域472可经由p+区域462耦合到ISO-PWELL460。
在操作中，设备301的触发电路330可经配置以基于控制节点340的电压而调整设备301的触发电压。响应于垫310与参考节点150之间的负电压差分超过触发电压(例如，与触发电压相比具有更大负量值)(例如，响应于超限电事件或其它噪声事件)，导电路径电路320可提供参考节点150与垫310之间的导电路径。触发电路330经配置以基于触发电路330的状态调整ISO-PWELL460的电压，其调整触发电路330的触发电压。响应于控制节点340的电压控制触发电路330的状态。举例来说，响应于控制节点340具有第一电压，触发电路330处于第一状态。基于触发电路330处于第一状态，导电路径电路320具有第一触发电压。此外，响应于控制节点340具有第二电压，触发电路330处于第二状态。基于触发电路330处于第二状态，导电路径电路320具有第二触发电压。在实施例中，第一模式为操作模式且第二模式为ESD保护模式。在一些实例中，控制节点340的第一电压大于控制节点340的第二电压，且导电路径电路320的第一触发电压大于导电路径电路320的第二触发电压。举例来说，在操作模式期间，预期负操作电压(例如，0到-4.1伏)在垫310处。因此，触发电压应降低到与在垫310处的预期负操作电压相比具有更大负量值的电压，从而避免干扰受保护电路105的操作，但仍对受保护电路105提供保护使其免受垫310处的损坏电压的影响。此外，当处于ESD模式时，预期少许电压或无电压在垫310处。因此，触发电压可设定为与在操作模式期间使用的触发电压相比具有更小负量值的值，从而防止垫310建立电荷。
图5说明根据本发明的一实施例的存储器500的部分。存储器500包含存储器单元的阵列502，其可为(举例来说)DRAM存储器单元、SRAM存储器单元、快闪存储器单元、相变存储器单元或一些其它类型的存储器单元。存储器500包含指令解码器506，其通过指令总线508接收存储器命令且在存储器500内产生对应控制信号以执行各种存储器操作。行及列地址信号通过地址总线520施加到存储器500且提供到地址锁存器510。所述地址锁存器随后输出单独列地址及单独行地址。
由地址锁存器510将所述行及列地址分别提供到行解码器522及列地址解码器528。列地址解码器528选择延伸通过对应于相应列地址的阵列502的位线。行解码器522连接到字线驱动器524，其激活对应于所接收的行地址的阵列502中的存储器单元的相应行。对应于所接收的列地址的所选择的数据线(例如，位线或多个位线)耦合到读取/写入电路530以经由输入-输出数据总线540将读取数据提供到数据输出电路534。耦合到数据输出电路534的输出垫542用于电耦合到存储器500。通过数据输入电路544及存储器阵列读取/写入电路530将写入数据施加到存储器阵列502。耦合到数据输入电路542的输入垫546用于电耦合到存储器500。命令解码器506响应于施加到命令总线508的存储器命令来执行存储器阵列502上的各种操作。特定来说，命令解码器506用以产生内部控制信号以读取来自存储器阵列502的数据及向存储器阵列502写入数据。
在一些实施例中，存储器500还可包含电压产生器518，其经配置以接收负输入电压VNEG及提供内部电压VINTERNAL。电压产生器518可耦合到保护电路514(例如，SCR)。保护电路514可在将相对高VNEG电压提供到所述电压产生器的事件中(例如，来自超限电事件)帮助保护存储器500的电路。此外，如先前所论述，保护电路514可允许调制包含于保护电路514中的SCR的触发条件。在一些实施例中，保护电路514可在针对存储器500的电力升高序列中使用，如先前所论述。即，当无电力施加到存储器500时，针对保护电路514的触发条件相对低。相反，在电力升高期间，或在电力已被施加到存储器500之后，针对保护电路514的触发条件经调制到相对于无电力施加时的较高触发条件。
从以上描述我们应了解，尽管本文出于说明目的已描述本发明的特定实施例，但在不偏离本发明的精神及范围的情况下可作出各种修改。举例来说，保护电路514可包含图1的保护电路115、图2的保护电路215、图3的保护电路315、图4的导电路径电路320及触发电路330，或其任何组合。然而，保护电路不限于具有相同设计，且其可为不同设计且包含彼此互异的电路。举例来说，在一些实施例中，图3的保护电路315可经配置以防范负超限电事件，而另一保护电路包含经配置以防范正超限电事件的电路。因此，本发明除了由所附权利要求书限制之外不受其它限制。
各种说明性组件、块、配置、模块、电路及步骤已在上文中大体上在其功能性方面进行描述。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将此类实施决策解释为导致偏离本发明的范围。
提供关于所揭示的实施例的先前描述以使所属领域的技术人员能够制作或使用所揭示的实施例。关于这些实施例的各种修改对于所属领域的技术人员来说将是显而易见的，并且在不脱离本发明的范围的情况下，本文所界定的原理可应用于其它实施例。因此，不希望将本发明限于本文所展示的实施例，而是希望本发明被赋予与如先前描述的原理及新颖特征相一致的可能的最宽范围。

Claims (26)

1.一种设备，其包括：
晶闸管，其耦合到节点且经配置以使与在所述节点处的过电压事件相关联的电流放电，其中所述过电压事件包含具有超过所述晶闸管的触发电压的量值的负电压；及
晶体管，其耦合到所述晶闸管且经配置以调整所述触发电压的所述量值。
2.根据权利要求1所述的设备，其中所述晶体管为p型场效应晶体管。
3.根据权利要求2所述的设备，其中所述晶闸管包括耦合到第二双极结型晶体管BJT的第一BJT，其中所述第一BJT耦合到所述节点且所述第二BJT耦合到参考节点。
4.根据权利要求3所述的设备，其中所述晶体管的漏极耦合到与所述第二BJT的集电极共享的所述第一BJT的基极，且其中所述晶体管的源极耦合到所述参考节点。
5.根据权利要求1所述的设备，其进一步包括与所述晶体管合并的横向BJT。
6.根据权利要求1所述的设备，其中所述晶体管经配置以当处于第一状态时将所述触发电压的所述量值调整到第一电压且当处于第二状态时将所述触发电压的所述量值调整到第二电压。
7.根据权利要求6所述的设备，其中所述第一状态与操作模式相关联，且其中所述第二状态与静电放电模式相关联。
8.根据权利要求6所述的设备，其中所述第一电压大于所述第二电压。
9.根据权利要求1所述的设备，其进一步包括与所述晶闸管并联耦合到所述节点的受保护电路。
10.根据权利要求1所述的设备，其中所述过电压事件为静电放电ESD事件。
11.一种设备，其包括：
掺杂有第一掺杂剂类型的第一阱；
掺杂有第二掺杂剂类型的所述第一阱内的第一区域及第二区域；
掺杂有所述第二掺杂剂类型的第二阱，所述第二阱在所述第一阱内；
掺杂有所述第一掺杂剂类型的所述第二阱内的第三区域；
栅极；
其中所述第一区域、所述栅极、所述第一阱及所述第二区域一起形成晶体管，且所述第三区域、所述第二阱、所述第一阱及所述第二区域一起形成晶闸管。
12.根据权利要求11所述的设备，其中所述第三区域、所述第二阱及所述第一阱一起形成所述晶闸管的第一双极结型晶体管BJT，且其中所述第二阱、所述第一阱及所述第二区域一起形成所述晶闸管的第二BJT。
13.根据权利要求11所述的设备，其中所述第三区域耦合到节点，且其中所述第二阱耦合到所述第一区域。
14.根据权利要求13所述的设备，其中所述第一掺杂剂类型为n型掺杂剂且所述第二掺杂剂类型为p型掺杂剂，且其中所述晶闸管经配置以响应于所述节点具有与触发电压相比具有更大负量值的负电压而使来自所述节点的电流放电。
15.根据权利要求11所述的设备，其中基于所述晶体管的状态调整所述触发电压，其中当所述晶体管的所述栅极的电压具有第一值时，所述晶体管处于第一状态；且当所述晶体管的所述栅极的所述电压具有第二值时，所述晶体管处于第二状态。
16.一种设备，其包括：
电路，其耦合到负输入节点；
保护电路，其与输入电路并联耦合到所述负输入节点，所述保护电路包含晶闸管及晶体管，所述晶闸管经配置以使与所述负输入节点处的过电压事件相关联的电流放电，其中所述过电压事件包含与所述晶闸管的触发电压相比具有更大负量值的在所述负输入节点处的负电压，其中所述晶体管耦合到所述晶闸管且经配置以调整所述触发电压。
17.根据权利要求16所述的设备，其中所述晶体管经配置以基于在所述晶体管的栅极处的电压来调整所述触发电压。
18.根据权利要求16所述的设备，其中当处于第一模式时，所述晶体管经配置以将所述触发电压调整到第一电压，且其中当处于第二模式时，所述晶体管经配置以将所述触发电压调整到第二电压。
19.根据权利要求16所述的设备，其中所述第一电压与所述第二电压相比具有更大负量值。
20.根据权利要求16所述的设备，其中所述晶体管为p型场效应晶体管，其中所述晶闸管为共享所述晶体管的漏极的可控硅整流器。
21.一种方法，其包括：
响应于参考节点与负输入节点之间的电压差分超过晶闸管的触发电压而触发晶闸管以使来自负输入节点的电流放电到所述参考节点；及
响应于触发所述晶闸管而通过所述晶闸管使电流放电到所述参考节点。
22.根据权利要求21所述的方法，其进一步包括：
当处于操作模式时，使用耦合到所述晶闸管的p型晶体管将触发电压调整到第一值；及
当处于静电放电ESD模式时，使用耦合到所述晶闸管的所述晶体管将触发电压调整到第二值。
23.根据权利要求22所述的方法，其中所述晶体管为p型晶体管，其中所述晶闸管包含第一双极结型晶体管及第二BJT，其中所述晶体管耦合到所述第一BJT的基极及所述第二BJT的集电极。
24.根据权利要求22所述的方法，其中所述第一值与所述第二值相比具有更大负量值。
25.根据权利要求22所述的方法，其中当处于所述操作模式时，在所述晶体管的栅极处的电压为第一栅极电压；且当处于所述ESD模式时，在所述晶体管的所述栅极处的所述电压为第二栅极电压。
26.根据权利要求22所述的方法，其进一步形成来自所述晶体管的源极、漏极及块体的横向BJT。
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