KR20150122802A - 과전압 이벤트 보호 장치 및 방법 - Google Patents

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마이크론 테크놀로지, 인크.
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Abstract

정전 방전 이벤트로부터 회로를 보호하기 위한 것과 같은, 회로, 집적 회로, 장치, 및 방법이 개시된다. 예시적인 장치는, 노드에 연결되는, 그리고, 상기 노드에서 과전압 이벤트와 연관된 전압을 제한하고 전류를 방전하도록 구성되는, 사이리스터를 포함한다. 상기 과전압 이벤트는 상기 사이리스터의 트리거 전압을 넘는 크기를 가진 음전압을 포함한다. 상기 예시적인 장치는 상기 사이리스터에 연결되는, 그리고, 상기 트리거 전압의 크기를 조정하도록 구성되는, 트랜지스터를 더 포함한다.　

Description

과전압 이벤트 보호 장치 및 방법 {APPARATUSES AND METHOD FOR OVER-VOLTAGE EVENT PROTECTION}
상호 참조
본 출원은 2013년 3월 12일 출원된 미국특허가출원 제13/795,425호의 우선권을 주장하며, 그 내용 전체는 여기서 임의의 용도로 참고자료로 포함된다.
기술분야
발명의 실시예는 일반적으로 집적 회로에 관한 것이고, 특히, 예시되는 실시예들 중 하나 이상에서, 정전 방전 보호 회로를 가진 트리거 회로를 포함하는 회로에 관한 것이다.　
집적 회로는 본드 패드, 입력 패드, 입/출력 핀, 다이 단자, 다이 패드, 접촉 패드, 등과 같은 입력 노드, 출력 노드, 또는 입/출력 노드를 통해 외부 회로에 연결가능하다. 집적 회로는 집적 회로의 취급, 검사, 및 작동 중 정전 방전(ESD)에 의해 야기되는 전압과 같은, 한도 초과 전기 이벤트에 의해 야기되는 손상을 입을 수 있는, 트랜지스터와 같은 회로 구성요소를 포함하는 작동 회로를 종종 포함한다. 한도 초과 전기 이벤트(가령, ESD 이벤트)는 적절히 보호되지 않을 경우 집적 회로의 회로에 손상을 입힐 수 있다. 통상적으로, 민감한 회로 구성요소들은 한도 초과 전기 이벤트에 의해 야기되는 손상을 방지하기 위해 ESD 보호 회로를 통해 한도 초과 전기 이벤트로부터 보호될 수 있다. 통상적으로, ESD 보호 회로는 위 언급한 노드들 중 하나와 연관된다.
ESD 보호 회로는 집적 회로의 작동 회로가 손상되기 전에 한도 초과 전기 이벤트와 연관된 전압을 (가령, 전류를 방전 또는 분로시킴으로써) 제한하거나 클램핑하기 위해 VCC와 같은 전압 공급원에 대한, 및/또는 접지부와 같은 기준 전압에 대한, 전도 경로를 제공하는 회로를 포함할 수 있다. 일부 회로 구성요소들이 회로 구성요소의 손상없이 일부 과도 ESD 전압을 제한할 수 있지만, 다른 회로 구성요소들이 ESD 전압의 결과로 손상될 수 있다. 예를 들어, 고속 입력 또는 출력 회로(또는 다른 전용 회로 구성요소)는 과도 ESD 전압 또는 전류를 거의 내지 전혀 감내하지 못할 수 있다. 다시 말해서, 일부 회로는 자체 보호 기능이 없을 수 있다. 또한, 반도체 디바이스가 계속 소형화됨에 따라, 회로 구성요소가 한도 초과 전기 이벤트에 빠지기 쉽고 이를 감내하기 어려워질 수 있다. 그리고, 회로 구성요소가 작은 레벨의 과도 ESD 전압 또는 전류를 감내할 수 있는 경우에도, ESD 보호 회로의 항복 전압이 예를 들어, 회로 구성요소의 항복 전압보다 낮을 수 있다. 이러한 경우에, 전용 ESD 회로가 추가되어, 트랜지스터의 항복 전압 아래로 ESD 전압 레벨의 클램핑을 도울 수 있다.　
일부 전용 ESD 회로는 "스냅-백" 특성을 나타내는 회로 구성요소를 포함한다. 일반적으로, 스냅-백 특성은 트리거 조건을 포함하며, 이러한 트리거 조건을 넘을 때, 회로가 저-임피던스 상태에 들어가게 된다. 저-임피던스 상태는 노드 상의 전기적 조건이 최소 홀드 조건(가령, 최소 홀딩 전압 및/또는 전류 레벨)을 넘어설 때 유지된다. 스냅백 특성을 가진 기존 회로의 예는 과잉 가동된 금속-산화물-반도체(MOS) 트랜지스터를 포함한다.　
스냅백 회로를 이용하여 적절한 보호 회로를 설계시, 트리거 조건은 충분히 낮아서, 항복 조건이 작동 회로에 대해 발생하기 전에 보호를 제공할 수 있다. 음전위 노드에 연결된 작동 회로의 기존 보호 회로의 예는 대형 P-타입 전계 효과 트랜지스터(PFET)를 이용하여 형성되는 ESD 클램프를 포함할 수 있다. 이러한 경우에, 예를 들어, 한도 초과 전기 이벤트로부터 (접지와 같은 기준 전압에 대해) 큰 음 전압이 노드에 제공될 경우, 과도 ESD 전압이 제한될 수 있고, ESD 전류는 큰 ESD 클램프를 통해 접지부로 방전될 수 있다. 그러나, 큰 ESD 클램프는 구현을 위해 큰 풋프린트를 필요로한다. ESD 전압 보호 회로는 작동 회로를 보호할 수 있지만, 더 작은 풋프린트 요건이 요망된다.
장치들의 예가 제공된다. 일례의 장치는, 노드에 연결되는, 그리고, 상기 노드에서 과전압 이벤트와 연관된 전류를 방전하도록 구성되는, 사이리스터를 포함할 수 있다. 상기 과전압 이벤트는 상기 사이리스터의 트리거 전압을 넘는 크기를 가진 음전압을 포함할 수 있다. 상기 일례의 장치는 상기 사이리스터에 연결되는, 그리고, 상기 트리거 전압의 크기를 조정하도록 구성되는, 트랜지스터를 더 포함할 수 있다.　
예시적인 장치는 제 1 도펀트 타입으로 도핑된 제 1 웰과, 제 2 도펀트 타입으로 도핑된 상기 제 1 웰 내의 제 1 영역 및 제 2 영역을 포함할 수 있다. 상기 예시적인 장치는 상기 제 2 도펀트 타입으로 도핑되는 제 2 웰 - 상기 제 2 웰은 상기 제 1 웰 내에 위치함 - 과, 상기 제 1 도펀트 타입으로 도핑된 상기 제 2 웰 내의 제 3 영역과, 게이트를 더 포함할 수 있다. 상기 제 1 영역, 상기 게이트, 상기 제 1 웰, 및 상기 제 2 영역은 함께 트랜지스터를 형성하고, 상기 제 3 영역, 상기 제 2 웰, 상기 제 1 웰, 및 상기 제 2 영역은 함께 사이리스터를 형성할 수 있다.　
예시적인 장치는 음의 입력 노드에 연결되는 회로와, 상기 입력 회로에 병렬로 상기 음의 입력 노드에 연결되는 보호 회로를 포함할 수 있다. 상기 보호 회로는 사이리스터 및 트랜지스터를 포함할 수 있다. 상기 사이리스터는 상기 음의 입력 노드에서 과전압 이벤트와 연관된 전류를 방전시키도록 구성될 수 있다. 상기 과전압 이벤트는 상기 사이리스터의 트리거 전압보다 음성이 큰 음의 입력 노드에서 음전압을 포함할 수 있다. 상기 트랜지스터는 상기 사이리스터에 연결될 수 있고, 상기 트리거 전압의 크기를 조정하도록 구성될 수 있다.　
예시적인 방법이 여기서 개시된다. 예시적인 방법은 기준 노드와 음의 입력 노드 간의 전압차가 사이리스터의 트리거 전압을 넘음에 응답하여 상기 음의 입력 노드로부터 상기 기준 노드로 전류를 방전하도록 상기 사이리스터를 트리거링하는 단계를 포함할 수 있다. 상기 예시적인 방법은 상기 사이리스터의 트리거링에 응답하여 상기 사이리스터를 통해 상기 기준 노드로 전류를 방전시키는 단계를 더 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 정전 방전(ESD) 보호 회로를 포함하는 예시적 장치의 블록도이고,
도 2는 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 예시적 장치의 블록도이며,
도 3은 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 예시적 장치의 블록도이고,
도 4는 발명의 일 실시예에 따른 도 3의 ESD 보호 회로를 구현하는 집적 회로의 단면도이며,
도 5는 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 메모리의 개략도다.　
발명의 실시예들에 대한 충분한 이해를 제공하기 위해 소정의 세부사항들이 아래에 제시된다. 그러나, 이러한 특정 세부사항없이 발명의 실시예들이 실시될 수 있음은 당 업자에게 명백하다. 더욱이, 여기서 설명되는 본 발명의 특정 실시예들은 예를 들어 제공되는 것일 뿐, 발명의 범위를 이러한 특정 실시예로 제한해서는 안된다. 다른 예에서, 발명의 본질을 불필요하게 흐리는 것을 막기 위해, 잘 알려진 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 작동은 세부적으로 도시되지 않는다.　
도 1은 발명의 일 실시예에 따른 정전 방전(ESD) 보호 회로를 포함하는 장치를 도시한다. 여기서 사용되는 바와 같이, 장치들의 예는 집적 회로, 메모리 디바이스, 메모리 시스템, 정전 디바이스 또는 시스템, 스마트폰, 태블릿, 컴퓨터, 서버, 등을 포함할 수 있다. 장치(100)는 피보호 회로(105) 및 보호 회로(115)를 포함할 수 있다. 보호 회로(115)는 피보호 회로(105)와 병렬로 패드(110)에 연결될 수 있다.
보호 회로(115)는 위험한 이벤트로부터 피보호 회로(105)의 보호를 돕도록 구성될 수 있다. 예를 들어, 보호 회로(115)는 (과전압 이벤트와 같은) 한도 초과 전기 이벤트, 예를 들어, 정전 방전(ESD) 또는 전기 노이즈 이벤트에 의해 손상될 수 있는 피보호 회로(105)의 전기 구성요소들의 보호를 도울 수 있다. 한도 초과 전기 이벤트 또는 다른 노이즈가 집적 회로 내 임의의 소스로부터 나타날 수 있으나, 외부 소스로부터 패드(110) 또는 다른 외부 노드를 통해 나타날 수도 있다. 예를 들어, 사용자 또는 금속부 또는 그외 다른 물체가 패드(110)를 터치하면, 이 접촉이 한도 초과 전기 이벤트를 유도할 수 있다. 보호 회로(115)는 기준 노드(150)에 대한 한도 초과 전기 또는 기타 이벤트와 연관된 전류의 방전 및 전압의 제한(가령, 클램핑)을 도울 수 있다. 일부 실시예에서, 보호 회로는 기준 노드(150)에 대한 한도 초과 전기 또는 다른 이벤트와 연관된 전류를 방전시킴으로써 한도 초과 전기 또는 기타 이벤트와 연관된 전압을 제한할 수 있다. 보호 회로(115)는 전압의 제한(가령, 클램핑)을 추가로 도울 수 있다.
보호 회로(115)는 전도 경로 회로(120) 및 트리거 회로(130)를 포함할 수 있다. 전도 경로 회로(120)는 패드(110)와 기준 노드(150) 사이에 전류 방전 경로를 제공할 수 있다. 전도 경로 회로(120)는 전도 경로 회로(120)의 트리거 전압의 크기를 넘어서는 기준 노드(150)와 패드(110) 간의 전압차에 응답하여 기준 노드(150)와 패드(110) 간에 전류를 방전함으로써 전기 조건을 적어도 부분적으로 방전시킬 수 있다. 트리거 회로(130)는 제어 노드(140)의 값에 기초하여 전도 경로 회로(120)의 트리거 전압을 조정하도록 구성될 수 있다. 예를 들어, 제 1 값을 가진 제어 노드(140)에 응답하여, 트리거 회로(130)는 전도 경로 회로(120)가 제 1 트리거 전압을 갖게 할 수 있다. 더욱이, 제 2 값을 가진 제어 노드(140)에 응답하여, 트리거 회로(130)는 전도 경로 회로(120)가 제 2 트리거 전압을 갖게 할 수 있다. 일부 실시예에서, 제어 노드(140)의 전압은 장치가 작동 모드에 있을 때 제어 노드(140)의 전압이 제 1 값을 갖고 장치(100)가 ESD 모드에 있을 때 제 2 값을 가질 수 있도록 변조될 수 있다. 일부 실시예에서, 제어 노드(140)의 제 1 값은 VCC 전압으로 설정될 수 있고, 제어 노드(140)의 제 2 값은 접지와 같은 기준 전압일 수 있다.
일부 실시예에서, 패드(110)는 장치가 작동 모드에 있을 때 음전압 노드일 수 있고, 전도 경로 회로(120)는 기준 노드(150)와 패드(110) 간에 음의 방전 경로를 제공하도록 구성될 수 있다. 전도 경로 회로(120)는, 트리거 전압을 넘어서는(가령, 트리거 전압보다 음성이 더 큰) 기준 노드(150)와 패드(110) 간의 전압차의 크기에 응답하여, 기준 노드(150)와 패드(110) 간에 전도 경로를 제공하도록 구성되는 사이리스터(가령, 실리콘-제어 정류기(SCR))를 포함할 수 있다. 전도 경로를 이용하여, 패드(110)에 제공되는 전류를 방전시킬 수 있다. 전도 경로 회로(120)는 홀딩 조건에 있을 때(가령, 기준 노드(150)와 패드(110) 간의 전압차 크기가 전도 경로 회로(120)의 홀딩 전압 미만으로 감소할 때까지) 전도 경로 회로를 통해 전류를 계속 방전시킬 수 있다.
일부 실시예에서, 트리거 회로(130)는 PFET의 상태에 기초하여 전도 경로 회로(120)의 트리거 전압을 조정하도록 구성되는 p-타입 FET(PFET)를 포함할 수 있다. 예를 들어, PFET가 제 1 상태에 있을 때, 전도 경로 회로(120)는 제 1 트리거 전압을 갖고, PFET가 제 2 상태에 있을 때 전도 경로 회로(120)는 제 2 트리거 전압을 가진다. PFET의 상태는 제어 노드(140)의 값(가령, 전압)에 응답하여 제어될 수 있다. PFET는 전도 경로 회로(120)와 병렬로 연결될 수 있고, PFET의 게이트는 제어 노드(140)에 연결될 수 있다. 도 1이 보호 회로(115)와 병렬로 피보호 회로(105)를 도시하지만, 보호 회로가 피보호 회로와 직렬로 배치될 수도 있고, 또는 심지어 피보호 회로와 병합될 수도 있다. 일부 실시예에서, 전도 경로 회로(120)는 ESD 또는 다른 노이즈 이벤트에 응답하여 패드(110)에 제공되는 전류를 방전하도록 구성되는 추가 회로를 포함할 수 있다.
도 2는 발명의 일 실시예에 따른 장치(200)를 도시한다. 장치(200)는 피보호 회로(105) 및 보호 회로(215)를 포함할 수 있다. 피보호 회로(105)는 도 1에 도시되는 것과 유사하다. 보호 회로(215)는 피보호 회로(105)와 병렬로 패드(210)에 연결될 수 있다. 보호 회로(115)는 트리거 회로(230)에 병렬로 연결된 전도 경로 회로(220)를 포함할 수 있다. 트리거 회로(230)는 트리거 쌍극성 정션 트랜지스터(BJT)(232) 및 트리거 트랜지스터(234)를 포함할 수 있다.
일부 실시예에서, 트리거 회로(230)는 트리거 트랜지스터(234)와 병합된 트리거 BJT(232)를 포함한다. 트리거 BJT(232)는, 도 4에 추가로 설명되는 바와 같이, 트리거 트랜지스터(234)의 동체가 트리거 BJT(232)의 적어도 일부분과 n-웰을 공유한다는 점에서 트리거 트랜지스터(234)와 "병합"된다. 그러나, 도 2로 돌아가면, 트리거 회로(230)는 트리거 BJT(232) 및 트리거 트랜지스터(234)를 포함하는 것으로 보일 수 있다. 트리거 BJT(232)는 래터럴 p-n-p 타입 BJT일 수 있고, 에미터 및 베이스가 기준 노드(150)에 연결되고, 컬렉터는 전도 경로 회로(220)에 연결된다. 일부 실시예에서, 트리거 트랜지스터(234)는 PFET일 수 있고, 소스는 기준 노드(150)에 연결되고, 드레인은 전도 경로 회로(220)에 연결되며, 게이트는 제어 노드(240)에 연결된다.
작동시, 보호 회로(215)는 피보호 회로(105)가 해당 전류 및 전압을 관리하는 것보다, 한도 초과 전기 이벤트(또는 다른 노이즈 이벤트)로부터 나타나는 전압을 제한하고 적어도 일부 전류를 방전시킴으로써 피보호 회로(105)의 보호를 도울 수 있다. 예를 들어, 보호 회로(215)는 트리거 전압을 넘는 패드(210)에 제공되는 (가령, 기준 노드(150)의 전압에 비교할 때) 음전압에 응답하여, 기준 노드(150)로부터 전도 경로 회로(220)를 통해 패드(210)로 (가령, 전류를 방전시킴으로써) 전압을 제안하도록 구성될 수 있다. 트리거 전압은 트리거 트랜지스터(234)의 상태에 기초하여 조정될 수 있다. 트리거 트랜지스터(234)의 상태는 제어 노드(240)의 값(가령, 전압)에 기초하여 제어될 수 있다. 예를 들어, 트리거 트랜지스터(234)에 의해 설정된 트리거 전압은, 제어 노드(240)의 전압이 트리거 트랜지스터(234)의 임계 전압보다 낮을 때(가령, 트리거 트랜지스터(234)가 제 2 상태에 있을 때)보다 제어 노드(240)의 전압이 트리거 트랜지스터(234)의 임계 전압을 넘을 때(가령, 트리거 트랜지스터(234)가 제 1 상태에 있을 때), 더 클 수 있다. 일부 실시예에서, 장치(200)가 작동 모드에 있을 때 트리거 트랜지스터(234)가 제 1 상태에 있을 수 있고(가령, 제어 노드(240)의 전압이 트리거 트랜지스터(234)의 임계 전압보다 큼), 장치(200)가 ESD 모드에 있을 때 트리거 트랜지스터(234)가 제 2 상태에 있을 수 있다(가령, 제어 노드(240)의 전압이 트리거 트랜지스터(234)의 임계 전압보다 작다). 전도 경로 회로(220)의 트리거 전압을 조정하기 위해 트리거 트랜지스터(234)를 갖는 트리거 회로(230)를 포함하는 보호 회로(215)는, 대형 PFET 를 포함하는 기존 ESD 보호 회로에 비해 소형의 풋프린트를 가질 수 있다.
도 3은 발명의 일 실시예에 따른 장치(300)를 도시한다. 장치(300)는 피보호 회로(105) 및 보호 회로(315)를 포함한다. 피보호 회로(105)는 도 1 및 도 2에 도시되는 것과 유사하다. 보호 회로(315)는 피보호 회로(105)와 병렬로 패드(310)에 연결될 수 있다. 보호 회로(315)는 트리거 회로(330)에 병렬로 연결된 전도 경로 회로(320)를 포함할 수 있다. 트리거 회로(330)는 트리거 트랜지스터(334) 및 트리거 BJT(332)를 포함할 수 있다. 일부 실시예에서, 트리거 회로(330)는 트리거 트랜지스터(334)와 병합된 트리거 BJT(332)를 포함한다. 일부 실시예에서, 트리거 BJT(332)는 래터럴 p-n-p 타입 BJT일 수 있고, 에미터 및 베이스가 기준 노드(150)에 연결되고, 컬렉터는 전도 경로 회로(320)에 연결된다. 일부 실시예에서, 트리거 트랜지스터(334)는 PFET일 수 있고, 소스는 기준 노드(150)에 연결되고, 드레인은 전도 경로 회로(320)에 연결되며, 게이트는 제어 노드(340)에 연결된다. 보호 회로(315)는 도 1의 보호 회로(115) 및 도 2의 보호 회로(215)에 대응할 수 있다. 전도 경로 회로(320)는 트리거 회로(330)에 의해 제어되는 트리거 전압을 가진 (기준 노드(150)로부터 패드(310)까지) 음의 방향일 수 있다.
전도 경로 회로(320)는 패드(310)와 기준 노드(150) 사이에 연결된 음의 방향 SCR일 수 있다. SCR은 도 3에서 제 1 BJT(322) 및 제 2 BJT(324)로 표현된다. 제 1 BJT(322)는 n-p-n 타입 BJT일 수 있고, 제 2 BJT(324)는 p-n-p 타입 BJT일 수 있으며, 아래에서 더 상세히 설명되는 바와 같이, p-타입 베이스-컬렉터 영역을 공유할 수 있고, n-타입 컬렉터-베이스 영역을 공유할 수 있다. 전도 경로 회로(320)는, 트리거 전압을 넘어서는(가령, 트리거 전압보다 음성이 더 큰) 기준 노드(150)와 패드(310) 간의 전압차의 크기에 응답하여, (가령, 전류를 방전시킴으로써) 기준 노드(150)와 패드(310) 간의 전압을 제한하도록 구성될 수 있다. 트리거 회로(330)는 전도 경로 회로(320)의 트리거 전압을 조정하도록 구성될 수 있다. 예를 들어, 트리거 회로(330)의 트리거 트랜지스터(334)의 상태에 기초하여 전도 경로 회로(320)의 트리거 전압이 조정될 수 있다.
도 3이 제 1 BJT(322) 및 제 2 BJT(324)를 별도의 디바이스로 도시하지만, 도 4에 도시되고 아래에 논의되는 바와 같이, 제 1 BJT(322) 및 제 2 BJT(324)는 별도의 디바이스가 아닐 수 있고, 대신 도핑된 영역을 공유할 수 있으며, 따라서, 2개의 개별 BJT를 형성하기 보다는 n-p-n 타입 사이리스터를 형성할 수 있다. 예를 들어, 제 1 BJT(322)의 베이스는 제 2 BJT(324)의 컬렉터와 동일한 도핑 영역(가령, 도 4의 분리된 p-웰 ISO-PWELL(460))을 공유할 수 있고, 제 1 BJT(322)의 컬렉터는 제 2 BJT(324)의 베이스와 동일한 도핑 영역(가령, 도 4의 n-웰 NWELL(410))을 공유할 수 있다. 그러나, 도 3으로 돌아가면, 전도 경로 회로(320)의 SCR은 제 1 BJT(322) 및 제 2 BJT(324)를 포함하는 것으로 보일 수 있다.
더욱이, 도 3이 트리거 BJT(332) 및 트리거 트랜지스터(334)를 별도의 디바이스로 도시하지만, 도 4에 도시되고 아래 논의되는 바와 같이, 트리거 BJT(332) 및 트리거 트랜지스터(334)는 별도의 것이 아니라 도핑 영역을 공유할 수 있다. 예를 들어, 트리거 BJT(332)의 컬렉터는 트리거 트랜지스터(334)의 드레인과 동일한 도핑 영역(가령, 도 4의 p+ 영역(470))을 공유할 수 있고, 트리거 BJT(332)의 에미터는 트리거 트랜지스터(334)의 소스와 동일한 도핑 영역(가령, 도 4의 p+ 영역(472))을 공유할 수 있다. 추가적으로, 트리거BJT(332)의 베이스는 트리거 트랜지스터(334)의 동체와 동일한 도핑 영역(가령, 도 4의 NWELL(410))을 공유할 수 있다.
작동시, 전도 경로 회로(320)는, 트리거 전압을 넘어서는(가령, 트리거 전압보다 음성이 더 큰) 기준 노드(150)와 패드(310) 간의 전압차에 응답하여, 기준 노드(150)와 패드(310) 간에 전도 경로를 제공한다. 알려진 바와 같이, SCR은 트리거링될 때 "스냅백"(snapback) 전류-전압 관계를 나타낸다. 전도 경로 회로(320)의 SCR의 스냅백 특성은 피보호 회로(105)의 보호에 유리하게 사용된다. 트리거 회로(330)의 트리거 트랜지스터(334)는 게이트 변조를 통해 전도 경로 회로(320)의 트리거 전압을 효과적으로 조정하도록 구성될 수 있다. 예를 들어, 제어 노드(340)는 제 1 전압을 가질 수 있다. 제 1 전압을 가진 제어 노드(340)에 응답하여, 트리거 트랜지스터(334)가 제 1 상태에 놓일 수 있다. 제 1 상태에 있는 트리거 트랜지스터(334)에 응답하여, 전도 경로 회로(320)가 제 1 트리거 전압을 가질 수 있다. 더욱이, 제어 노드(340)가 제 2 전압을 가질 수 있다. 제 2 전압을 가진 제어 노드(340)에 응답하여, 트리거 트랜지스터(334)가 제 2 상태에 놓일 수 있다. 제 2 상태에 있는 트리거 트랜지스터(334)에 응답하여, 전도 경로 회로(320)가 제 2 트리거 전압을 가질 수 있다. 제 1 트리거 전압 또는 제 2 트리거 전압을 가진 전도 경로 회로(320)의 결과로, 전도 경로 회로(320)는 한도 초과 전기 이벤트로부터 나타나는 전류를 방전시킬 만큼 충분히 낮은 전압으로 트리거링될 수 있고, 한도 초과 전기 이벤트에 의한 피보호 회로(105) 손상을 방지하기 위해 충분히 낮은 전압까지 전압 피보호 회로(105)를 추가로 클램핑하도록 트리거링될 수 있다.
도 4는 n-웰 NWELL(410) 내의 분리된 p-웰 ISO-PWELL(460)을 구현하는 발명의 일 실시예에 따른 도 3의 보호 회로(315)의 단면도를 도시하는 장치(301)를 도시한다. NWELL(410)은 n-타입 도펀트로 도핑되고, ISO_PWELL(460)은 p-타입 도펀트로 도핑된다.
앞서 설명한 바와 가팅, 도 3이 전도 경로 회로(330)의 제 1 BJT(322) 및 제 2 BJT(324)를 별도의 디바이스로 도시하지만, 도 4에 도시되는 바와 같이, 제 1 BJT(322) 및 제 2 BJT(324)는 별도의 디바이스가 아닐 수 있고, 대신 도핑된 영역을 공유할 수 있다. 도 4를 참조하면, 전도 경로 회로(320)의 (도 3의) 제 1 BJT(322)는 패드(310)에 연결된 n+ 영역(464)(가령, 에미터), ISO-PWELL(460)(가령, 베이스), 및 n+ 영역(480)을 통해 기준 노드(150)에 연결된 NWELL(410)(가령, 컬렉터)을 포함한다. 더욱이, 전도 경로 회로(320)의 (도 3의) 제 2 BJT(324)는 ISO-PWELL(460)(가령, 컬렉터), 트리거 BJT(332)의 베이스와 공유되는 NWELL(410), 및 트리거 BJT(332)의 컬렉터와 공유되는, 기준 노드(150)에 연결되는 p+ 영역(470)(가령, 에미터)을 포함한다. 따라서, 전도 경로 회로(320)는 단일 p-n-p-n 디바이스(가령, p (p+ 영역(470)) - n (NWELL(410)) - p (ISO-PWELL(460)) - n (464) 디바이스)일 수 있다.
더욱이, 앞서 설명한 바와 같이, 도 3이 트리거 BJT(332) 및 트리거 트랜지스터(334)를 별도의 디바이스로 도시하지만, 도 4에 도시되는 바와 같이, 트리거 회로(330)의 트리거 BJT(332) 및 트리거 트랜지스터(334)는 도핑 영역을 공유할 수 있다. 도 4를 참조하면, 트리거 회로(330)의 (도 3의) 트리거 BJT(332)는 기준 노드(150)에 연결된 p+ 영역(470)(가령, 에미터), n+ 영역(480)을 통해 기준 노드(150)에 연결된 NWELL(410)(가령, 베이스), 및 p+ 영역(가령, 컬렉터)를 포함한다. 더욱이, 트리거 회로(330)의 트리거 트랜지스터(334)는 트리거 BJT(332)의 에미터와 공유되는 p+ 영역(470)(가령, 소스), 제어 노드(340)에 연결된 게이트(474)(가령, 게이트), 트리거 BJT(332)의 컬렉터와 공유되는 p+ 영역(472)((가령, 컬렉터), 및 트리거 BJT(332)의 베이스와 공유되는 NWELL(410)(가령, 동체)를 포함한다. 따라서, 트리거 회로(330)는 하나의 게이트(474)를 가진 단일 p-n-p 디바이스(가령, p (p+ 영역(470)) - n (NWELL(410)) - p (p+ 영역(472) 디바이스)일 수 있다. p+ 영역(472)은 p+ 영역(462)을 통해 ISO-PWELL(460)에 연결될 수 있다.
작동시, 장치(301)의 트리거 회로(330)는 제어 노드(340)의 전압에 기초하여 장치(301)의 트리거 전압을 조정하도록 구성될 수 있다. 패드(310)와 기준 노드(150) 간의 음의 전압차가 트리거 전압을 넘음(트리거 전압보다 더 음성인 경우)에 응답하여(가령, 한도 초과 전기 이벤트 또는 다른 노이즈 이벤트에 응답하여), 전도 경로 회로(320)는 기준 노드(150)와 패드(310) 간에 전도 경로를 제공할 수 있다. 트리거 회로(330)는 트리거 회로(330)의 상태에 기초하여 ISO-PWELL(460)의 전압을 조정하도록 구성되어, 트리거 회로(330)의 트리거 전압을 조정한다. 트리거 회로(330)의 상태는 제어 노드(340)의 전압에 응답하여 제어된다. 예를 들어, 제 노드(340)가 제 1 전압을 가짐에 응답하여, 트리거 회로(330)가 제 1 상태에 놓인다. 제 1 상태에 있는 트리거 회로(330)에 기초하여, 전도 경로 회로(320)가 제 1 트리거 전압을 가진다. 더욱이, 제 2 전압을 가진 제어 노드(340)에 응답하여, 트리거 회로(330)가 제 2 상태에 놓인다. 제 2 상태에 있는 트리거 회로(330)에 기초하여, 전도 경로 회로(320)가 제 2 트리거 전압을 가진다. 실시예에서, 제 1 모드는 작동 모드이고 제 2 모드는 ESD 보호 모드다. 일부 예에서, 제어 노드(340)의 제 1 전압은 제어 노드(340)의 제 2 전압보다 크고, 전도 경로 회로(320)의 제 1 트리거 전압은 전도 경로 회로(320)의 제 2 트리거 전압보다 크다. 예를 들어, 작동 모드 중, 음의 작동 전압(가령, 0 내지 -4.1 볼트)가 패드(310)에서 예상된다. 따라서, 트리거 전압은 피보호 회로(105) 작동의 간섭을 피하기 위해 패드(310)에서 예상되는 음의 작동 전압보다 더 음성이 큰 전압으로 낮아져야 하며, 따라서, 패드(310)에서의 손상 전압으로부터 피보호 회로(105)에 대한 보호를 제공할 수 있게 된다. 더욱이, ESD 모드에 있을 때, 패드(310)에서는 전압이 거의 또는 전혀 기대되지 않는다. 따라서, 트리거 전압은 패드(310)에 전하가 축적되는 것을 방지하기 위해 작동 모드 중 사용되는 트리거 전압보다 음성이 약한 전압으로 설정될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리(500)의 일부분을 도시한다. 메모리(500)는 예를 들어, DRAM 메모리 셀, SRAM 메모리 셀, 플래시 메모리 셀, 상변화 메모리 셀, 또는 일부 다른 타입의 메모리 셀일 수 있는, 메모리 셀들의 어레이(502)를 포함한다. 메모리(500)는 다양한 메모리 작동 수행을 위해, 명령 버스(508)를 통해 메모리 명령을 수신하는, 그리고, 메모리(500) 내에 대응하는 제어 신호를 발생시키는, 명령 디코더(506)를 포함한다. 로우 및 칼럼 어드레스 신호들이 어드레스 버스(520)를 통해 메모리(500)에 인가되고, 어드레스 래치(510)에 제공된다. 그 후 어드레스 래치는 별도의 칼럼 어드레스 및 별도의 로우 어드레스를 출력한다.
로우 및 칼럼 어드레스는 각각 어드레스 래치(510)에 의해 로우 디코더(522) 및 칼럼 어드레스 디코더(528)에 제공된다. 칼럼 어드레스 디코더(528)는 각자의 칼럼 어드레스에 대응하는 어레이(502)를 통해 연장되는 비트 라인을 선택한다. 로우 디코더(522)는 수신되는 로우 어드레스에 대응하는 어레이(502) 내 메모리 셀들의 각자의 로우를 활성화시키는 워드 라인 드라이버(524)에 연결된다. 수신되는 칼럼 어드레스에 대응하는 선택된 데이터 라인(가령, 비트 라인(들))은 입력-출력 데이터 버스(540)를 통해 데이터 출력 회로(534)에 읽기 데이터를 제공하도록 읽기/쓰기 회로(530)에 연결된다. 데이터 출력 회로(534)에 연결되는 출력 패드(542)는 메모리(500)에 전기적 연결을 위해 사용된다. 쓰기 데이터가 데이터 입력 회로(544) 및 메모리 어레이 읽기/쓰기 회로(530)를 통해 메모리 어레이(502)에 인가된다. 데이터 입력 회로(542)에 연결되는 입력 패드(546)는 메모리(500)에 전기적 연결을 위해 사용된다. 명령 디코더(506)는 메모리 어레이(502) 상의 다양한 작동 수행을 위해 명령 버스(508)에 인가되는 메모리 명령에 응답한다. 특히, 명령 디코더(506)는 메모리 어레이(502)로부터 데이터를 읽어들이고 메모리 어레이에 데이터를 쓰기 위해 내부 제어 신호를 발생시키는데 사용된다.
일부 실시예에서, 메모리(500)는 음의 입력 전압 VNEG을 수신하도록, 그리고 내부 전압 VINTERNAL을 제공하도록 구성되는 전압 제너레이터(518)를 또한 포함할 수 있다. 전압 제너레이터(518)는 SCR과 같은 보호 회로(514)에 연결될 수 있다. 보호 회로(514)는 비교적 높은 VNET 전압이 가령, 한도 초과 전기 이벤트로부터, 전압 제너레이터에 제공되는 경우에, 메모리(500)의 회로 보호를 도울 수 있다. 추가적으로, 앞서 논의한 바와 같이, 보호 회로(514)는 보호 회로(514)에 포함되는 SCR을 위한 트리거 조건을 변조시킬 수 있다. 일부 실시예에서, 보호 회로(514)는 앞서 논의한 바와 같이, 메모리(500)를 위한 파워-업 시퀀스에 사용될 수 있다. 즉, 메모리(500)에 전력 인가가 없을 때, 보호 회로(514)에 대한 트리거 조건이 비교적 낮다. 이에 반해, 파워 업 중, 또는 메모리(500)에 전력 인가 후, 보호 회로(514)에 대한 트리거 조건이 전력 인가가 없을 때에 비해 높은 트리거 조건으로 변조된다.
위로부터, 발명의 구체적 실시예들이 설명을 예시 용도로 여기서 설명되었으나, 발명의 사상 및 범위로부터 벗어나지 않으면서 다양한 변형예가 이루어질 수 있음을 이해할 수 있을 것이다. 예를 들어, 보호 회로(514)는 도 1의 보호 회로(115), 도 2의 보호 회로(215), 도 3의 보호 회로(315), 도 4의 전도 경로 회로(320) 및 트리거 회로(330), 또는 이들의 임의의 조합을 포함할 수 있다. 그러나, 보호 회로(514)는 동일 설계를 갖는 것으로 제한되지 않으며, 서로 다른 설계를 가질 수 있으며, 서로로부터 다른 회로를 포함할 수 있다. 예를 들어, 일부 실시예에서, 도 3의 보호 회로(315)는 음의 한도 초과 전기 이벤트로부터의 보호를 위해 구성될 수 있고, 다른 보호 회로는 양의 한도 초과 전기 이벤트로부터의 보호를 위해 구성되는 회로를 포함한다. 따라서, 발명은 첨부된 청구범위에 의해서만 제한된다.　
다양한 예시적 구성요소, 블록, 구조, 모듈, 회로, 및 단계들이 일반적으로 그 기능 측면에서 앞서 설명된 바 있다. 당 업자는 각각의 특정 애플리케이션을 위해 방식을 달리하면서 설명되는 기능을 구현할 수 있고, 그러나, 이러한 구현예 결정이 본 발명의 범위로부터 벗어나는 것으로 해석되어서는 안된다.　
개시되는 실시예의 앞서의 설명은 당 업자가 개시되는 실시예를 실시 또는 이용할 수 있도록 하기 위해 제공된다. 이러한 실시예에 대한 다양한 변형이 당 업자에게 명백하게 다가올 것이며, 여기서 규정되는 원리가 발명의 범위로부터 벗어남없이 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 여기서 도시되는 실시예에 제한되고자 하는 것이 아니며, 앞서 설명한 원리 및 신규한 특징에 맞게 가능한 가장 넓은 범위에 따라야 한다.　

Claims (26)

  1. 장치에 있어서,　
    노드에 연결되고, 상기 노드에서 과전압 이벤트와 연관된 전류를 방전하도록 구성되는 사이리스터 - 상기 과전압 이벤트는 상기 사이리스터의 트리거 전압을 넘는 크기를 가진 음전압을 포함함 - 와,　
    상기 사이리스터에 연결되고, 상기 트리거 전압의 크기를 조정하도록 구성되는, 트랜지스터를 포함하는, 장치.
  2. 제 1 항에 있어서, 상기 트랜지스터는 p-타입 전계 효과 트랜지스터인, 장치.
  3. 제 2 항에 있어서, 상기 사이리스터는 제 2 쌍극성 정션 트랜지스터(BJT)에 연결되는 제 1 쌍극성 정션 트랜지스터(BJT)를 포함하며, 상기 제 1 BJT는 상기 노드에 연결되고, 상기 제 2 BJT는 기준 노드에 연결되는, 장치.
  4. 제 3 항에 있어서, 상기 트랜지스터의 드레인은 상기 제 2 BJT의 컬렉터와 공유되는 상기 제 1 BJT의 베이스에 연결되고, 상기 트랜지스터의 소스는 상기 기준 노드에 연결되는, 장치.
  5. 제 1 항에 있어서, 상기 트랜지스터와 병합된 래터럴 BJT를 더 포함하는, 장치.
  6. 제 1 항에 있어서, 상기 트랜지스터는 상기 트리거 전압의 크기를, 제 1 상태일 때 제 1 전압으로, 그리고 제 2 상태일 때 제 2 전압으로 조정하도록 구성되는, 장치.
  7. 제 6 항에 있어서, 상기 제 1 상태는 작동 모드와 연관되고, 상기 제 2 상태는 정전 방전 모드와 연관되는, 장치.
  8. 제 6 항에 있어서, 상기 제 1 전압이 상기 제 2 전압보다 큰, 장치.
  9. 제 1 항에 있어서, 상기 사이리스터와 병렬로 상기 노드에 연결되는 피보호 회로를 더 포함하는, 장치.
  10. 제 1 항에 있어서, 상기 과전압 이벤트가 정전 방전(ESD) 이벤트인, 장치.
  11. 장치에 있어서,　
    제 1 도펀트 타입으로 도핑되는 제 1 웰과,　
    제 2 도펀트 타입으로 도핑되는 상기 제 1 웰 내의 제 1 영역 및 제 2 영역과,　
    상기 제 2 도펀트 타입으로 도핑되는 제 2 웰 - 상기 제 2 웰은 상기 제 1 웰 내에 위치함 - 과,　
    상기 제 1 도펀트 타입으로 도핑되는 제 2 웰 내의 제 3 영역과,
    게이트를 포함하되,
    상기 제 1 영역, 상기 게이트, 상기 제 1 웰, 및 상기 제 2 영역은 함께 트랜지스터를 형성하고, 상기 제 3 영역, 상기 제 2 웰, 상기 제 1 웰, 및 상기 제 2 영역은 함께 사이리스터를 형성하는, 장치.
  12. 제 11 항에 있어서, 상기 제 3 영역, 상기 제 2 웰, 및 상기 제 1 웰은 함께 상기 사이리스터의 제 1 쌍극성 정션 트랜지스터(BJT)를 형성하고, 상기 제 2 웰, 상기 제 1 웰, 및 상기 제 2 영역은 함께 상기 사이리스터의 제 2 BJT를 형성하는, 장치.
  13. 제 11 항에 있어서, 상기 제 3 영역은 노드에 연결되고, 상기 제 2 웰은 상기 제 1 영역에 연결되는, 장치.
  14. 제 13 항에 있어서, 상기 제 1 도펀트 타입은 n-타입 도펀트이고 상기 제 2 도펀트 타입은 p-타입 도펀트이며, 상기 사이리스터는 트리거 전압보다 더 음성이 큰 음전압을 가진 상기 노드에 응답하여 상기 노드로부터 전류를 방전하도록 구성되는, 장치.
  15. 제 11 항에 있어서, 상기 트리거 전압은 상기 트랜지스터의 상태에 기초하여 조정되고, 상기 트랜지스터는 상기 트랜지스터의 게이트 전압이 제 1 값을 가질 때 제 1 상태에 있고, 상기 트랜지스터의 게이트 전압이 제 2 값을 가질 때 제 2 상태에 있는, 장치.
  16. 장치에 있어서,　
    음의 입력 노드에 연결되는 회로와,　
    상기 입력 회로와 병렬로 상기 음의 입력 노드에 연결되는 보호 회로 - 상기 보호 회로는 사이리스터 및 트랜지스터를 포함하고, 상기 사이리스터는 상기 음의 입력 노드에서 과전압 이벤트와 연관된 전류를 방전시키도록 구성되며, 상기 과전압 이벤트는 상기 사이리스터의 트리거 전압보다 음성이 큰 음의 입력 노드에서의 음전압을 포함하고, 상기 트랜지스터는 상기 사이리스터에 연결되고 상기 트리거 전압을 조정하도록 구성됨 - 를 포함하는, 장치.
  17. 제 16 항에 있어서, 상기 트랜지스터는 상기 트랜지스터의 게이트에서 전압에 기초하여 상기 트리거 전압을 조정하도록 구성되는, 장치.
  18. 제 16 항에 있어서, 제 1 모드에서, 상기 트랜지스터는 상기 트리거 전압을 제 1 전압으로 조정하도록 구성되고, 제 2 모드에서, 상기 트랜지스터는 상기 트리거 전압을 제 2 전압으로 조정하도록 구성되는, 장치.
  19. 제 16 항에 있어서, 상기 제 1 전압이 상기 제 2 전압보다 음성이 큰, 장치.
  20. 제 16 항에 있어서, 상기 트랜지스터는 p-타입 전계 효과 트랜지스터이고, 상기 사이리스터는 상기 트랜지스터의 드레인을 공유하는 실리콘-제어 정류기인, 장치.
  21. 방법에 있어서,　
    기준 노드와 음의 입력 노드 간의 전압차가 사이리스터의 트리거 전압을 넘음에 응답하여 상기 음의 입력 노드로부터 상기 기준 노드로 전류를 방전하도록 상기 사이리스터를 트리거링하는 단계와,
    상기 사이리스터의 트리거링에 응답하여 상기 사이리스터를 통해 상기 기준 노드로 전류를 방전시키는 단계를 포함하는, 방법.
  22. 제 21 항에 있어서,　
    작동 모드에서, 상기 사이리스터에 연결되는 p-타입 트랜지스터를 이용하여 트리거 전압을 제 1 전압으로 조정하는 단계와,
    정전 방전(ESD) 모드에서, 상기 사이리스터에 연결되는 상기 트랜지스터를 이용하여 트리거 전압을 제 2 전압으로 조정하는 단계를 더 포함하는, 방법.　
  23. 제 22 항에 있어서, 상기 트랜지스터는 p-타입 트래지스터이고, 상기 사이리스터는 제 1 BJT 및 제 2 BJT를 포함하며, 상기 트랜지스터는 상기 제 1 BJT의 베이스에 그리고 상기 제 2 BJT의 컬렉터에 연결되는, 방법.
  24. 제 22 항에 있어서, 상기 제 1 값은 상기 제 2 값보다 음성이 큰, 방법.
  25. 제 22 항에 있어서, 상기 트랜지스터의 게이트 전압은 작동 모드일 때 제 1 게이트 전압이고, 상기 트랜지스터의 게이트 전압은 ESD 모드일 때 제 2 게이트 전압인, 방법.
  26. 제 22 항에 있어서, 상기 트랜지스터의 소스, 드레인, 및 벌크로부터 래터럴 BJT를 형성하는 단계를 더 포함하는, 방법.　







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