JP2003224199A - 静電保護回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】立ち上がりスピードが早い静電気から内部回路
を確実に保護できる静電保護回路を提供する。 【解決手段】 静電保護回路１は、入力端子２に印加さ
れる静電気から内部回路４を保護する静電保護回路１に
おいて、接地端子と、コレクタが入力端子２に接続さ
れ、エミッタが接地端子に接続された第１トランジスタ
Ｑ１と、コレクタとベースが接続されたトランジスタの
エミッタが入力端子２に接続され、コレクタとベースと
の接続点が第１トランジスタＱ１のベースに接続された
第２トランジスタＱ２とを具備する。また、入力端子２
にカソードが接続され、接地端子にアノードが接続され
たダイオードＤ１をさらに具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から進入する
静電気から内部回路を保護する静電保護回路及びそれを
備えた半導体集積回路に関するものである。

【０００２】

【従来の技術】静電保護回路は、入力端子に静電気が印
加された場合に保護すべき内部回路のブレークダウン電
圧より低い電圧でブレークダウンを起こして、内部回路
に過電圧が印加されないようにするものである。これら
の保護素子は、半導体デバイスをセット基板に実装する
ときにマシンや人体から発生する静電気から、半導体デ
バイスを保護するためのものであり、従来から入力端子
に印加された過電圧から回路素子を保護する手段とし
て、回路素子の入力端子に静電保護素子を接続すること
が行われている。

【０００３】この従来の静電保護回路を図３及び図４を
用いて説明する。図３は、従来例１の静電保護回路を示
した図である。図３に示すように、従来例１の静電保護
回路１０において、１１は入力端子、１２はグランド、
１３は内部回路をそれぞれ示している。入力端子１１と
グランド１２間には、半導体素子としてのトランジスタ
Ｑ３が接続されている。

【０００４】このトランジスタＱ３は、ｎｐｎ形のトラ
ンジスタであって、コレクタ端子が入力端子１１側に接
続され、エミッタ端子がグランド１２側に接続され、さ
らにベース端子とエミッタ端子との間にベース抵抗Ｒ１
が設けられている。

【０００５】次に、この従来例１の静電保護回路１０の
動作について説明する。静電保護回路１０において、入
力端子１１に静電気等の正の過電圧が印加されると、ト
ランジスタＱ３のコレクタ−ベース間のｐ−ｎ接合に逆
電圧が印加される。この印加電圧が上昇するとｐ−ｎ接
合にリーク電流が流れ、さらに上昇するとブレークダウ
ンが起こる。このブレークダウンによってコレクタ電流
が流れる。

【０００６】そして、ベース抵抗とベース電流との電位
によってトランジスタＱ３がオン状態となり、印加過電
圧による多くの電荷は、グランド１２から放電される。
これにより、静電気の電荷が入力端子１１から内部回路
１３に進入することが阻止され、内部回路１３を静電気
から保護することができる。

【０００７】図４は、従来例２の静電保護回路を示した
図である。図４に示すように、従来例２の静電保護回路
２０において、２１は入力端子、Ｖｃｃは定電圧端子、
２２はグラント、２３は内部回路をそれぞれ示してい
る。入力端子２１とグランド２２との間に、ダイオード
Ｄ３が接続されている。このダイオードＤ３のカソード
は、入力端子２１側に接続され、アノードは、グランド
２２側に接続されている。

【０００８】また、定電圧端子Ｖｃｃと入力端子２１と
の間には、ダイオードＤ４が接続されている。このダイ
オードＤ４のカソードは、定電圧端子Ｖｃｃ側に接続さ
れ、アノードは、入力端子２１側に接続されている。こ
のダイオードＤ３、Ｄ４は、所定電圧以上になると動作
して、必要以上の電圧入力により生じる過度の電流を、
プラス側電源（Ｖｃｃ）あるいはマイナス側電源（Ｖｓ
ｓ）にバイパスし、静電気から内部回路２３を保護する
ことができる。

【０００９】

【発明が解決しようとする課題】しかしながら、セット
操作者からの静電気から内部回路保護するためにこれら
の保護素子を用いた場合、その静電気耐性は不十分とな
ってしまう。従来例１の静電保護回路１０では、セット
操作者からの静電気は、立ち上がりスピードが速い一
方、トランジスタＱ１のコレクタ−エミッタ間のブレー
クダウン電圧は、２４Ｖとなるため、ブレークダウンを
起こすまでに時間がかかってしまい、トランジスタＱ１
がオンしてクランプをかける前に、内部回路１３が破壊
されてしまうという問題がある。

【００１０】また、従来例２の静電保護回路２０では、
入力端子２１に正電圧となる静電気が印加された場合、
ダイオードＤ４がオン状態となってＶｃｃにクランプを
かけることができるが、セット操作者からの静電気は大
電圧、大電流となるため、半導体デバイス内のアルミ配
線では、配線抵抗の影響からＶｃｃにクランプをかける
ことができず、内部回路２３が破壊されてしまうという
問題がある。

【００１１】そこで、本発明は上記問題点を解決するも
ので、立ち上がりスピードが早い静電気から内部回路を
確実に保護できる静電保護回路を提供する。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、入力端子に印加される静電気から内部回路を保護す
る静電保護回路において、接地端子と、コレクタが入力
端子に接続され、エミッタが接地端子に接続された第１
トランジスタと、コレクタとベースが接続されたトラン
ジスタのエミッタが入力端子に接続され、コレクタとベ
ースとの接続点が第１トランジスタのベースに接続され
た第２トランジスタと、を具備することを特徴とする。

【００１３】上記発明によれば、静電保護回路は、コレ
クタが入力端子に接続され、エミッタが接地端子に接続
された第１トランジスタと、エミッタが入力端子に接続
され、コレクタとベースとが第１トランジスタのベース
に共通接続された第２トランジスタと、から構成される
ので、入力端子に正電圧となる静電気が印加された場
合、第２トランジスタのベース−エミッタ間の逆接続ダ
イオードに逆電圧が印加され、この印加電圧によりブレ
ークダウンを起こして電流が流れる。この電流が第１ト
ランジスタのベース電流となり、第１トランジスタを通
常の動作でかつ低電圧でオン状態にできる。よって、立
ち上がりスピードが早い静電気から内部回路を確実に保
護できる。

【００１４】また、請求項２記載の静電保護回路は、請
求項１記載の静電保護回路において、入力端子にカソー
ドが接続され、接地端子にアノードが接続されたダイオ
ードをさらに具備することを特徴とするものである。

【００１５】上記発明によれば、入力端子に負電圧とな
る静電気が印加された場合は、ダイオードがオン状態と
なり、入力端子に印加された静電気は、ＧＮＤにクラン
プされ、印加過電圧による多くの電荷は、グランドに放
電される。これにより、静電気の電荷が入力端子から半
導体装置の内部回路に進入することが阻止され、静電気
から内部回路４を確実に保護することができる。

【００１６】また、請求項３記載の静電保護回路は、請
求項１又は２記載の静電保護回路において、ダイオード
は、第１トランジスタのコレクタ領域とサブストレート
間に形成される寄生ダイオードとしたことを特徴とす
る。

【００１７】上記発明によれば、第１トランジスタのコ
レクタ領域（ｎ型）とサブストレート（ｐ型）に形成さ
れる寄生ダイオードを利用することで、素子数の低減を
図ることができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本実施の形態に係る静電保護回路
を示した図である。図１に示すように、静電保護回路１
において、２は入力端子、３はグランド、４は内部回路
をそれぞれ示している。

【００１９】Ｑ１はトランジスタであって、ｎｐｎ形の
トランジスタで構成される。トランジスタＱ１はコレク
タ端子が入力端子２側に接続され、エミッタ端子がグラ
ンド３側に接続されている。なお、Ｑ１が第１トランジ
スタに相当している。Ｑ２はベースとコレクタが接続さ
れたトランジスタであり、ダイオードとして機能させ
る。本発明では、このダイオード機能を有するトランジ
スタをツェナーダイオードとして利用している。Ｑ２の
エミッタ端子が入力端子２側に接続され、コレクタ端子
とベース端子との接続点がトランジスタＱ１のベース端
子に共通接続されている。なお、Ｑ２が第２トランジス
タに相当している。

【００２０】また、入力端子２とグランド３との間に、
ダイオードＤ１が接続されている。このダイオードＤ１
のカソードは、入力端子２側に接続され、アノードはグ
ランド３側に接続されている。

【００２１】次に、静電保護回路を半導体デバイスにて
形成する場合について説明する。図２は、静電保護回路
を半導体デバイスにて形成する場合を説明するための図
である。図２において、図１と同様に、２は入力端子、
３はグランド、４は内部回路、Ｄ２は寄生ダイオードを
それぞれ示している。

【００２２】また、Ｑ２は、ツェナーダイオードとして
機能させるために、エミッタ端子が入力端子２側に接続
され、コレクタ端子とベース端子とがトランジスタＱ１
のベース端子に共通接続されている。Ｑ１はｎｐｎ形の
トランジスタであり、コレクタ端子が入力端子２側に接
続され、エミッタ端子がグランド３側にそれぞれ接続さ
れている。これにより、入力端子２とグランド３の周囲
の半導体基板の間には、等価的に、ダイオードＤ２が接
続されたことになる。よって、寄生ダイオードが接続さ
れたことになる場合は、ダイオードを省略して構成する
ことができる。

【００２３】このように、半導体デバイスにてトランジ
スタＱ１を形成する場合には、トランジスタＱ１のコレ
クタ領域（ｎ型）とサブストレート（ｐ型）に形成され
る寄生ダイオードを利用することができる。半導体デバ
イス内では、図２の構成を用いることにより素子数の低
減を図ることができる。

【００２４】次に、図１を用いて本実施の形態に係る静
電保護回路１の動作について説明する。入力端子２に正
電圧となる静電気が印加された場合は、トランジスタＱ
２であるツェナーダイオードに逆電圧が印加される。こ
の印加電圧が６Ｖになるとブレークダウンを起こして電
流が流れる。この電流がトランジスタＱ１のベース電流
となり、トランジスタＱ１を通常の動作でオン状態にす
ることができる。これによって、入力端子２に印加され
た静電気は、トランジスタＱ１を通してＧＮＤにクラン
プされ、印加過電圧による多くの電荷は、グランド３か
ら放電される。これにより、静電気の電荷が入力端子２
から半導体装置の内部回路４に進入することが阻止さ
れ、静電気から内部回路４を確実に保護できる。

【００２５】また、本発明の静電保護回路１によれば、
ベース−エミッタ間の逆接続ダイオード（ツェナーダイ
オード）のブレークダウン電圧は約６Ｖと低く、トラン
ジスタＱ１のベース−エミッタ間にかかる電圧ＶＢＥも
０．７Ｖ程度であるため、入力端子２に印加される静電
気を７Ｖ程度の低電圧でクランプさせることができる。
よって、静電気印加時の立ち上がりの速度に追従するこ
とができるので、内部回路４を静電気から保護すること
ができる。また、従来では、入力端子２に印加される静
電気をＧＮＤにクランプするのに２４Ｖ程度の電圧が必
要だったのを本発明では、７Ｖ程度と従来の１／３程度
の低電圧で対応することができるため、そこにかかる電
力が１／３程度になり、素子サイズも従来の１／３〜１
／２程度に抑えることができる。よって、本発明によれ
ば、電力を抑えた形でクランプできる静電保護回路を提
供できる。

【００２６】また、トランジスタとダイオードでは、ト
ランジスタの方が動作が遅く、従来の静電保護回路で
は、トランジスタがオン状態となる前に内部が破壊され
てしまう。この点、本発明の静電保護回路１では、ベー
ス−エミッタ間の逆接続ダイオードを用いたため、静電
気には有利な回路となる。

【００２７】また、従来例１の静電保護回路１０では、
このトランジスタＱ３に対してブレークダウンを起こさ
せてクランプさせていたため、素子が壊れ易いという問
題があった。本実施の形態に係る静電保護回路１では、
トランジスタＱ２がブレークダウンを起こした後の電流
は、トランジスタＱ１のバイアス電流となり、トランジ
スタＱ１は、通常のトランジスタ動作でオン状態にする
ことができる。よって、従来よりも壊れにくい静電保護
回路を提供することができる。

【００２８】また、入力端子２に負電圧となる静電気が
印加された場合は、ダイオードＤ１がオン状態となり、
入力端子２に印加された静電気は、ＧＮＤにクランプさ
れ、印加過電圧による多くの電荷は、グランド３に放電
される。これにより、静電気の電荷が入力端子２から半
導体装置の内部回路４に進入することが防止され、静電
気から内部回路４を確実に保護することができる。

【００２９】また、本発明に係る静電保護回路１では、
Ｖｃｃ側のインピーダンスを抑えるのが難しかった点を
解決し、Ｖｃｃと関係のない回路構成としたので、扱い
易い静電保護回路を提供することができる。

【００３０】以上本発明の好ましい実施例について詳述
したが、本発明は係る特定の実施形態に限定されるもの
ではなく、特許請求の範囲に記載された本発明の要旨の
範囲内において、種々の変形・変更が可能である。

【００３１】

【発明の効果】以上詳述したところから明らかなよう
に、請求項１記載の発明によれば、立ち上がりスピード
が早い静電気から内部回路を確実に保護できる静電保護
回路を提供できる。

【００３２】また、請求項２記載の発明によれば、入力
端子に負電圧となる静電気が印加された場合でも、静電
気から内部回路を確実に保護できる。

【００３３】また、請求項３記載の発明によれば、ダイ
オードは、寄生ダイオードで構成されるので、素子数を
低減することができる。

【図面の簡単な説明】

【図１】本実施の形態に係る静電保護回路を示した図で
ある。

【図２】静電保護回路を半導体デバイスにて形成する例
を示した図である。

【図３】従来例１の静電保護回路を説明するための図で
ある。

【図４】従来例２の静電保護回路を説明するための図で
ある。

【符号の説明】

１ 静電保護回路 ２ 入力端子 ４ 内部回路 Ｑ１ トランジスタ Ｑ２ トランジスタ Ｄ１ ダイオード Ｄ２ ダイオード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 間渕 繁紀 神奈川県厚木市酒井1601 ミツミ電機株式 会社厚木事業所内 Ｆターム(参考） 5F038 BH04 BH05 BH06 BH13 EZ20

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力端子に印加される静電気から内部回
   路を保護する静電保護回路において、 接地端子と、 コレクタが前記入力端子に接続され、エミッタが前記接
   地端子に接続された第１トランジスタと、 コレクタとベースが接続されたトランジスタのエミッタ
   が前記入力端子に接続され、コレクタとベースとの接続
   点が前記第１トランジスタのベースに接続された第２ト
   ランジスタと、 を具備することを特徴とする静電保護回路。
2. 【請求項２】 請求項１記載の静電保護回路において、 前記入力端子にカソードが接続され、前記接地端子にア
   ノードが接続されたダイオードをさらに具備することを
   特徴とする静電保護回路。
3. 【請求項３】 請求項１又は２記載の静電保護回路にお
   いて、前記ダイオードは、前記第１トランジスタのコレ
   クタ領域とサブストレート間に形成される寄生ダイオー
   ドとしたことを特徴とする静電保護回路。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   静電保護回路を備えた半導体集積回路。