KR0112077Y1 - Esd 보호회로 - Google Patents

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KR0112077Y1
KR0112077Y1 KR2019940001041U KR19940001041U KR0112077Y1 KR 0112077 Y1 KR0112077 Y1 KR 0112077Y1 KR 2019940001041 U KR2019940001041 U KR 2019940001041U KR 19940001041 U KR19940001041 U KR 19940001041U KR 0112077 Y1 KR0112077 Y1 KR 0112077Y1
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신병철
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문정환
엘지반도체 주식회사
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    • H02M1/00—Details of apparatus for conversion
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    • H02M1/0006—Arrangements for supplying an adequate voltage to the control circuit of converters

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  • Power Engineering (AREA)
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Abstract

본 고안은 이에스디(ESD)보호회로에 관한 것으로, 종래 이에스디 보호회로는 제너다이오드가 가질 수 있는 전류용량 이상으로 전류가 흐르면, 제너다이오드가 파괴되어 칩내부소자가 파괴되는 문제점이 있었다. 본 고안은 이러한 종래의 문제점을 해결하기 위하여, 서지와 같은 과도입력이 패드로 들어오면 이를 감지하여 패드로부터, 반도체 칩내부소자로 입력되는 전압을 기준전압 이하로 유지시키도록 하므로써 이에스디에 의한 칩내부소자의 파괴를 방지할 수 있는 효과가 있다.

Description

ESD 보호회로
제1도는 종래의 이에스디(ESD)보호 회로도.
제2도는 제1도에 대한 동작 실시예도.
제3도는 본 고안의 이에스디(ESD)보호 회로도.
제4도는 본 고안에 대한 상세회로도.
제5도는 본 고안에 대한 동작파형도.
제6도는 본 고안 이에스디(ESD)보호 회로의 다른 실시예도.
제7도는 본 고안 이에스디(ESD)보호 회로의 또 다른 실시예도.
* 도면의 주요부분에 대한 부호의 설명
11 : 패드 12 : 서지검출부
ZD1 : 제너다이오드 Q1.Q2.Q3 : 트랜지스터
본 고안은 서지(Serge)방지회로에 관한 것으로, 특히 이에스디(Electro Static Discharge: ESD)에 있어 정전기에 의해 집적소자(IC)로 과도입력이 들어오면 이를 검출하여 기준전압 이하로 입력전압을 유지토록 하는 이에스디(ESD)보호회로에 관한 것이다.
제1도는 종래의 이에스디보호회로도로서, 이에 도시된 바와 같이 외부 핀(pin)과 연결되어 전압을 칩내부소자로 인가되는 패드(1)와, 상기 패드(1)에서 칩내부소자로 인가되는 전압상태에 따라 온/오프되어 상기 칩내부소자로의 전압공급을 제어하는 제너다이오드(ZD1)로 구성된 것으로, 이의 동작 및 문제점을 첨부된 제2도를 참조하여 설명하면 다음과 같다. 종래 이에스디보호회로는 패드(1)로부터 정전기에 의해 과도입력이 들어오면 제너다이오드(ZD1)를 통해서 그 과도입력이 접지로 빠져 나가게 되므로 칩내부소자로 들어가는 것을 방지하게 된다. 즉 제2도의 (a)와 같은 과도입력(Vinpad)이 패드(1)를 통하여 들어오면, 그 과도입력(Vinpad)이 제너다이오드(ZD1)의 역 브레이크다운전압(Reverse Breakdown Voltage : VZD)보다 클 경우 즉, Vinpad VZD이면 상기 제너다이오드(ZD1)를 통해 전류 IZD가 흘러 제2도의 (b)와 같이 칩내부소자로 제너다이오드(ZD1)의 역브레이크 다운전압(VZD) 이하로 클램핑된 전압이 들어가게 된다. 그러나, 상기에서 설명된 종래 이에스디보호회로에 있어서, 제너다이오드가 가질 수 있는 전류용량 이상으로 전류가 흐르면, 제너다이오드가 파괴되어 접지로 빠져 나가지 못하게되므로 칩내부소자가 파괴되는 문제점이 있었다. 본 고안은 이러한 종래의 문제점을 해결하기 위하여, 이에스디(ESD)에 의해 서지와 같은 과도입력이 패드로 들어오면 이를 감지하여 패드로부터 반도체 칩내부소자로 입력되는 전압을 기준전압 이하로 유지시키도록 하는 이에스디보호회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안 이에스디보호회로도로서, 이에 도시한 바와 같이 외부 핀(pin)과 연결되어 전압을 칩내부소자로 인가하는 패드(11)와, 상기 패드(11)에서 칩내부소자로 인가되는 전압과 제너다이오드(ZD1)의 설정전압을 비교하여 과도입력을 감지하는 서지검출부(12)와, 상기 서지검출부(12)의 출력신호에 따라 온/오프되어 상기 패드(11)의 전압을 제어하는 피엔피트랜지스터(Q1)로 구성한 것으로, 상기 피엔피트랜지스터(Q1)는 엔피엔(NPN)트랜지스터 또는 사이리스터로 구성할 수도 있다. 또한, 서지검출부(12)는 제4도에 도시한 바와 같이 전류미러를 구성하는 트랜지스터(Q2)(Q3)의 베이스를 상기 트랜지스터(Q3)의 콜렉터에 공통접속하는 동시에 상기 패드(11)의 출력단자에 접속하고, 상기 트랜지스터(Q2)(Q3)의 에미터를 공통 접속하여 이 접속점을 에노스가 접지된 상기 제너다이오드(ZD1)의 캐소드에 접속하며, 상기 트랜지스터(Q2)의 콜렉터를 상기 피엔피트랜지스터(Q1)의 베이스에 접속하여 구성한다. 이와 같이 구성한 본 고안의 작용 및 효과를 첨부한 제4도 및 제5도를 참조하여 상세히 설명하면 다음과 같다. 패드(11)를 통해 과도입력이 들어오지 않을 경우 즉, 제너다이오드(ZD1)의 브레이크다운 전압(VZD1)과 트랜지스트(Q3)의 베이스-에미터전압(VBEQ3)을 합친 전압(VZD1+ VBEQ3)보다 패드(11)로 들어오는 입력전압이 낮은 경우에는 서지검출부(12)의 트랜지스터(Q2)(Q3)와 제너다이오드(ZD1)가 턴 오프상태로 있게 되고, 이에 따라 피엔피 트랜지스터(Q1)는 오프상태를 유지하여 상기 패드(11)로 들어오는 입력을 칩내부소자로 바로 들어간다. 그러나, 제5도의 (a)와 같이 패드(11)로 들어오는 입력전압이 제너다이오드(ZD1)의 브레이크다운 전압(VZD1)과 트랜지스터(Q3)의 베이스-에미터전압(VBEQ3)을 합친 전압(VZD1+ VBEQ3)보다 높을 경우에는 서지검출부(12)의 트랜지스터(Q2)(Q3)는 전류미러로 동작하게 된다. 즉, 제4도의 본 고안에 대한 상세 회로도에서 보는 바와 같이 I0= I5+ I6이고 I5= I3+ I4가 된다. 이때,
이므로 상기 I0= I5+ I6으로부터이 된다.
이에 따라 전류미러 성질에 의해 I6= I2이므로 I2=이 되고 I9= I7+ I8이 된다.
따라서, 서지검출부(12)의 트랜지스터(Q2)(Q3)가 동작되면 제너다이오드(ZD1)가 턴온되므로 피엔피트랜지스터(Q1)의 베이스에서 전류I2가 흘러 피엔피트랜지스터(Q1)가 턴온된다. 이와 같이 상기 피엔피트랜지스터(Q1)가 턴온되면 패드(11)로 들어오는 과도전압(제5도의 a)은 그 피엔피트랜지스터(Q1)를 통해 접지로 흘러들어 가므로 상기 패드(11)의 전압은 제5도의 (b)와 같이 VZD1 + VBEQ3 (Vref)이하로 낮아져 과도전압이 제거된다. 이와 같이하여 제5도의 (b)와 같이 과도전압이 제거되면 상기 서지검출부(12)의 트랜지스터(Q2)(Q3)는 다시 턴 오프되고 피엔피트랜지스터(Q1)도 턴 오프된다. 한편, 제6도는 본 고안 이에스디보호회로의 다른 실시예도로서, 이에 도시한 바와 같이 서지검출부(12)는 콜렉터와 베이스가 패드(11)의 출력단자에 접속된 트랜지스터(Q4)의 에미터를 전류미러를 구성하는 트랜지스터(Q2)(Q3)의 공통 베이스에 접속하고, 상기 트랜지스터(Q2)(Q3)의 에미터를 접속하여 이 접속점을 애노드가 접지된 제너다이오드(ZD1)의 캐소드에 접속하여, 상기 트랜지스터(Q3)의 콜렉터를 상기 패드(11)의 출력단자에 접속하고, 상기 트랜지스터(Q2)의 콜렉터를 피엔피트랜지스터(Q1)의 베이스에 접속하여 구성할 수도 있다.
또한, 제7도는 본 고안 이에스디보호회로의 또 다른 실시예도로서, 이에 도시한 바와 같이 서지검출부(12)는 전류미러를 구성하는 트랜지스터(Q2)(Q3)의 베이스를 공통 접속하여 이 접속점을 저항(R1)을 통해 패드(11)의 출력단자에 접속하고, 상기 트랜지스터(Q2)(Q3)의 에미터를 공통 접속하여 이를 애노드가 접지된 제너다이오드(ZD1)의 캐소드에 접속하고, 상기 트랜지스터(Q3)의 콜렉터를 상기 패드(11)의 출력단자에 접속하며, 상기 트랜지스터(Q2)의 콜렉터를 피앤피트랜지스터(Q1)의 베이스에 접속하여 구성할 수 있다. 이상에서 설명한 바와 같이 본 고안은 제너다이오드가 가질 수 있는 전류용량 이상으로 전류가 흐르더라도 이 전류를 접지로 바이패스시켜 서지전압과 같은 과도입력을 제거할 수 있으므로 이에스디(ESD)에 의한 칩내부소자의 파괴를 방지할 수 있는 효과가 있다.

Claims (5)

  1. 외부 핀(pin)과 연결되어 전압을 칩내부소자로 인가하는 패드(11)와, 상기 패드(11)에서 칩내부소자로 인가되는 전압과 제너다이오드(ZD1)의 설정전압을 비교하며 전류미러 동작에 의해 과도입력을 검출하는 서지검출부(12)와, 상기 서지검출부(12)의 과도입력 검출여부에 따라 온/오프되어 상기 패드(11)의 전압을 제어하는 트랜지스터(Q1)로 구성하여 된 것을 특징으로 하는 이에스디보호회로.
  2. 제1항에 있어서, 서지검출부(12)는 패드(11)의 출력단자를 트랜지스터(Q3)를 콜렉터 및 베이스에 접속함과 아울러 트랜지스터(Q2)의 베이스에 공통 접속하여, 상기 트랜지스터(Q2)(Q3)의 에미터를 애노드가 접지된 상기 제너다이오드(ZD1)의 캐소드에 공통 접속하며, 상기 트랜지스터(Q2)의 콜렉터를 상기 트랜지스터(Q1)의 베이스에 접속하여 구성된 것을 특징으로 하는 이에스디보호회로.
  3. 제1항에 있어서, 서지검출부(12)는 패드(11)의 출력단자를 트랜지스터(Q4)의 콜렉터 및 베이스에 접속함과 아울러 트랜지스터(Q3)의 콜렉터 공통 접속하고, 상기 트랜지스터(Q4)의 에미터를 상기 트랜지스터(Q2)(Q3)의 베이스에 공통 접속하여, 상기 트랜지스터(Q2)(Q3)의 에미터를 애노드가 접지된 제너다이오드(ZD1)의 캐소드에 공통 접속하며, 상기 트랜지스터(Q2)의 콜렉터를 트랜지스터(Q1)의 베이스에 접속하여 구성된 것을 특징으로 하는 이에스디보호회로.
  4. 제1항에 있어서, 서지검출부(12)는 패드(11)의 출력단자를 트랜지스터(Q3)의 콜렉터에 접속함과 아울러 저항(R1)을 통해 트랜지스터(Q2)(Q3)의 베이스에 공통 접속하여, 상기 트랜지스터(Q2)(Q3)의 에미터를 애노드가 접지된 제너다이오드(ZD1)의 캐소드에 공통 접속하고, 상기 트랜지스터(Q2)의 콜렉터를 트랜지스터(Q1)의 베이스에 접속하여 구성된 것을 특징으로 하는 이에이스디보호회로.
  5. 제1항에 있어서, 트랜지스터(Q1)는 피앤피트랜지스터로 구성하는 것을 특징으로 하는 이에스디보호회로.
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