JPH10313110A - トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒ - Google Patents
トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒInfo
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- JPH10313110A JPH10313110A JP9370152A JP37015297A JPH10313110A JP H10313110 A JPH10313110 A JP H10313110A JP 9370152 A JP9370152 A JP 9370152A JP 37015297 A JP37015297 A JP 37015297A JP H10313110 A JPH10313110 A JP H10313110A
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- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000001186 cumulative effect Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 ＥＳＤの発生に対し、集積回路６２を保護す
るために、印可電力に応答するトリガー電圧レベルに、
自動的に調整されるＳＣＲ６８を提供する。 【解決手段】 集積回路６２に動作電圧の印可がないと
きは、エンハンスメント形Ｐチャンネル・トランジスタ
７８の敷居値電圧によって、また、集積回路６２に動作
電圧の印可があるときは、このトランジスタ７８の動作
電圧およびしきい値電圧によって、ＳＣＲ６８のトリガ
ー電圧が決定される。ＳＣＲ６８を形成するＰＮＰおよ
びＮＰＮのトランジスタのペア７６，８０が、ラッチし
て、被保護信号経路６９を接地し、これにかかる電圧
を、ＳＣＲ６８の保持電圧未満に下げる。複数のＳＣＲ
１２６，１２８が直列に接続されるものでは、全体の保
持電圧は、それら個々のＳＣＲの保持電圧の合計にほぼ
等しく、トリガー電圧よりも大きい。ＳＣＲ６８は、Ｎ
タンク９８内に配置され、ＰＮ接合で、Ｐ基板９２から
分離される。
るために、印可電力に応答するトリガー電圧レベルに、
自動的に調整されるＳＣＲ６８を提供する。 【解決手段】 集積回路６２に動作電圧の印可がないと
きは、エンハンスメント形Ｐチャンネル・トランジスタ
７８の敷居値電圧によって、また、集積回路６２に動作
電圧の印可があるときは、このトランジスタ７８の動作
電圧およびしきい値電圧によって、ＳＣＲ６８のトリガ
ー電圧が決定される。ＳＣＲ６８を形成するＰＮＰおよ
びＮＰＮのトランジスタのペア７６，８０が、ラッチし
て、被保護信号経路６９を接地し、これにかかる電圧
を、ＳＣＲ６８の保持電圧未満に下げる。複数のＳＣＲ
１２６，１２８が直列に接続されるものでは、全体の保
持電圧は、それら個々のＳＣＲの保持電圧の合計にほぼ
等しく、トリガー電圧よりも大きい。ＳＣＲ６８は、Ｎ
タンク９８内に配置され、ＰＮ接合で、Ｐ基板９２から
分離される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、静電放
電保護回路に関し、より詳しくは、信号線を接地短絡す
るための集積回路内に含まれる静電放電保護回路に関す
る。
電保護回路に関し、より詳しくは、信号線を接地短絡す
るための集積回路内に含まれる静電放電保護回路に関す
る。
【０００２】
【発明の背景】集積回路は、集積回路のリードに人が触
るといったときに発生する、静電放電（ＥＳＤ）が起こ
る結果、遭遇される高電圧に、特に敏感である。先行技
術のシリコン制御整流素子（ＳＣＲ）が、ＥＳＤの高電
圧を、選択的に接地放電するために提供されている。Ｅ
ＳＤの発生に先立って、ＳＣＲは非導電状態にある。一
旦ＥＳＤの高電圧の発生に遭遇すると、ＳＣＲは、導電
状態に変わり、電流を接地短絡して、その電圧が安全な
レベルに放電されるまで、この導電性状態を維持する。
るといったときに発生する、静電放電（ＥＳＤ）が起こ
る結果、遭遇される高電圧に、特に敏感である。先行技
術のシリコン制御整流素子（ＳＣＲ）が、ＥＳＤの高電
圧を、選択的に接地放電するために提供されている。Ｅ
ＳＤの発生に先立って、ＳＣＲは非導電状態にある。一
旦ＥＳＤの高電圧の発生に遭遇すると、ＳＣＲは、導電
状態に変わり、電流を接地短絡して、その電圧が安全な
レベルに放電されるまで、この導電性状態を維持する。
【０００３】従来技術のＳＣＲでは、保持電圧が、被保
護回路が動作する動作電圧よりも低いことによって、問
題が生じる。すなわち、先行技術のＳＣＲは、ＥＳＤの
発生または大きな信号ノイズによってトリガーされ、動
作電圧が、保護されている特別な回路に印可されている
限り、動作状態にラッチされたままである。集積回路が
動作するときに発生するスプリアスのノイズが、先行技
術において現在なされているように、敏感なＳＣＲ回路
を起動させてしまうので、問題が発生する。これは、Ｓ
ＣＲを破損し得る。また、被保護回路は、動作電圧がそ
の被保護回路から取り除かれて、ＳＣＲが、ラッチされ
ていない非導電静の状態に戻ることができるようになる
まで使うことができない。
護回路が動作する動作電圧よりも低いことによって、問
題が生じる。すなわち、先行技術のＳＣＲは、ＥＳＤの
発生または大きな信号ノイズによってトリガーされ、動
作電圧が、保護されている特別な回路に印可されている
限り、動作状態にラッチされたままである。集積回路が
動作するときに発生するスプリアスのノイズが、先行技
術において現在なされているように、敏感なＳＣＲ回路
を起動させてしまうので、問題が発生する。これは、Ｓ
ＣＲを破損し得る。また、被保護回路は、動作電圧がそ
の被保護回路から取り除かれて、ＳＣＲが、ラッチされ
ていない非導電静の状態に戻ることができるようになる
まで使うことができない。
【０００４】集積回路のサイズの低減に伴って更なる問
題が生じ、すなわち、それは、回路のスケールが低減す
る結果、ＥＳＤの発生から受ける損傷に対しての感度お
よび電気感受性が、より大きくなるというものである。
これは、とりわけ、現在、３．３ボルトの電圧レベルで
動作するＭＯＳＦＥＴ回路に当てはまる。ＭＯＳＦＥＴ
回路は、ＥＳＤの発生によって、容易に損傷を受ける。
ＥＳＤの発生に対してそのような回路を保護するため
に、鋭敏なＳＣＲ回路が、用いられなければならない。
ＳＣＲのトリガー電圧が高いために、保護される信号線
に、抵抗が配置されなければならない。この抵抗は、ま
た、時定数を加え、その信号線の応答時間の遅れ、およ
び高周波数でのデジタル信号の歪みを引き起こす。
題が生じ、すなわち、それは、回路のスケールが低減す
る結果、ＥＳＤの発生から受ける損傷に対しての感度お
よび電気感受性が、より大きくなるというものである。
これは、とりわけ、現在、３．３ボルトの電圧レベルで
動作するＭＯＳＦＥＴ回路に当てはまる。ＭＯＳＦＥＴ
回路は、ＥＳＤの発生によって、容易に損傷を受ける。
ＥＳＤの発生に対してそのような回路を保護するため
に、鋭敏なＳＣＲ回路が、用いられなければならない。
ＳＣＲのトリガー電圧が高いために、保護される信号線
に、抵抗が配置されなければならない。この抵抗は、ま
た、時定数を加え、その信号線の応答時間の遅れ、およ
び高周波数でのデジタル信号の歪みを引き起こす。
【０００５】
【発明の概要】ここで開示され、特許請求される本発明
は、集積回路に印可される電圧に応答して、異なるトリ
ガー電圧レベルに自動的に調整される、トリガー電圧を
有するＳＣＲからなるものである。そのトリガー電圧を
決定するために、Ｐチャンネル・トランジスタが提供さ
れる。保護される集積回路に、動作電圧が印可されない
ときは、そのＰチャンネル・トランジスタのしきい値電
圧が、ＳＣＲがトリガーされる電圧を決定する。保護さ
れる集積回路に動作電圧が印可されるときは、その動作
電圧は、そのＰチャンネル・トランジスタのゲートに印
可され、その集積回路の動作電圧およびそのＰチャンネ
ル・トランジスタのしきい値電圧が、ＳＣＲのトリガー
電圧を決定する。そして、ＰＮＰおよびＮＰＮのトラン
ジスタのペアがラッチされて、被保護信号経路を接地短
絡する。ＳＣＲは、その信号経路に印可される電圧が、
ＳＣＲのしきい値電圧よりも低くなるまで、ラッチした
ままである。
は、集積回路に印可される電圧に応答して、異なるトリ
ガー電圧レベルに自動的に調整される、トリガー電圧を
有するＳＣＲからなるものである。そのトリガー電圧を
決定するために、Ｐチャンネル・トランジスタが提供さ
れる。保護される集積回路に、動作電圧が印可されない
ときは、そのＰチャンネル・トランジスタのしきい値電
圧が、ＳＣＲがトリガーされる電圧を決定する。保護さ
れる集積回路に動作電圧が印可されるときは、その動作
電圧は、そのＰチャンネル・トランジスタのゲートに印
可され、その集積回路の動作電圧およびそのＰチャンネ
ル・トランジスタのしきい値電圧が、ＳＣＲのトリガー
電圧を決定する。そして、ＰＮＰおよびＮＰＮのトラン
ジスタのペアがラッチされて、被保護信号経路を接地短
絡する。ＳＣＲは、その信号経路に印可される電圧が、
ＳＣＲのしきい値電圧よりも低くなるまで、ラッチした
ままである。
【０００６】本発明の別の目的によると、複数のＳＣＲ
が積層され、または、直列に接続されて、ＳＣＲの累積
保持電圧が、信号経路に印可される動作電圧よりも大き
なものとされる。ＳＣＲは、直列に積層され、その直列
のＳＣＲ全体の保持電圧が、おおよそ、ＳＣＲの個々の
保持電圧の合計に等しく、かつ、トリガー電圧よりも大
きくなる。
が積層され、または、直列に接続されて、ＳＣＲの累積
保持電圧が、信号経路に印可される動作電圧よりも大き
なものとされる。ＳＣＲは、直列に積層され、その直列
のＳＣＲ全体の保持電圧が、おおよそ、ＳＣＲの個々の
保持電圧の合計に等しく、かつ、トリガー電圧よりも大
きくなる。
【０００７】
【実施例】今、図１を参照すると、被保護回路１２を有
する、従来技術の集積回路１０の概略図が示されてい
る。回路１２は、Ｎチャンネル・トランジスタ１４に接
続されるダイオードによって保護されるが、そのトラン
ジスタが有するドレインは、トランジスタ１２のゲート
に接続され、また、そのソースは接地されていて、トラ
ンジスタ１４の降伏電圧を超過する電圧によって、それ
が導通するようになっている。トランジスタ１２のゲー
トと入力パッド２０との間に、抵抗１６が接続されてい
る。ＳＣＲ１８は、パッド２０から接地へと接続されて
いる。ＳＣＲ１８は、パッド２０に接続されているアノ
ード２１を含んでおり、そのアノード２１は、抵抗２２
の一方の側、およびＰＮＰトランジスタ２４のエミッタ
に接続されている。トランジスタ２４のベースは、ノー
ド２６に接続されている。抵抗２２の他方の側は、ノー
ド２６に接続されている。Ｎチャンネル・トランジスタ
２８のドレインおよびＮＰＮトランジスタ３０のコレク
タの双方が、ノード２６に接続されている。トランジス
タ３０のベースは、ノード３２に接続されており、それ
は、トランジスタ２４のコレクタ、および抵抗３４の一
方の側に接続されている。抵抗３４の他方の側は、ノー
ド３６に接続されており、これは、カソードであって、
接地されている。トランジスタ３０のエミッタ、および
Ｎチャンネル・トランジスタ２８のゲートおよびソース
は、ノード３６に接続されている。
する、従来技術の集積回路１０の概略図が示されてい
る。回路１２は、Ｎチャンネル・トランジスタ１４に接
続されるダイオードによって保護されるが、そのトラン
ジスタが有するドレインは、トランジスタ１２のゲート
に接続され、また、そのソースは接地されていて、トラ
ンジスタ１４の降伏電圧を超過する電圧によって、それ
が導通するようになっている。トランジスタ１２のゲー
トと入力パッド２０との間に、抵抗１６が接続されてい
る。ＳＣＲ１８は、パッド２０から接地へと接続されて
いる。ＳＣＲ１８は、パッド２０に接続されているアノ
ード２１を含んでおり、そのアノード２１は、抵抗２２
の一方の側、およびＰＮＰトランジスタ２４のエミッタ
に接続されている。トランジスタ２４のベースは、ノー
ド２６に接続されている。抵抗２２の他方の側は、ノー
ド２６に接続されている。Ｎチャンネル・トランジスタ
２８のドレインおよびＮＰＮトランジスタ３０のコレク
タの双方が、ノード２６に接続されている。トランジス
タ３０のベースは、ノード３２に接続されており、それ
は、トランジスタ２４のコレクタ、および抵抗３４の一
方の側に接続されている。抵抗３４の他方の側は、ノー
ド３６に接続されており、これは、カソードであって、
接地されている。トランジスタ３０のエミッタ、および
Ｎチャンネル・トランジスタ２８のゲートおよびソース
は、ノード３６に接続されている。
【０００８】今、図２を参照すると、図１に描写される
ＳＣＲ１８の回路を提供する、集積回路４０の断面図が
示されている。集積回路４０は、Ｐ形基板４２を含む
が、その中には、Ｎウェル４４が形成される。Ｎウェル
４４内には、Ｎ＋領域４６およびＰ＋領域４８が形成さ
れている。Ｎ＋領域４６およびＰ＋領域４８は、とも
に、端子パッド５０に接続されており、それは、図１の
アノード２１と等価のものを提供する。Ｎ＋領域５２が
提供され、図示のように、それは、Ｎウェル４４および
基板４２の接合部を横切って配置されるものとなってい
る。Ｎ＋領域５４は、基板４２中に、Ｎ＋領域５２から
離されて形成されている。Ｎチャンネル・トランジスタ
が提供されるように、ゲート５６を、Ｎ＋領域５２およ
びＮ＋領域５４の間に延びる基板４２の部分に隣接して
配置しているが、これらのＮ＋領域は、そのソース／ド
レイン領域を形成している。Ｐ＋領域５８が、基板４２
中に形成され、端子パッド６０に接続されている。Ｎ＋
領域５４およびゲート５６もまた、直接、端子パッド６
０に接続されている。端子パッド６０は、図１のノード
３６を提供する。
ＳＣＲ１８の回路を提供する、集積回路４０の断面図が
示されている。集積回路４０は、Ｐ形基板４２を含む
が、その中には、Ｎウェル４４が形成される。Ｎウェル
４４内には、Ｎ＋領域４６およびＰ＋領域４８が形成さ
れている。Ｎ＋領域４６およびＰ＋領域４８は、とも
に、端子パッド５０に接続されており、それは、図１の
アノード２１と等価のものを提供する。Ｎ＋領域５２が
提供され、図示のように、それは、Ｎウェル４４および
基板４２の接合部を横切って配置されるものとなってい
る。Ｎ＋領域５４は、基板４２中に、Ｎ＋領域５２から
離されて形成されている。Ｎチャンネル・トランジスタ
が提供されるように、ゲート５６を、Ｎ＋領域５２およ
びＮ＋領域５４の間に延びる基板４２の部分に隣接して
配置しているが、これらのＮ＋領域は、そのソース／ド
レイン領域を形成している。Ｐ＋領域５８が、基板４２
中に形成され、端子パッド６０に接続されている。Ｎ＋
領域５４およびゲート５６もまた、直接、端子パッド６
０に接続されている。端子パッド６０は、図１のノード
３６を提供する。
【０００９】図１および図２を更に参照すると、抵抗器
ＲN の抵抗２２が、Ｎウェル４４の、Ｎ＋領域４６か
ら、Ｎウェル４４と基板４２との界面へと延びる部分に
よって提供される。Ｎ＋領域４６は、Ｎ＋領域５２から
離れており、Ｎウェル４４の、Ｎ＋領域４６とＮ＋領域
５２との間に延びる部分が、抵抗器ＲN の抵抗２２を提
供するものとなっている。端子パッド５０もまた、Ｐ＋
領域４８に接続されている。基板４２の、Ｎウェル４４
との接合部からＰ＋領域５８へと延びる領域は、抵抗器
ＲP なる抵抗３４を提供する。ＰＮＰトランジスタ２４
は、Ｐ＋領域４８によって提供されるエミッタ、Ｎウェ
ル４４により提供されるベース、および、Ｐ−基板４２
により提供されるコレクタを有する。Ｎ＋領域５２は、
Ｎチャンネル・トランジスタ２８のドレインを提供す
る。Ｎチャンネル・トランジスタ２８のゲートおよびソ
ースは、それぞれ、ゲート５６およびＮ＋領域５４によ
って提供される。ＮＰＮトランジスタ３０は、Ｎウェル
４４により提供されるそのコレクタ、基板４２により提
供されるそのベース、および、Ｎ＋領域５４によって提
供されるそのエミッタを有する。
ＲN の抵抗２２が、Ｎウェル４４の、Ｎ＋領域４６か
ら、Ｎウェル４４と基板４２との界面へと延びる部分に
よって提供される。Ｎ＋領域４６は、Ｎ＋領域５２から
離れており、Ｎウェル４４の、Ｎ＋領域４６とＮ＋領域
５２との間に延びる部分が、抵抗器ＲN の抵抗２２を提
供するものとなっている。端子パッド５０もまた、Ｐ＋
領域４８に接続されている。基板４２の、Ｎウェル４４
との接合部からＰ＋領域５８へと延びる領域は、抵抗器
ＲP なる抵抗３４を提供する。ＰＮＰトランジスタ２４
は、Ｐ＋領域４８によって提供されるエミッタ、Ｎウェ
ル４４により提供されるベース、および、Ｐ−基板４２
により提供されるコレクタを有する。Ｎ＋領域５２は、
Ｎチャンネル・トランジスタ２８のドレインを提供す
る。Ｎチャンネル・トランジスタ２８のゲートおよびソ
ースは、それぞれ、ゲート５６およびＮ＋領域５４によ
って提供される。ＮＰＮトランジスタ３０は、Ｎウェル
４４により提供されるそのコレクタ、基板４２により提
供されるそのベース、および、Ｎ＋領域５４によって提
供されるそのエミッタを有する。
【００１０】動作においては、保護回路１８は、ノード
２６での電圧が高まって、トランジスタ２８の降伏電圧
を超えるまで、アノード２１およびカソード３６の間に
電流を流さない。その降伏電圧は、好ましくは、３．３
ボルトの動作技術については、７から１０ボルトの範囲
にあり、５ボルトの動作技術においては、１０．０から
１５．０ボルトの範囲にある。一旦トランジスタ２８の
降伏電圧を超えてしまうと、電流が、抵抗２２を通っ
て、ノード２６へ、また、トランジスタ２８のドレイン
からソースへと流れる。抵抗２２を通る電流は、ＰＮＰ
トランジスタ２４のベースの電圧を低下させる。一旦、
トランジスタ２４のダイオード電圧が、順バイアスで超
えてしまうと、それは、アノード２１から、ノード３２
へと電流を流す。抵抗３４を通ってノード３６を流れる
電流は、トランジスタ３０のベースの電圧を上昇させ、
トランジスタ３０をオンにする。トランジスタ３０を通
る電流によって、抵抗２２を電流が流れるものとなり、
更に、ノード２６の電圧を下げて、トランジスタ２８の
降伏電圧より低くする。こうして、トランジスタ２４お
よび３０は、抵抗２２および３４のいずれかに掛かる電
圧が、ＳＣＲ１８の保持電圧より下がるまで、導電モー
ドでラッチする。
２６での電圧が高まって、トランジスタ２８の降伏電圧
を超えるまで、アノード２１およびカソード３６の間に
電流を流さない。その降伏電圧は、好ましくは、３．３
ボルトの動作技術については、７から１０ボルトの範囲
にあり、５ボルトの動作技術においては、１０．０から
１５．０ボルトの範囲にある。一旦トランジスタ２８の
降伏電圧を超えてしまうと、電流が、抵抗２２を通っ
て、ノード２６へ、また、トランジスタ２８のドレイン
からソースへと流れる。抵抗２２を通る電流は、ＰＮＰ
トランジスタ２４のベースの電圧を低下させる。一旦、
トランジスタ２４のダイオード電圧が、順バイアスで超
えてしまうと、それは、アノード２１から、ノード３２
へと電流を流す。抵抗３４を通ってノード３６を流れる
電流は、トランジスタ３０のベースの電圧を上昇させ、
トランジスタ３０をオンにする。トランジスタ３０を通
る電流によって、抵抗２２を電流が流れるものとなり、
更に、ノード２６の電圧を下げて、トランジスタ２８の
降伏電圧より低くする。こうして、トランジスタ２４お
よび３０は、抵抗２２および３４のいずれかに掛かる電
圧が、ＳＣＲ１８の保持電圧より下がるまで、導電モー
ドでラッチする。
【００１１】ＳＣＲ１８の先行技術の保護回路は、唯一
のトリガー電圧を有しており、それは、トランジスタ２
８の降伏電圧によって決定される。先行技術ＳＣＲ１８
の保持電圧は、典型的には、被保護回路１２の供給電圧
よりも低いものであり、その結果、ＳＣＲ１８は、動作
電圧が、保護される信号線から取り除かれるまで、導電
モードでラッチするものとなる。例えば、３．３ボルト
技術について、保持電圧は、約１．５ボルトである。
のトリガー電圧を有しており、それは、トランジスタ２
８の降伏電圧によって決定される。先行技術ＳＣＲ１８
の保持電圧は、典型的には、被保護回路１２の供給電圧
よりも低いものであり、その結果、ＳＣＲ１８は、動作
電圧が、保護される信号線から取り除かれるまで、導電
モードでラッチするものとなる。例えば、３．３ボルト
技術について、保持電圧は、約１．５ボルトである。
【００１２】図３は、集積回路６２の概略図を示してお
り、それは、ＭＯＳトランジスタの形の、被保護回路６
４、およびパッド７２と接地との間に接続されるＮチャ
ンネル・トランジスタ６６とを有している。保護回路
が、パッド７２および接地の間に接続されるＳＣＲ６８
によって提供される。ＳＣＲ６８は、動作電圧端子パッ
ド７０を有しており、それは、別の電圧レベルに接続す
ることもできるが、集積回路６２へ供給される電源であ
るＶDDへ接続されている。ＳＣＲ６８なる回路は、更
に、アノード７３を含んでおり、それは、抵抗７４の一
方の側、ＰＮＰトランジスタ７６のエミッタ、および、
Ｐチャンネル・トランジスタ７８のソースに接続されて
いる。トランジスタ７８のゲートは、直接、端子パッド
７０に接続されているが、それは、ＶDDに接続されてい
る。抵抗７４の他方の側は、ノード８０に接続されてい
る。ノード８０は、トランジスタ７６のベース、および
ＮＰＮトランジスタ８２のコレクタに接続されている。
トランジスタ８２のベースは、直接、ノード８４に接続
されている。トランジスタ７６のコレクタ、およびトラ
ンジスタ７８のドレインもまた、直接、ノード８４に接
続されている。抵抗８６は、ノード８４およびノード８
８の間に接続されている。ノード８８は、ＳＣＲ６８の
カソードを提供し、それは、接地されている。ＮＰＮト
ランジスタ８２のエミッタもまた、ノード８８に接続さ
れている。
り、それは、ＭＯＳトランジスタの形の、被保護回路６
４、およびパッド７２と接地との間に接続されるＮチャ
ンネル・トランジスタ６６とを有している。保護回路
が、パッド７２および接地の間に接続されるＳＣＲ６８
によって提供される。ＳＣＲ６８は、動作電圧端子パッ
ド７０を有しており、それは、別の電圧レベルに接続す
ることもできるが、集積回路６２へ供給される電源であ
るＶDDへ接続されている。ＳＣＲ６８なる回路は、更
に、アノード７３を含んでおり、それは、抵抗７４の一
方の側、ＰＮＰトランジスタ７６のエミッタ、および、
Ｐチャンネル・トランジスタ７８のソースに接続されて
いる。トランジスタ７８のゲートは、直接、端子パッド
７０に接続されているが、それは、ＶDDに接続されてい
る。抵抗７４の他方の側は、ノード８０に接続されてい
る。ノード８０は、トランジスタ７６のベース、および
ＮＰＮトランジスタ８２のコレクタに接続されている。
トランジスタ８２のベースは、直接、ノード８４に接続
されている。トランジスタ７６のコレクタ、およびトラ
ンジスタ７８のドレインもまた、直接、ノード８４に接
続されている。抵抗８６は、ノード８４およびノード８
８の間に接続されている。ノード８８は、ＳＣＲ６８の
カソードを提供し、それは、接地されている。ＮＰＮト
ランジスタ８２のエミッタもまた、ノード８８に接続さ
れている。
【００１３】今、図４を参照すると、図３に描写されて
いる、ＳＣＲ６８なる回路を提供する集積回路９０の断
面図が示されている。集積回路９０は、Ｐ形基板９２を
含む。高電圧Ｎタンク（ＨＶ−ｎタンク）９８が、基板
９２に形成されている。また、基板９２には、Ｐ＋領域
９４が形成され、それは、基板端子パッド９６に接続さ
れて、基板９２への電気接続を提供している。低電圧Ｐ
タンク（ＬＶ−ｐタンク）１００が、ＨＶ−ｎタンク９
８に形成されている。Ｐ＋領域１０２が、ＬＶ−ｐタン
ク１００中に形成されている。Ｎ＋領域１０４もまた、
ＬＶ−ｐタンク１００中に形成されている。Ｐ＋領域１
０２およびＮ＋領域１０４は、双方ともカソード１０６
に接続されている。Ｐ＋領域１０８は、ＨＶ−ｎタンク
９８とＬＶ−ｐタンク１００との間に延びている。Ｐ＋
領域１１０が、Ｐ＋領域１０８から離れて、ＨＶ−ｎタ
ンク９８に形成され、Ｐチャンネル・トランジスタのソ
ース／ドレイン領域を提供し、それらは、チャンネル領
域によって分離されるが、その上に、ゲート電極１１２
が配置され、ゲート酸化層でそこから分離されている。
ゲート１１２は、端子パッド１１４に接続されている。
Ｎ＋領域１１６が、ＨＶ−ｎタンク９８中に形成され、
Ｐ＋領域１１０とともに、アノード１１８に接続されて
いる。ＨＶ−ｎタンク９８の抵抗率は、それが、ＬＶ−
ｐタンク１００とＮ＋領域１１６との間の、その部分
に、ＲN なる抵抗器を提供するようなものであるという
ことに注意すること。さらには、ＬＶ−ｐタンク１００
の抵抗率は、それが、Ｐ＋領域１０２と、Ｐ＋領域１０
８およびＨＶ−ｎタンク９８の双方との間に延びるそれ
の部分に、抵抗器ＲP を提供するようなものである。Ｈ
Ｖ−ｎタンク９８はまた、ＳＣＲ６８を、基板９２から
分離するものである。
いる、ＳＣＲ６８なる回路を提供する集積回路９０の断
面図が示されている。集積回路９０は、Ｐ形基板９２を
含む。高電圧Ｎタンク（ＨＶ−ｎタンク）９８が、基板
９２に形成されている。また、基板９２には、Ｐ＋領域
９４が形成され、それは、基板端子パッド９６に接続さ
れて、基板９２への電気接続を提供している。低電圧Ｐ
タンク（ＬＶ−ｐタンク）１００が、ＨＶ−ｎタンク９
８に形成されている。Ｐ＋領域１０２が、ＬＶ−ｐタン
ク１００中に形成されている。Ｎ＋領域１０４もまた、
ＬＶ−ｐタンク１００中に形成されている。Ｐ＋領域１
０２およびＮ＋領域１０４は、双方ともカソード１０６
に接続されている。Ｐ＋領域１０８は、ＨＶ−ｎタンク
９８とＬＶ−ｐタンク１００との間に延びている。Ｐ＋
領域１１０が、Ｐ＋領域１０８から離れて、ＨＶ−ｎタ
ンク９８に形成され、Ｐチャンネル・トランジスタのソ
ース／ドレイン領域を提供し、それらは、チャンネル領
域によって分離されるが、その上に、ゲート電極１１２
が配置され、ゲート酸化層でそこから分離されている。
ゲート１１２は、端子パッド１１４に接続されている。
Ｎ＋領域１１６が、ＨＶ−ｎタンク９８中に形成され、
Ｐ＋領域１１０とともに、アノード１１８に接続されて
いる。ＨＶ−ｎタンク９８の抵抗率は、それが、ＬＶ−
ｐタンク１００とＮ＋領域１１６との間の、その部分
に、ＲN なる抵抗器を提供するようなものであるという
ことに注意すること。さらには、ＬＶ−ｐタンク１００
の抵抗率は、それが、Ｐ＋領域１０２と、Ｐ＋領域１０
８およびＨＶ−ｎタンク９８の双方との間に延びるそれ
の部分に、抵抗器ＲP を提供するようなものである。Ｈ
Ｖ−ｎタンク９８はまた、ＳＣＲ６８を、基板９２から
分離するものである。
【００１４】今、図３および図４を参照すると、図３の
アノード７３は、図４の端子パッド１１８に対応して、
ＳＣＲ６８のアノードを提供している。ＨＶ−ｎタンク
９８の、Ｎ＋領域１１６からＬＶ−ｐタンク１００へと
延びる部分は、それが、抵抗器ＲN の抵抗７４を提供す
るような抵抗率を有する。トランジスタ７６のエミッ
タ、ベースおよびコレクタは、それぞれ、Ｐ＋領域１１
０、ＨＶ−ｎタンク９８およびＬＶ−ｐタンク１００に
よって提供されている。Ｐ＋領域１０８および１１０、
およびゲート１１２は、ともに、トランジスタ７８を提
供する。端子バッド１１４は、ゲート１１２をＶDDへと
接続し、端子パッド７０に対応する。トランジスタ７８
において、Ｐ＋領域１１０はソースに対応し、Ｐ＋領域
１０８はドレインに対応する。トランジスタ８２のコレ
クタ、ベースおよびエミッタは、それぞれ、ＨＶ−ｎタ
ンク９８、ＬＶ−ｐタンク１００およびＮ＋領域１０４
によって提供される。ＬＶ−ｐタンク１００の、Ｐ＋領
域１０８およびＨＶ−ｎタンク９８からＰ＋領域１０２
へと延びる部分は、抵抗器ＲP の抵抗８６を提供する。
ノード１０６は、ノード８８に対応し、ＳＣＲ６８のカ
ソードを提供する。
アノード７３は、図４の端子パッド１１８に対応して、
ＳＣＲ６８のアノードを提供している。ＨＶ−ｎタンク
９８の、Ｎ＋領域１１６からＬＶ−ｐタンク１００へと
延びる部分は、それが、抵抗器ＲN の抵抗７４を提供す
るような抵抗率を有する。トランジスタ７６のエミッ
タ、ベースおよびコレクタは、それぞれ、Ｐ＋領域１１
０、ＨＶ−ｎタンク９８およびＬＶ−ｐタンク１００に
よって提供されている。Ｐ＋領域１０８および１１０、
およびゲート１１２は、ともに、トランジスタ７８を提
供する。端子バッド１１４は、ゲート１１２をＶDDへと
接続し、端子パッド７０に対応する。トランジスタ７８
において、Ｐ＋領域１１０はソースに対応し、Ｐ＋領域
１０８はドレインに対応する。トランジスタ８２のコレ
クタ、ベースおよびエミッタは、それぞれ、ＨＶ−ｎタ
ンク９８、ＬＶ−ｐタンク１００およびＮ＋領域１０４
によって提供される。ＬＶ−ｐタンク１００の、Ｐ＋領
域１０８およびＨＶ−ｎタンク９８からＰ＋領域１０２
へと延びる部分は、抵抗器ＲP の抵抗８６を提供する。
ノード１０６は、ノード８８に対応し、ＳＣＲ６８のカ
ソードを提供する。
【００１５】ＳＣＲ６８は、ＥＳＤの発生に対して回路
６４を保護する。抵抗１６は、図１のＳＣＲ１８と被保
護回路１２との間には含まれているが、図３に描写され
る回路内には含まれていないということに注意するこ
と。
６４を保護する。抵抗１６は、図１のＳＣＲ１８と被保
護回路１２との間には含まれているが、図３に描写され
る回路内には含まれていないということに注意するこ
と。
【００１６】動作においては、考慮すべき条件が、２
つ、すなわち、パワーダウン動作とパワーアップ動作が
ある。パワーダウン動作においては、パッド７０の電圧
ＶDDが実質的に接地される。その電圧が接地されている
ので、ＳＣＲ６８のアノード７３に接続されている、ト
ランジスタ７８のドレインで、そのひとつのしきい値電
圧ＶＴを超えるいかなる正の電圧も、トランジスタ７８
をオンにし、電流を抵抗８６に流す。この電圧が、トラ
ンジスタ８２をオンにするのに十分であるとき、電流が
抵抗７４を通って流れ、ノード８０を引き下げて、トラ
ンジスタ７６をオンにし、こうしてＳＣＲ６８をラッチ
する。その代わりに、パワーアップ条件においては、パ
ッド７２が、ＶDDに上昇され、それは、好ましい実施例
においては、３．３ボルト（または、他の応用例では
５．０ボルト）である。入力端子パッド７２の電圧が、
トランジスタ７８のゲートに掛かる供給電圧を超える、
ひとつのしきい値電圧ＶＴなる電圧まで上昇するとき、
トランジスタ７８が伝導し、電流が抵抗８６に流れる。
これによって、トランジスタ８２がオンし、ノード８０
を低く引き、トランジスタ７６をオンにし、そして、Ｓ
ＣＲ６８を動作させて、パッド７０の電圧を低く引っ張
る。アノード７３の電圧が一旦低く引かれると、トラン
ジスタ７８のソースが、ゲート電圧ＶDDを超える、ひと
つのＶＴ未満に落ちるために、トランジスタ７８がオフ
となる。アノードの電圧が、保持電圧未満のレベルに落
ちるとき、ラッチが再びオフとなる。好ましい実施例で
は、この電圧は、約１．２ボルトである。したがって、
ゲートがパッド７０の供給電圧に接続されるトランジス
タ７８を用いることで、より低いトリガー電圧が実現さ
れ、直列に接続される抵抗が必要ではない。さらには、
ＳＣＲを、高電圧タンク中で分離することにより、基板
電流注入が低減される。これは、高電圧タンクとＰ型の
材料である基板との間に、逆バイアスされたＰＮ接合が
あるという事実によるものである。高電圧タンクは、ノ
ード８０において、ＰＮＰトランジスタのベースを提供
するので、この基板電流注入は、ＳＣＲの動作をもたら
しうる。
つ、すなわち、パワーダウン動作とパワーアップ動作が
ある。パワーダウン動作においては、パッド７０の電圧
ＶDDが実質的に接地される。その電圧が接地されている
ので、ＳＣＲ６８のアノード７３に接続されている、ト
ランジスタ７８のドレインで、そのひとつのしきい値電
圧ＶＴを超えるいかなる正の電圧も、トランジスタ７８
をオンにし、電流を抵抗８６に流す。この電圧が、トラ
ンジスタ８２をオンにするのに十分であるとき、電流が
抵抗７４を通って流れ、ノード８０を引き下げて、トラ
ンジスタ７６をオンにし、こうしてＳＣＲ６８をラッチ
する。その代わりに、パワーアップ条件においては、パ
ッド７２が、ＶDDに上昇され、それは、好ましい実施例
においては、３．３ボルト（または、他の応用例では
５．０ボルト）である。入力端子パッド７２の電圧が、
トランジスタ７８のゲートに掛かる供給電圧を超える、
ひとつのしきい値電圧ＶＴなる電圧まで上昇するとき、
トランジスタ７８が伝導し、電流が抵抗８６に流れる。
これによって、トランジスタ８２がオンし、ノード８０
を低く引き、トランジスタ７６をオンにし、そして、Ｓ
ＣＲ６８を動作させて、パッド７０の電圧を低く引っ張
る。アノード７３の電圧が一旦低く引かれると、トラン
ジスタ７８のソースが、ゲート電圧ＶDDを超える、ひと
つのＶＴ未満に落ちるために、トランジスタ７８がオフ
となる。アノードの電圧が、保持電圧未満のレベルに落
ちるとき、ラッチが再びオフとなる。好ましい実施例で
は、この電圧は、約１．２ボルトである。したがって、
ゲートがパッド７０の供給電圧に接続されるトランジス
タ７８を用いることで、より低いトリガー電圧が実現さ
れ、直列に接続される抵抗が必要ではない。さらには、
ＳＣＲを、高電圧タンク中で分離することにより、基板
電流注入が低減される。これは、高電圧タンクとＰ型の
材料である基板との間に、逆バイアスされたＰＮ接合が
あるという事実によるものである。高電圧タンクは、ノ
ード８０において、ＰＮＰトランジスタのベースを提供
するので、この基板電流注入は、ＳＣＲの動作をもたら
しうる。
【００１７】今、図５を参照すると、ＳＣＲ１２６およ
びＳＣＲ１２８の直列結合からなる、保護回路１２４が
図示されている。ＳＣＲ１２８は、図３のＳＣＲ６８に
類似する。ＳＣＲ１２８の回路は、動作電圧端子パッド
１３０を含むが、それは、保護回路１２４が中に含まれ
る集積回路の、動作電圧ＶDDに接続されている。アノー
ドが、端子パッド１３２によりアノードとして提供され
る。抵抗１３４が、端子パッド１３２からノード１４０
へと接続する。ＰＮＰバイポーラ・トランジスタ１３６
は、アノード１３２に接続されるそのエミッタ、ノード
１４４に接続されるそのコレクタ、およびノード１４０
に接続されるそのベースを有する。Ｐチャンネル・トラ
ンジスタ１３８は、アノード１３２に接続されるそのソ
ース、およびノード１４４に接続されるそのドレインを
有する。トランジスタ１３８のゲートは、端子パッド１
３０に接続されるが、それは、動作電圧ＶDDに接続され
る。ＮＰＮトランジスタ１４２は、ノード１４０に接続
されるそのコレクタ、ノード１４４に接続されるそのベ
ース、およびノード１４８に接続されるそのエミッタを
有する。抵抗器ＲＰの抵抗１４６は、ノード１４４とノ
ード１４８との間に接続される。抵抗器ＲN の抵抗１３
４は、端子パッド１３２とノード１４０との間に接続さ
れる。
びＳＣＲ１２８の直列結合からなる、保護回路１２４が
図示されている。ＳＣＲ１２８は、図３のＳＣＲ６８に
類似する。ＳＣＲ１２８の回路は、動作電圧端子パッド
１３０を含むが、それは、保護回路１２４が中に含まれ
る集積回路の、動作電圧ＶDDに接続されている。アノー
ドが、端子パッド１３２によりアノードとして提供され
る。抵抗１３４が、端子パッド１３２からノード１４０
へと接続する。ＰＮＰバイポーラ・トランジスタ１３６
は、アノード１３２に接続されるそのエミッタ、ノード
１４４に接続されるそのコレクタ、およびノード１４０
に接続されるそのベースを有する。Ｐチャンネル・トラ
ンジスタ１３８は、アノード１３２に接続されるそのソ
ース、およびノード１４４に接続されるそのドレインを
有する。トランジスタ１３８のゲートは、端子パッド１
３０に接続されるが、それは、動作電圧ＶDDに接続され
る。ＮＰＮトランジスタ１４２は、ノード１４０に接続
されるそのコレクタ、ノード１４４に接続されるそのベ
ース、およびノード１４８に接続されるそのエミッタを
有する。抵抗器ＲＰの抵抗１４６は、ノード１４４とノ
ード１４８との間に接続される。抵抗器ＲN の抵抗１３
４は、端子パッド１３２とノード１４０との間に接続さ
れる。
【００１８】ＳＣＲ１２８のノード１４８は、ＳＣＲ１
２６のノード１５０に接続される。抵抗器ＲN ’の抵抗
１５２は、ノード１５０とノード１５６との間に接続さ
れる。ＰＮＰトランジスタ１５４は、ノード１５０に接
続されるそのエミッタ、ノード１５６に接続されるその
ベース、およびノード１６２に接続されるそのコレクタ
を有する。ＮＰＮトランジスタ１６０は、ノード１５６
に接続されるそのコレクタ、ノード１６２に接続される
そのベース、およびノード１６６に接続されるそのエミ
ッタを有する。抵抗器ＲP ’の抵抗１６４は、ノード１
６２とノード１６６との間に接続される。Ｎチャンネル
・トランジスタ１５８は、ノード１５６に接続されるそ
のドレインおよびゲート、およびノード１６６に接続さ
れるそのソースを有する。抵抗器ＲP ’の抵抗１６４
は、ノード１６２とノード１６６との間に接続される。
２６のノード１５０に接続される。抵抗器ＲN ’の抵抗
１５２は、ノード１５０とノード１５６との間に接続さ
れる。ＰＮＰトランジスタ１５４は、ノード１５０に接
続されるそのエミッタ、ノード１５６に接続されるその
ベース、およびノード１６２に接続されるそのコレクタ
を有する。ＮＰＮトランジスタ１６０は、ノード１５６
に接続されるそのコレクタ、ノード１６２に接続される
そのベース、およびノード１６６に接続されるそのエミ
ッタを有する。抵抗器ＲP ’の抵抗１６４は、ノード１
６２とノード１６６との間に接続される。Ｎチャンネル
・トランジスタ１５８は、ノード１５６に接続されるそ
のドレインおよびゲート、およびノード１６６に接続さ
れるそのソースを有する。抵抗器ＲP ’の抵抗１６４
は、ノード１６２とノード１６６との間に接続される。
【００１９】今、図６を参照すると、図５に描写されて
いる保護回路１２４を提供する集積回路１７０の断面図
が図示されている。集積回路１７０は、Ｐ形基板１７２
を含む。高電圧Ｎタンク（ＨＶ−ｎタンク）１７４が、
基板１７２に形成されている。低電圧Ｐタンク（ＬＶ−
ｐタンク）１７６が、ＨＶ−ｎタンク１７４中に形成さ
れている。ＨＶ−ｎタンク１７４中に、Ｎ＋領域１８０
およびＰ＋領域１８２が形成され、それら双方は、端子
パッド１８４に接続され、それは、アノードを提供す
る。Ｐ＋領域１８６は、ＨＶ−ｎタンク１７４とＬＶ−
ｐタンク１７６との間の接合部を横切って形成される。
Ｐ＋領域１８２、Ｐ＋領域１８６およびゲート電極１８
８が、一緒になって、ＨＶ−ｎタンク１７４中に、Ｐチ
ャンネル・トランジスタの形を定める。ゲート電極１８
８は、端子パッド１９０に接続される。Ｎ＋領域１９２
およびＰ＋領域１９４が、ＬＶ−ｐタンク１７６中に形
成される。Ｎ＋領域１９２およびＰ＋領域１９４は、双
方ともノード１９６に接続され、それは、ノード１９８
に接続されている。
いる保護回路１２４を提供する集積回路１７０の断面図
が図示されている。集積回路１７０は、Ｐ形基板１７２
を含む。高電圧Ｎタンク（ＨＶ−ｎタンク）１７４が、
基板１７２に形成されている。低電圧Ｐタンク（ＬＶ−
ｐタンク）１７６が、ＨＶ−ｎタンク１７４中に形成さ
れている。ＨＶ−ｎタンク１７４中に、Ｎ＋領域１８０
およびＰ＋領域１８２が形成され、それら双方は、端子
パッド１８４に接続され、それは、アノードを提供す
る。Ｐ＋領域１８６は、ＨＶ−ｎタンク１７４とＬＶ−
ｐタンク１７６との間の接合部を横切って形成される。
Ｐ＋領域１８２、Ｐ＋領域１８６およびゲート電極１８
８が、一緒になって、ＨＶ−ｎタンク１７４中に、Ｐチ
ャンネル・トランジスタの形を定める。ゲート電極１８
８は、端子パッド１９０に接続される。Ｎ＋領域１９２
およびＰ＋領域１９４が、ＬＶ−ｐタンク１７６中に形
成される。Ｎ＋領域１９２およびＰ＋領域１９４は、双
方ともノード１９６に接続され、それは、ノード１９８
に接続されている。
【００２０】低電圧Ｎタンク（ＬＶ−ｎタンク）領域２
００が、基板１７２中に形成されている。Ｎ＋領域２０
２およびＰ＋領域２０４が、ＬＶ−ｎタンク２００中に
形成されている。Ｎ＋領域２０２およびＰ＋領域２０４
は、双方ともノード１９８に接続されている。Ｎ＋領域
２０６が、基板１７２とＬＶ−ｎタンク領域２００との
間の接合部を横切って形成されている。Ｎ＋領域２０８
が、基板１７２中に形成されており、ゲート電極２１０
およびＮ＋領域２０６とともに、Ｎチャンネル・トラン
ジスタを提供する。ゲート電極２１０は、端子パッド２
１２に接続されており、それは続いて、Ｎ＋領域２０６
に結び付けられている。Ｐ＋領域２１４が、基板１７２
中に形成されている。Ｐ＋領域２１４およびＮ＋領域２
０８は、ノード２１６に接続されている。
００が、基板１７２中に形成されている。Ｎ＋領域２０
２およびＰ＋領域２０４が、ＬＶ−ｎタンク２００中に
形成されている。Ｎ＋領域２０２およびＰ＋領域２０４
は、双方ともノード１９８に接続されている。Ｎ＋領域
２０６が、基板１７２とＬＶ−ｎタンク領域２００との
間の接合部を横切って形成されている。Ｎ＋領域２０８
が、基板１７２中に形成されており、ゲート電極２１０
およびＮ＋領域２０６とともに、Ｎチャンネル・トラン
ジスタを提供する。ゲート電極２１０は、端子パッド２
１２に接続されており、それは続いて、Ｎ＋領域２０６
に結び付けられている。Ｐ＋領域２１４が、基板１７２
中に形成されている。Ｐ＋領域２１４およびＮ＋領域２
０８は、ノード２１６に接続されている。
【００２１】今、図５および図６を参照すると、集積回
路１７０の端子パッド１８４は、ＳＣＲ１２８の端子パ
ッド１３２に対応し、保護回路１２４のアノードを提供
している。ＰＮＰトランジスタ１３６が、Ｐ＋領域１８
２、ＨＶ−ｎタンク１７４およびＬＶ−ｐタンク１７６
によって提供されている。Ｐチャンネル・トランジスタ
１３８が、Ｐ＋領域１８２、ゲート電極１８８およびＰ
＋領域１８６によって提供されている。抵抗器ＲN の抵
抗１３４は、ＨＶ−ｎタンク１７４の、Ｎ＋領域１８０
からＬＶ−ｐタンク１７６に延びる部分によって提供さ
れている。ＮＰＮトランジスタ１４２は、ＨＶ−ｎタン
ク１７４、ＬＶ−ｐタンク１７６およびＮ＋領域１９２
によって提供されている。抵抗器ＲP の抵抗１４６は、
ＬＶ−ｐタンク１７６の、ＨＶ−ｎタンク１７４からＰ
＋領域１９４に延びる部分によって提供されている。図
６のノード１９６は、図５のノード１４８に対応する。
ＨＶ−ｎタンク１７４および基板１７２の間のダイオー
ド接合は、基板１７２からＳＣＲ１２８を分離する。
路１７０の端子パッド１８４は、ＳＣＲ１２８の端子パ
ッド１３２に対応し、保護回路１２４のアノードを提供
している。ＰＮＰトランジスタ１３６が、Ｐ＋領域１８
２、ＨＶ−ｎタンク１７４およびＬＶ−ｐタンク１７６
によって提供されている。Ｐチャンネル・トランジスタ
１３８が、Ｐ＋領域１８２、ゲート電極１８８およびＰ
＋領域１８６によって提供されている。抵抗器ＲN の抵
抗１３４は、ＨＶ−ｎタンク１７４の、Ｎ＋領域１８０
からＬＶ−ｐタンク１７６に延びる部分によって提供さ
れている。ＮＰＮトランジスタ１４２は、ＨＶ−ｎタン
ク１７４、ＬＶ−ｐタンク１７６およびＮ＋領域１９２
によって提供されている。抵抗器ＲP の抵抗１４６は、
ＬＶ−ｐタンク１７６の、ＨＶ−ｎタンク１７４からＰ
＋領域１９４に延びる部分によって提供されている。図
６のノード１９６は、図５のノード１４８に対応する。
ＨＶ−ｎタンク１７４および基板１７２の間のダイオー
ド接合は、基板１７２からＳＣＲ１２８を分離する。
【００２２】ＳＣＲ１２６は、集積回路１７０の端子パ
ッド１９８に対応するノード１５０を有している。ＰＮ
Ｐトランジスタ１５４は、Ｐ＋領域２０４、ＬＶ−ｎタ
ンク２００および基板１７２によって、それぞれ提供さ
れる、エミッタ、ベースおよびコレクタを有する。抵抗
器ＲN ’の抵抗１５２は、ＬＶ−ｎタンク２００の、Ｎ
＋領域２０２から、ＬＶ−ｎタンク２００と基板１７２
との間の接合部に延びる部分によって提供される。Ｎチ
ャンネル・トランジスタ１５８のドレイン、ゲートおよ
びソースは、それぞれ、Ｎ＋領域２０６、ゲート電極２
１０およびＮ＋領域２０８に対応する。ＮＰＮトランジ
スタ１６０のコレクタ、ベースおよびエミッタが、それ
ぞれ、ＬＶ−ｎタンク２００、基板１７２およびＮ＋領
域２０８に対応する。抵抗器ＲP ’の抵抗１６４は、基
板１７２の、ＬＶ−ｎタンク２００からＰ＋領域２１４
に延びる部分に対応する。集積回路１７０の端子パッド
２１６は、ＳＣＲ１２６のノード１６６に対応する。
ッド１９８に対応するノード１５０を有している。ＰＮ
Ｐトランジスタ１５４は、Ｐ＋領域２０４、ＬＶ−ｎタ
ンク２００および基板１７２によって、それぞれ提供さ
れる、エミッタ、ベースおよびコレクタを有する。抵抗
器ＲN ’の抵抗１５２は、ＬＶ−ｎタンク２００の、Ｎ
＋領域２０２から、ＬＶ−ｎタンク２００と基板１７２
との間の接合部に延びる部分によって提供される。Ｎチ
ャンネル・トランジスタ１５８のドレイン、ゲートおよ
びソースは、それぞれ、Ｎ＋領域２０６、ゲート電極２
１０およびＮ＋領域２０８に対応する。ＮＰＮトランジ
スタ１６０のコレクタ、ベースおよびエミッタが、それ
ぞれ、ＬＶ−ｎタンク２００、基板１７２およびＮ＋領
域２０８に対応する。抵抗器ＲP ’の抵抗１６４は、基
板１７２の、ＬＶ−ｎタンク２００からＰ＋領域２１４
に延びる部分に対応する。集積回路１７０の端子パッド
２１６は、ＳＣＲ１２６のノード１６６に対応する。
【００２３】動作において、保護回路１２４が、図３の
ＳＣＲ６８について描写されたように保護されるべき入
力パッドに取り付けられる。集積回路１７０の動作電圧
ＶDDは、それを動作電圧とは異なる別の電圧に接続する
こともできるが、好ましくは、保護回路１２４の動作電
圧端子パッド１３０に接続される。端子パッド１３２
は、ＥＳＤの発生での高電圧による損傷に対して、保護
されるべき回路の信号線に接続される。パワーダウン状
態において、端子パッド１３０に、電圧ＶDDが印可され
ないとき、ＳＣＲ１２８は、トランジスタ１３８のしき
い値電圧ＶＴを超える電圧によってトリガーされる。集
積回路１７２に電圧ＶDDが印可されるとき、端子パッド
１３０に電圧ＶDDが印可される。続いて、ＳＣＲ１２８
が、ひとつのしきい値電圧ＶＴによって、端子パッド１
３０に印可される電圧ＶDDを超える、端子パッド１３２
に印可される電圧によってトリガーされる。すると、Ｐ
チャンネル・トランジスタ１３８を通って、ノード１４
４へと、および続いて抵抗１４６を通って、ノード１４
８へと、電流が流れる。
ＳＣＲ６８について描写されたように保護されるべき入
力パッドに取り付けられる。集積回路１７０の動作電圧
ＶDDは、それを動作電圧とは異なる別の電圧に接続する
こともできるが、好ましくは、保護回路１２４の動作電
圧端子パッド１３０に接続される。端子パッド１３２
は、ＥＳＤの発生での高電圧による損傷に対して、保護
されるべき回路の信号線に接続される。パワーダウン状
態において、端子パッド１３０に、電圧ＶDDが印可され
ないとき、ＳＣＲ１２８は、トランジスタ１３８のしき
い値電圧ＶＴを超える電圧によってトリガーされる。集
積回路１７２に電圧ＶDDが印可されるとき、端子パッド
１３０に電圧ＶDDが印可される。続いて、ＳＣＲ１２８
が、ひとつのしきい値電圧ＶＴによって、端子パッド１
３０に印可される電圧ＶDDを超える、端子パッド１３２
に印可される電圧によってトリガーされる。すると、Ｐ
チャンネル・トランジスタ１３８を通って、ノード１４
４へと、および続いて抵抗１４６を通って、ノード１４
８へと、電流が流れる。
【００２４】アノード１３２の電圧が、トランジスタ１
３８のゲートの電圧を、２つ以上のしきい値電圧によっ
て超えるとき、抵抗１４６を通って電流が流れる。第２
のＳＣＲ１２６は、ノード１４８と接地との間に接続さ
れているので、抵抗１５２を通ってノード１５６へ、さ
らにはトランジスタ１５８を通って、電流が流れる。こ
れにより、トランジスタ１５４のベースが低く引かれ、
トランジスタ１５４がオンになり、電流が、抵抗１６４
を通って流れる。ノード１６２が上昇し、トランジスタ
１６０をオンとし、そして、それによって、ＳＣＲ１２
６をラッチさせ、ノード１４８を接地へと引っぱる。こ
れにより、今度は、トランジスタ１４２がオンとなるよ
うなレベルで、抵抗１４６を通って電流が流れ、ノード
１４０を低く引いて、トランジスタ１３６をオンとし、
そして、ＳＣＲ１２８にラッチを起こさせる。
３８のゲートの電圧を、２つ以上のしきい値電圧によっ
て超えるとき、抵抗１４６を通って電流が流れる。第２
のＳＣＲ１２６は、ノード１４８と接地との間に接続さ
れているので、抵抗１５２を通ってノード１５６へ、さ
らにはトランジスタ１５８を通って、電流が流れる。こ
れにより、トランジスタ１５４のベースが低く引かれ、
トランジスタ１５４がオンになり、電流が、抵抗１６４
を通って流れる。ノード１６２が上昇し、トランジスタ
１６０をオンとし、そして、それによって、ＳＣＲ１２
６をラッチさせ、ノード１４８を接地へと引っぱる。こ
れにより、今度は、トランジスタ１４２がオンとなるよ
うなレベルで、抵抗１４６を通って電流が流れ、ノード
１４０を低く引いて、トランジスタ１３６をオンとし、
そして、ＳＣＲ１２８にラッチを起こさせる。
【００２５】ＳＣＲ１２８および１２６の２つが直列に
接続されているので、その制御は、ＳＣＲ１２８のトリ
ガー電圧によって提供され、すなわち、トリガー電圧
は、供給電圧またはパッド１３０に接続されるいかなる
電圧をも超える、ひとつのしきい値である。しかしなが
ら、保持電圧は、ＳＣＲ１２８の保持電圧およびＳＣＲ
１２６の保持電圧の２つの合計である。そのように、保
持電圧は、電力供給電圧を超えることができる。例え
ば、３．３ボルト技術の部分では、２つの積層されたＳ
ＣＲを有し、各々が約１．７５ボルトの保持電圧を備
え、結合保持電圧が、３．５ボルトとなって、電力供給
電圧よりも大きなものとなる。さらには、保持電圧は、
電力供給電圧プラスＶＴの、トリガー電圧よりも大きな
ものとなるように設計することができる。保持電圧は、
ＮＰＮおよびＰＮＰトランジスタのβの関数であり、こ
れは、βの積の関数、ｆ（β＊β）である。
接続されているので、その制御は、ＳＣＲ１２８のトリ
ガー電圧によって提供され、すなわち、トリガー電圧
は、供給電圧またはパッド１３０に接続されるいかなる
電圧をも超える、ひとつのしきい値である。しかしなが
ら、保持電圧は、ＳＣＲ１２８の保持電圧およびＳＣＲ
１２６の保持電圧の２つの合計である。そのように、保
持電圧は、電力供給電圧を超えることができる。例え
ば、３．３ボルト技術の部分では、２つの積層されたＳ
ＣＲを有し、各々が約１．７５ボルトの保持電圧を備
え、結合保持電圧が、３．５ボルトとなって、電力供給
電圧よりも大きなものとなる。さらには、保持電圧は、
電力供給電圧プラスＶＴの、トリガー電圧よりも大きな
ものとなるように設計することができる。保持電圧は、
ＮＰＮおよびＰＮＰトランジスタのβの関数であり、こ
れは、βの積の関数、ｆ（β＊β）である。
【００２６】今、図７、図８および図９を参照すると、
それぞれ、ＳＣＲ１２８、ＳＣＲ１２６および保護回路
１２４の、電流−電圧のグラフが図示されている。曲線
２２０により、ＳＣＲ１２８のトリガー電圧（ＶTR）
が、点１２２にあるものとして示される。ＳＣＲ１２８
の保持電圧（Ｖh ）は、点２２４で示される。曲線２２
６には、ＳＣＲ１２６のトリガー電圧（ＶTR）が、点２
２８として示されており、ＳＣＲ１２６の保持電圧（Ｖ
h ）が、点２３０として示されている。最後に、曲線２
３２には、保護回路１２４のトリガー電圧（ＶTR）およ
び保持電圧（Ｖh）が、それぞれ、点２３４および２３
６として示されている。前述のように、保護回路１２４
は、ＳＣＲ１２６と直列に接続されるＳＣＲ１２８を含
んでなる。保護回路１２４のＶTRは、ＳＣＲ１２８のＶ
TRにほぼ等しく、それは、図７において、点２２２で示
されている。保護回路１２４のＶh は、点２３６で示さ
れており、図８における点２３０で示されるＳＣＲ１２
６のＶh と、図７の点２２４で示されるＳＣＲ１２８の
Ｖh との合計にほぼ等しい。このように、直列に接続さ
れている、ＳＣＲ１２６および１２８の保持電圧は、累
積される。
それぞれ、ＳＣＲ１２８、ＳＣＲ１２６および保護回路
１２４の、電流−電圧のグラフが図示されている。曲線
２２０により、ＳＣＲ１２８のトリガー電圧（ＶTR）
が、点１２２にあるものとして示される。ＳＣＲ１２８
の保持電圧（Ｖh ）は、点２２４で示される。曲線２２
６には、ＳＣＲ１２６のトリガー電圧（ＶTR）が、点２
２８として示されており、ＳＣＲ１２６の保持電圧（Ｖ
h ）が、点２３０として示されている。最後に、曲線２
３２には、保護回路１２４のトリガー電圧（ＶTR）およ
び保持電圧（Ｖh）が、それぞれ、点２３４および２３
６として示されている。前述のように、保護回路１２４
は、ＳＣＲ１２６と直列に接続されるＳＣＲ１２８を含
んでなる。保護回路１２４のＶTRは、ＳＣＲ１２８のＶ
TRにほぼ等しく、それは、図７において、点２２２で示
されている。保護回路１２４のＶh は、点２３６で示さ
れており、図８における点２３０で示されるＳＣＲ１２
６のＶh と、図７の点２２４で示されるＳＣＲ１２８の
Ｖh との合計にほぼ等しい。このように、直列に接続さ
れている、ＳＣＲ１２６および１２８の保持電圧は、累
積される。
【００２７】図１０は、図３および図５のそれぞれの、
ＳＣＲ６８およびＳＣＲ１２８のような、複数の分離さ
れた低電圧ＳＣＲ（ＩＬＶＳＣＲ）を含む保護回路２３
８を描写する概略ブロック図である。ＩＬＶＳＣＲ２４
０は、ＩＬＶＳＣＲ２４２と直列に接続されている。端
子パッド２４４および２４６は、それらが中に含まれる
集積回路の、動作電源電圧ＶDDに、接続されている。端
子パッド２４４および２４６は、それぞれ、図３および
図５の端子パッド７０および１３０に対応する。ＩＬＶ
ＳＣＲ２４０の端子パッド２４８は、ＥＳＤから保護さ
れるべき信号線に、直接、接続されるであろう。ＩＬＶ
ＳＣＲ２４０のカソードは、図３のノード８８に対応す
るが、図５のアノード１３２に対応する、ＩＬＶＳＣＲ
２４２のアノードに接続されるであろう。他のＩＬＶＳ
ＣＲも、直列に含まれても良い。このように、保護回路
２３８は、ＳＣＲ６８または１２８のいずれかのよう
な、単一ＳＣＲのトリガー電圧に等しいトリガー電圧を
有しており、ＳＣＲ２４０および２４２の保持電圧の合
計に等しい保持電圧を有するであろう。このように、Ｉ
ＬＶＳＣＲ２４０および２４２は、他のＳＣＲと一緒
に、保護回路２３８の保持電圧が累積されるように、直
列に積層できる。
ＳＣＲ６８およびＳＣＲ１２８のような、複数の分離さ
れた低電圧ＳＣＲ（ＩＬＶＳＣＲ）を含む保護回路２３
８を描写する概略ブロック図である。ＩＬＶＳＣＲ２４
０は、ＩＬＶＳＣＲ２４２と直列に接続されている。端
子パッド２４４および２４６は、それらが中に含まれる
集積回路の、動作電源電圧ＶDDに、接続されている。端
子パッド２４４および２４６は、それぞれ、図３および
図５の端子パッド７０および１３０に対応する。ＩＬＶ
ＳＣＲ２４０の端子パッド２４８は、ＥＳＤから保護さ
れるべき信号線に、直接、接続されるであろう。ＩＬＶ
ＳＣＲ２４０のカソードは、図３のノード８８に対応す
るが、図５のアノード１３２に対応する、ＩＬＶＳＣＲ
２４２のアノードに接続されるであろう。他のＩＬＶＳ
ＣＲも、直列に含まれても良い。このように、保護回路
２３８は、ＳＣＲ６８または１２８のいずれかのよう
な、単一ＳＣＲのトリガー電圧に等しいトリガー電圧を
有しており、ＳＣＲ２４０および２４２の保持電圧の合
計に等しい保持電圧を有するであろう。このように、Ｉ
ＬＶＳＣＲ２４０および２４２は、他のＳＣＲと一緒
に、保護回路２３８の保持電圧が累積されるように、直
列に積層できる。
【００２８】要するに、ＥＳＤの発生の高電圧に対し
て、保護をするための保護回路が提供されている。その
保護回路は、可変的であって、本発明の被保護回路が中
に含まれている集積回路に印可される動作電圧によっ
て、自動的に決定されるトリガー電圧を有する。保護回
路の保持電圧は、複数のＳＣＲを、選択的に直列に接続
することによって増大される。このように、回路に印可
される動作電圧に応答して、トリガー電圧が可変的であ
り、保持電圧が選択的に決定されうる保護回路が提供さ
れる。
て、保護をするための保護回路が提供されている。その
保護回路は、可変的であって、本発明の被保護回路が中
に含まれている集積回路に印可される動作電圧によっ
て、自動的に決定されるトリガー電圧を有する。保護回
路の保持電圧は、複数のＳＣＲを、選択的に直列に接続
することによって増大される。このように、回路に印可
される動作電圧に応答して、トリガー電圧が可変的であ
り、保持電圧が選択的に決定されうる保護回路が提供さ
れる。
【００２９】本発明のいくつかの実施例が詳細に説明さ
れているけれども、特許請求の範囲によって定義される
ような本発明の精神および範囲から逸脱することなく、
種々の変更、置き換えおよび代替が行われうるというこ
とを理解するべきである。
れているけれども、特許請求の範囲によって定義される
ような本発明の精神および範囲から逸脱することなく、
種々の変更、置き換えおよび代替が行われうるというこ
とを理解するべきである。
本発明およびその利点をより完全に理解するために、添
付の図面と関係する本明細書の記述を参照するが、それ
らの図面においては：
付の図面と関係する本明細書の記述を参照するが、それ
らの図面においては：
【図１】ＥＳＤ保護を提供するために集積回路内に含ま
れる、従来技術のＳＣＲの概略図を示す。
れる、従来技術のＳＣＲの概略図を示す。
【図２】図１に描写されるＳＣＲを提供する、先行技術
の集積回路の断面図を示す。
の集積回路の断面図を示す。
【図３】本発明のＳＣＲを含んでなるＥＳＤ保護回路の
概略図を示す。
概略図を示す。
【図４】概略的に図３に描写される、ＥＳＤ保護回路を
含む、集積回路の断面図を示す。
含む、集積回路の断面図を示す。
【図５】本発明の別の実施例のＥＳＤ保護回路であっ
て、直列に接続される２つのＳＣＲからなるものの概略
図を示す。
て、直列に接続される２つのＳＣＲからなるものの概略
図を示す。
【図６】図５のＥＳＤ保護回路を含む集積回路の断面図
を示す。
を示す。
【図７】図１−６の、種々のＥＳＤ保護回路の電流−電
圧曲線を図示する。
圧曲線を図示する。
【図８】図１−６の、種々のＥＳＤ保護回路の電流−電
圧曲線を図示する。
圧曲線を図示する。
【図９】図１−６の、種々のＥＳＤ保護回路の電流−電
圧曲線を図示する。
圧曲線を図示する。
【図１０】本発明の別の実施例のＥＳＤ保護回路であっ
て、図３および図４に描写される型のＳＣＲが、積層さ
れて保護回路を提供するものを示す。
て、図３および図４に描写される型のＳＣＲが、積層さ
れて保護回路を提供するものを示す。
６２，９０，１７０ 集積回路 ６４ 被保護回路 ６６，１５８ Ｎチャンネル・トランジスタ ６８，１２６，１２８ ＳＣＲ ６９ 信号経路 ７０，７２，１３０，１８４，１９０，２４４，２４６
パッド ７３，１３２ アノード ７４，１３４，１４６，１６４ 抵抗 ７６，１３６ ＰＮＰトランジスタ ７８，１３８ Ｐチャンネル・トランジスタ ８２，１４２ ＮＰＮトランジスタ ９２，１７２ 基板 ９８，１７４ 高電圧Ｎタンク １００，１７６ 低電圧Ｐタンク １２４，２３８ 保護回路 ２００ 低電圧Ｎタンク
パッド ７３，１３２ アノード ７４，１３４，１４６，１６４ 抵抗 ７６，１３６ ＰＮＰトランジスタ ７８，１３８ Ｐチャンネル・トランジスタ ８２，１４２ ＮＰＮトランジスタ ９２，１７２ 基板 ９８，１７４ 高電圧Ｎタンク １００，１７６ 低電圧Ｐタンク １２４，２３８ 保護回路 ２００ 低電圧Ｎタンク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウエイン ティ．チェン アメリカ合衆国 テキサス州プラノ，パイ ク コート 4201
Claims (15)
- 【請求項１】 過剰な電圧が、信号線を通って被保護回
路に印可されるのを防ぐための保護回路であって：アノ
ードおよびカソードを有する、少なくともひとつのＳＣ
Ｒ構成中に構成される、ＮＰＮトランジスタおよびＰＮ
Ｐトランジスタを少なくとも有するラッチであって、そ
のアノードは、前記信号線に接続され、そのカソードは
接地参照電位に接続され、一旦ラッチすると、電圧が前
記ラッチと関連する保持電圧よりも下がるとき、解放す
るラッチ；および前記ラッチをトリガーするためのトリ
ガー機構であって、このトリガー機構は、前記ラッチの
前記アノードから分離する電圧に接続される、トリガー
電圧によって動作するトリガー機構からなる保護回路。 - 【請求項２】 前記トリガー電圧が、前記被保護回路の
動作電力供給電圧からなる、請求項１に記載の保護回
路。 - 【請求項３】 前記保持電圧が、前記トリガー電圧より
も大きい、請求項１に記載の保護回路。 - 【請求項４】 前記保持電圧は、少なくとも２つの直列
に接続されたＳＣＲを用いることによって調整可能であ
り、それらＳＣＲの各々は、ＳＣＲ構成において構成さ
れるＮＰＮトランジスタおよびＰＮＰトランジスタを、
少なくとも有している、請求項１に記載の保護回路。 - 【請求項５】 過剰電圧が、信号線を通って被保護回路
に印可されることを防止するための、保護回路であっ
て：前記信号線に接続されるアノード；接地参照電位に
接続されるカソード；前記アノードに接続されるソー
ス、および、前記信号線の電圧から分離されるトリガー
電圧に接続されるゲートを有するＰチャンネル・トラン
ジスタ；ベース、前記アノード線および前記Ｐチャンネ
ル・トランジスタのソースの双方に接続されるエミッタ
を有し、また更に前記Ｐチャンネル・トランジスタのド
レインに接続されるコレクタを有するＰＮＰトランジス
タ；前記カソードに接続されるエミッタ、前記ＰＮＰト
ランジスタのコレクタ、および前記Ｐチャンネル・トラ
ンジスタのドレインに接続されるベース、および、前記
ＰＮＰトランジスタのベースに接続されるコレクタを有
するＮＰＮトランジスタ；前記アノードと、前記ＰＮＰ
トランジスタのベースおよび前記ＮＰＮトランジスタの
コレクタとの間に接続される第１の抵抗；前記カソード
と、前記ＰＮＰトランジスタのコレクタ、前記Ｐチャン
ネル・トランジスタのドレインおよび前記ＮＰＮトラン
ジスタのベースとの間に接続される第２の抵抗であっ
て、前記ＰＮＰおよびＮＰＮトランジスタおよび前記第
１および第２の抵抗で、ＳＣＲとしての構成がなされ
る、第２の抵抗；からなり、かつ前記Ｐチャンネル・ト
ランジスタは、前記第２の抵抗を通って電流を流し、前
記ＮＰＮトランジスタのベースの電圧を増大させ、それ
によって、前記ＮＰＮトランジスタをオンにして、前記
ＰＮＰトランジスタのベースを低く引っ張り、前記ＰＮ
Ｐトランジスタをオンにして、前記ＳＣＲをラッチする
保護回路。 - 【請求項６】 前記Ｐチャンネル・トランジスタのゲー
トが、前記被保護回路の動作電圧端子に接続されてい
る、請求項５に記載の保護回路。 - 【請求項７】 前記保護回路は、集積回路の一部として
形成され、Ｎタンク内に含まれており、そのＮタンク
は、Ｐ形基板内に配置され、前記保護回路を前記集積回
路の他の部分から電気的に分離している、請求項５に記
載の保護回路。 - 【請求項８】 前記Ｐチャンネル・トランジスタ、前記
ＰＮＰトランジスタ、前記ＮＰＮトランジスタおよび前
記第１および第２の抵抗が、第１のＳＣＲをなし、更
に：前記第１のＳＣＲと直列に接続される第２のＳＣＲ
であって、前記第１および第２のＳＣＲは、それらと関
係した保持電圧を有しており、前記保護回路の組み合わ
された保持電圧が、前記第１および第２のＳＣＲの各々
の保持電圧の合計にほぼ等しくなるものとされている第
２のＳＣＲを含んでなる、請求項５に記載の保護回路。 - 【請求項９】 前記保護回路の組み合わされたトリガー
電圧が、前記第１および第２のＳＣＲのうちのひとつの
トリガー電圧に、ほぼ等しくなるように、前記第１およ
び第２のＳＣＲが構成されている、請求項８に記載の保
護回路。 - 【請求項１０】 前記第１および第２のＳＣＲの少なく
ともひとつが、集積回路の他の部分から分離されてお
り、その集積回路内に、前記少なくともひとつのＳＣＲ
が、Ｐ基板内に配置されるＮタンク内に配置されること
によって、含まれている、請求項８に記載の保護回路。 - 【請求項１１】 前記Ｐチャンネル・トランジスタのゲ
ートが、前記被保護回路の動作電圧端子に接続されてお
り；前記保護回路は、集積回路の一部として形成されて
おり、Ｎタンク内に含まれていて、そのＮタンクは、Ｐ
形基板内に配置され、前記集積回路の他の部分から、前
記保護回路を電気的に分離しており；かつ前記保護回路
のトリガー電圧が、前記第１および第２のＳＣＲの一方
のトリガー電圧にほぼ等しくなるように、前記第１およ
び第２のＳＣＲが構成されている請求項８に記載の保護
回路。 - 【請求項１２】 過剰な電圧が、信号線を通って被保護
回路に印可されるのを防止するための、カソードおよび
アノードを有する保護ＳＣＲ回路であって、そのＳＣＲ
保護回路は：Ｐ形基板中に形成されるＮタンク；前記Ｎ
タンク内に配置されるＰタンク；前記Ｐタンク内に配置
される第１のＰ＋領域；前記Ｐタンク内に配置される第
１のＮ＋領域；第２のＰ＋領域であって、前記Ｐタンク
および前記Ｎタンクの双方内に部分的に配置されるよう
に、前記Ｐタンクおよび前記Ｎタンクに橋渡しの関係で
配置される第２のＰ＋領域；前記Ｎタンク内に配置さ
れ、チャンネル領域を形成するために、前記第２のＰ＋
領域から離されている第３のＰ＋領域；前記チャンネル
領域の上に配置され、ゲート酸化物の層によってそこか
ら分離され、Ｐチャンネル・トランジスタの形を定める
ゲートであって、前記アノードから分離されているトリ
ガー電圧に接続可能であるゲート；前記Ｎタンク内に配
置される第２のＮ＋領域；前記第１のＰ＋領域および前
記第１のＮ＋領域に接続され、前記ＳＣＲ保護回路のカ
ソードを形成する第１のパッド；前記第３のＰ＋領域お
よび前記第２のＮ＋領域に接続され、前記ＳＣＲ保護回
路のアノードを形成する第２のパッド；からなり、前記
第２のＮ＋領域および前記Ｐタンクの間に、前記第３の
Ｐ＋領域の最も近くにおいて、前記Ｎタンクの抵抗部分
が延びていて、前記第３のＰ＋領域と前記Ｎタンクとの
間に、そこを流れる第１の所定レベルの電流に対応し
て、正バイアスの電圧を印可し；かつ前記第１のＮ＋領
域と前記Ｎタンクとの間、および前記第１のＰ＋領域と
前記第２のＰ＋領域との間に、前記Ｐタンクの抵抗部分
が延びていて、前記第１のＮ＋領域と前記Ｎタンクとの
間に、そこを通る第２の所定レベルの電流に応答して、
負バイアスの電圧を印可する保護ＳＣＲ回路。 - 【請求項１３】 前記ゲートが、前記保護回路の動作電
圧端子に接続されている、請求項１２に記載の保護回
路。 - 【請求項１４】 高電圧が、信号線を通って、被保護回
路に印可されるのを防止するための保護回路であって、
その保護回路は：第１の保持電圧およびそれと関連する
トリガー電圧、第１のアノードおよび第１のカソードを
有しており、前記第１のアノードは、前記信号線に接続
されている第１のＳＣＲ；第２の保持電圧およびそれと
関連するトリガー電圧、第２のアノードおよび第２のカ
ソードを有する第２のＳＣＲであって、前記第１および
第２のＳＣＲが直列に接続されるように、前記第１のア
ノードが、前記第１のＳＣＲの前記第１のカソードに接
続されている第２のＳＣＲ；からなり、かつ前記保護回
路は、前記第１のＳＣＲのトリガー電圧および結合保護
回路保持電圧のみによって定義されるトリガー電圧を有
しており、前記結合保護回路保持電圧は、前記第１およ
び第２の保持電圧の累積合計からなるものである保護回
路。 - 【請求項１５】 前記結合保護回路保持電圧が、前記ト
リガー電圧よりも大きい、請求項１４に記載の保護回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3354296P | 1996-12-20 | 1996-12-20 | |
| US033542 | 1996-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313110A true JPH10313110A (ja) | 1998-11-24 |
| JP4294748B2 JP4294748B2 (ja) | 2009-07-15 |
Family
ID=21871012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37015297A Expired - Fee Related JP4294748B2 (ja) | 1996-12-20 | 1997-12-22 | トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6016002A (ja) |
| JP (1) | JP4294748B2 (ja) |
| KR (1) | KR19980064442A (ja) |
| TW (1) | TW385534B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545321B2 (en) | 2001-03-19 | 2003-04-08 | Nec Electronics Corporation | ESD protection circuit for a semiconductor integrated circuit |
| JP2003526200A (ja) * | 1999-08-06 | 2003-09-02 | サーノフ コーポレイション | より速いターンオンを達成する二重トリガー機構 |
| KR100403399B1 (ko) * | 2000-08-08 | 2003-10-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US6680833B2 (en) | 1999-12-27 | 2004-01-20 | Nec Electronics Corporation | Input-output protection device for semiconductor integrated circuit |
| US6696708B2 (en) * | 2002-03-04 | 2004-02-24 | Winbond Electronics Corp. | Electrostatic discharge protection apparatus |
| US7064393B2 (en) | 2001-03-16 | 2006-06-20 | Sarnoff Corporation | Electrostatic discharge protection structures having high holding current for latch-up immunity |
| KR100831269B1 (ko) | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치 |
| JP2008182239A (ja) * | 2007-01-23 | 2008-08-07 | Samsung Electronics Co Ltd | 静電気放電保護装置 |
| WO2010029672A1 (ja) * | 2008-09-11 | 2010-03-18 | パナソニック株式会社 | 静電放電保護回路を備えた半導体装置 |
| JP2014165245A (ja) * | 2013-02-22 | 2014-09-08 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
| KR20150122802A (ko) * | 2013-03-12 | 2015-11-02 | 마이크론 테크놀로지, 인크. | 과전압 이벤트 보호 장치 및 방법 |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8333681B2 (en) * | 1996-05-31 | 2012-12-18 | Schmidt David H | Speed controlled strength machine |
| US7179205B2 (en) * | 1996-05-31 | 2007-02-20 | David Schmidt | Differential motion machine |
| US6081002A (en) * | 1997-05-29 | 2000-06-27 | Texas Instruments Incorporated | Lateral SCR structure for ESD protection in trench isolated technologies |
| DE19743240C1 (de) * | 1997-09-30 | 1999-04-01 | Siemens Ag | Integrierte Halbleiterschaltung mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
| JP3123984B2 (ja) * | 1998-07-31 | 2001-01-15 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| TW393755B (en) * | 1998-09-02 | 2000-06-11 | Winbond Electronics Corp | The electrostatic protecting structure of semiconductor |
| KR100518526B1 (ko) * | 1999-02-25 | 2005-10-04 | 삼성전자주식회사 | 사이리스터의 트리거 전류를 이용한 정전하 방전회로 |
| US6188088B1 (en) * | 1999-07-08 | 2001-02-13 | Maxim Integrated Products, Inc. | Electrostatic discharge protection for analog switches |
| US6501630B1 (en) | 1999-12-17 | 2002-12-31 | Koninklijke Philips Electronics N.V. | Bi-directional ESD diode structure |
| US6674129B1 (en) * | 1999-12-17 | 2004-01-06 | Koninklijke Phillips Electronics N.V. | ESD diode structure |
| GR20000100040A (el) * | 2000-02-11 | 2001-10-31 | I.S.D. Λυσεις Ολοκληρωμενων Συστηματων Ανωνυμος Εταιρεια | Προστασια εναντι esd τυπου scr με συζευξη p-well για τεχνολογιες τριπλου πηγαδιου cmos/bicmos |
| US6594132B1 (en) * | 2000-05-17 | 2003-07-15 | Sarnoff Corporation | Stacked silicon controlled rectifiers for ESD protection |
| US20020125537A1 (en) * | 2000-05-30 | 2002-09-12 | Ting-Wah Wong | Integrated radio frequency circuits |
| US6538266B2 (en) * | 2000-08-11 | 2003-03-25 | Samsung Electronics Co., Ltd. | Protection device with a silicon-controlled rectifier |
| US6493199B1 (en) | 2000-10-26 | 2002-12-10 | Winbond Electronics Corporation | Vertical zener-triggered SCR structure for ESD protection in integrated circuits |
| US6864536B2 (en) * | 2000-12-20 | 2005-03-08 | Winbond Electronics Corporation | Electrostatic discharge protection circuit |
| US6437961B1 (en) * | 2001-03-30 | 2002-08-20 | Koninklijke Philips Electronics N.V. | Electrostatic discharge circuit having power-up and power-down protection |
| US6762439B1 (en) * | 2001-07-05 | 2004-07-13 | Taiwan Semiconductor Manufacturing Company | Diode for power protection |
| JP4008744B2 (ja) * | 2002-04-19 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| US6737682B1 (en) * | 2002-07-30 | 2004-05-18 | Taiwan Semiconductor Manufacturing Company | High voltage tolerant and low voltage triggering floating-well silicon controlled rectifier on silicon-on-insulator for input or output |
| US6906357B1 (en) * | 2003-10-10 | 2005-06-14 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection structure with symmetrical positive and negative ESD protection |
| TWI227052B (en) * | 2003-12-23 | 2005-01-21 | Macronix Int Co Ltd | ESD protection circuit for dual-polarity input pad |
| TWI246154B (en) * | 2004-08-04 | 2005-12-21 | Realtek Semiconductor Corp | Method for forming junction varactor by triple-well process |
| US7825473B2 (en) * | 2005-07-21 | 2010-11-02 | Industrial Technology Research Institute | Initial-on SCR device for on-chip ESD protection |
| KR100724335B1 (ko) * | 2005-08-10 | 2007-06-04 | 삼성전자주식회사 | 정전기 보호 회로용 실리콘 정류 제어기 및 그 구조체 |
| US7838937B1 (en) * | 2005-09-23 | 2010-11-23 | Cypress Semiconductor Corporation | Circuits providing ESD protection to high voltage laterally diffused metal oxide semiconductor (LDMOS) transistors |
| US7728349B2 (en) * | 2005-10-11 | 2010-06-01 | Texas Instruments Incorporated | Low capacitance SCR with trigger element |
| US20070131965A1 (en) * | 2005-12-08 | 2007-06-14 | Electronics And Telecommunications Research Institute | Triple-well low-voltage-triggered ESD protection device |
| US8737027B1 (en) | 2007-07-27 | 2014-05-27 | Cypress Semiconductor Corporation | ESD protection device with charge collections regions |
| KR100942956B1 (ko) * | 2008-02-12 | 2010-02-17 | 주식회사 하이닉스반도체 | 에스씨알 회로를 이용한 정전기 방전 장치 |
| US7773356B2 (en) * | 2008-03-19 | 2010-08-10 | Fairchild Korea Semiconductor Ltd | Stacked SCR with high holding voltage |
| US8586423B2 (en) * | 2011-06-24 | 2013-11-19 | International Business Machines Corporation | Silicon controlled rectifier with stress-enhanced adjustable trigger voltage |
| US8377754B1 (en) | 2011-10-10 | 2013-02-19 | International Business Machines Corporation | Stress enhanced junction engineering for latchup SCR |
| US8716801B2 (en) | 2012-01-18 | 2014-05-06 | United Microelectronics Corp. | Metal oxide semiconductor device |
| TWI512983B (zh) * | 2012-02-06 | 2015-12-11 | United Microelectronics Corp | 金氧半導體元件 |
| US9236733B2 (en) * | 2013-07-26 | 2016-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge protection |
| US9579517B2 (en) | 2014-09-08 | 2017-02-28 | Medtronic, Inc. | Transformer-based charging circuits for implantable medical devices |
| US9539435B2 (en) | 2014-09-08 | 2017-01-10 | Medtronic, Inc. | Transthoracic protection circuit for implantable medical devices |
| US9724528B2 (en) | 2014-09-08 | 2017-08-08 | Medtronic, Inc. | Multiple transformer charging circuits for implantable medical devices |
| US9861827B2 (en) | 2014-09-08 | 2018-01-09 | Medtronic, Inc. | Implantable medical devices having multi-cell power sources |
| US9604071B2 (en) | 2014-09-08 | 2017-03-28 | Medtronic, Inc. | Implantable medical devices having multi-cell power sources |
| US9861828B2 (en) | 2014-09-08 | 2018-01-09 | Medtronic, Inc. | Monitoring multi-cell power source of an implantable medical device |
| US9643025B2 (en) | 2014-09-08 | 2017-05-09 | Medtronic, Inc. | Multi-primary transformer charging circuits for implantable medical devices |
| US10026712B2 (en) * | 2014-12-02 | 2018-07-17 | Texas Instruments Incorporated | ESD protection circuit with stacked ESD cells having parallel active shunt |
| JP6641388B2 (ja) | 2015-05-14 | 2020-02-05 | 日本テキサス・インスツルメンツ合同会社 | Ｕｓｂコントローラｅｓｄ保護装置及び方法 |
| KR102374203B1 (ko) * | 2015-08-31 | 2022-03-15 | 삼성전자주식회사 | 정전기 방전 보호 장치 및 이를 포함하는 전자 장치 |
| US11181966B2 (en) | 2015-11-13 | 2021-11-23 | Texas Instruments Incorporated | USB interface circuit and method for low power operation |
| US9679888B1 (en) * | 2016-08-30 | 2017-06-13 | Globalfoundries Inc. | ESD device for a semiconductor structure |
| KR20180058432A (ko) * | 2016-11-24 | 2018-06-01 | 삼성전기주식회사 | 정전기 방전 보호회로 |
| US11342323B2 (en) | 2019-05-30 | 2022-05-24 | Analog Devices, Inc. | High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions |
| US11362203B2 (en) | 2019-09-26 | 2022-06-14 | Analog Devices, Inc. | Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions |
| CN118571919A (zh) * | 2024-07-31 | 2024-08-30 | 深圳市晶扬电子有限公司 | 一种同时适用于高低温应用的可控硅整流器器件及电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5465189A (en) * | 1990-03-05 | 1995-11-07 | Texas Instruments Incorporated | Low voltage triggering semiconductor controlled rectifiers |
| US5359211A (en) * | 1991-07-18 | 1994-10-25 | Harris Corporation | High voltage protection using SCRs |
| US5576557A (en) * | 1995-04-14 | 1996-11-19 | United Microelectronics Corp. | Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits |
| US5719733A (en) * | 1995-11-13 | 1998-02-17 | Lsi Logic Corporation | ESD protection for deep submicron CMOS devices with minimum tradeoff for latchup behavior |
| TW312047B (en) * | 1996-07-19 | 1997-08-01 | Winbond Electronics Corp | Low voltage triggered electrostatic discharge protection circuit |
-
1997
- 1997-12-18 US US08/993,820 patent/US6016002A/en not_active Expired - Lifetime
- 1997-12-20 KR KR1019970071333A patent/KR19980064442A/ko not_active Application Discontinuation
- 1997-12-22 JP JP37015297A patent/JP4294748B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-23 TW TW086119551A patent/TW385534B/zh not_active IP Right Cessation
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526200A (ja) * | 1999-08-06 | 2003-09-02 | サーノフ コーポレイション | より速いターンオンを達成する二重トリガー機構 |
| US6680833B2 (en) | 1999-12-27 | 2004-01-20 | Nec Electronics Corporation | Input-output protection device for semiconductor integrated circuit |
| KR100403399B1 (ko) * | 2000-08-08 | 2003-10-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US7064393B2 (en) | 2001-03-16 | 2006-06-20 | Sarnoff Corporation | Electrostatic discharge protection structures having high holding current for latch-up immunity |
| US6545321B2 (en) | 2001-03-19 | 2003-04-08 | Nec Electronics Corporation | ESD protection circuit for a semiconductor integrated circuit |
| US6696708B2 (en) * | 2002-03-04 | 2004-02-24 | Winbond Electronics Corp. | Electrostatic discharge protection apparatus |
| KR100831269B1 (ko) | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치 |
| JP2008182239A (ja) * | 2007-01-23 | 2008-08-07 | Samsung Electronics Co Ltd | 静電気放電保護装置 |
| WO2010029672A1 (ja) * | 2008-09-11 | 2010-03-18 | パナソニック株式会社 | 静電放電保護回路を備えた半導体装置 |
| JP2014165245A (ja) * | 2013-02-22 | 2014-09-08 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
| KR20150122802A (ko) * | 2013-03-12 | 2015-11-02 | 마이크론 테크놀로지, 인크. | 과전압 이벤트 보호 장치 및 방법 |
| JP2016516300A (ja) * | 2013-03-12 | 2016-06-02 | マイクロン テクノロジー， インク． | 過電圧保護用装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW385534B (en) | 2000-03-21 |
| JP4294748B2 (ja) | 2009-07-15 |
| US6016002A (en) | 2000-01-18 |
| KR19980064442A (ko) | 1998-10-07 |
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| US5532896A (en) | Distributed silicon controlled rectifiers for ESD protection |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080618 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080623 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080718 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080724 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080818 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080821 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080917 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081010 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090106 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090310 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090409 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |