TWI512983B - 金氧半導體元件 - Google Patents
金氧半導體元件 Download PDFInfo
- Publication number
- TWI512983B TWI512983B TW101103775A TW101103775A TWI512983B TW I512983 B TWI512983 B TW I512983B TW 101103775 A TW101103775 A TW 101103775A TW 101103775 A TW101103775 A TW 101103775A TW I512983 B TWI512983 B TW I512983B
- Authority
- TW
- Taiwan
- Prior art keywords
- type
- region
- doped region
- conductive type
- concentrated
- Prior art date
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本發明是有關於一種金氧半導體元件,且特別是有關於一種用於靜電放電保護的金氧半導體元件。
靜電放電(electrostatic discharge,ESD)是電荷在非導體或未接地的導體上累積後,經由放電路徑,在短時間內快速移動放電的現象。靜電放電會造成積體電路中的電路之損害。例如,人體、封裝積體電路的機器或測試積體電路的儀器都是常見的帶電體,當前述帶電體與晶片接觸時,即有可能向晶片放電。靜電放電的瞬間功率可能造成晶片中的積體電路損壞或失效。
習知的靜電放電保護裝置常利用靜電放電箝制電路(ESD clamp circuit)來建構;或者利用矽控整流器(Silicon Controlled Rectifier,SCR),在不加靜電放電箝制電路的狀況下建構靜電放電保護裝置。然而,習知技術的SCR具有較難觸發(亦即需要較高的觸發電壓)的缺點,在矽控整流器啟動前所屬電路中的元件就已經損壞的現象經常發生,無法有效的達成靜電放電保護的功能。
本發明提供一種金氧半導體元件,其能在不外加靜電放電箝制電路的狀況下達到優越的靜電放電保護效果。
本發明提出一種金氧半導體元件,包括基底、閘極、第一導電型第一濃摻雜區、第二導電型第一濃摻雜區、第一導電型漂移區、接觸窗、第一電極以及第二電極。閘極配置於基底上。第一導電型第一濃摻雜區配置於閘極一側的基底中。第一導電型漂移區配置於閘極另一側的基底中。第二導電型第一濃摻雜區配置於第一導電型漂移區中。接觸窗電性連接第二導電型第一濃摻雜區,在第一導電型漂移區上,該接觸窗是最接近閘極的接觸窗。第一電極電性連接接觸窗。第二電極電性連接第一導電型第一濃摻雜區與閘極。
在本發明之一實施例中,上述之第二導電型第一濃摻雜區為條狀摻雜區。
在本發明之一實施例中,上述之金氧半導體元件更包括第一導電型第二濃摻雜區,其配置於第一導電型漂移區中,其中該第二導電型第一濃摻雜區位於該第一導電型第二濃摻雜區與該閘極之間。
在本發明之一實施例中,上述之第二導電型第一濃摻雜區為環繞第一導電型第二濃摻雜區的環狀摻雜區。
在本發明之一實施例中,上述第一電極與第一導電型第二濃摻雜區電性連接。
在本發明之一實施例中,上述之金氧半導體元件更包括第一導電型第三濃摻雜區,其配置於第一導電型漂移區中,且位於閘極與第二導電型第一濃摻雜區之間。
在本發明之一實施例中,上述之第一導電型第三濃摻雜區上無接觸窗。
在本發明之一實施例中,上述之金氧半導體元件更包括絕緣層,其配置於基底及第一導電型漂移區中,且位於閘極與第一導電型第三濃摻雜區之間。
在本發明之一實施例中,上述之絕緣層為場氧化層。
在本發明之一實施例中,上述之金氧半導體元件更包括第二導電型第二濃摻雜區,其配置於基底中,且與第一導電型第一濃摻雜區位於閘極的同一側,其中第一導電型第一濃摻雜區位於第二導電型第二濃摻雜區與閘極之間。
在本發明之一實施例中,該第二電極與該第二導電型第二濃摻雜區電性連接。
在本發明之一實施例中,基底為第二導電型基底,而第一導電型第一濃摻雜區、基底與第一導電型漂移區構成第一雙載子接面電晶體;基底、第一導電型漂移區與第二導電型第一濃摻雜區構成第二雙載子接面電晶體。
在本發明之一實施例中,第一雙載子接面電晶體與第二雙載子接面電晶體構成矽控整流器。
在本發明之一實施例中,上述之基底為第一導電型基底,且金氧半導體元件更包括第二導電型井區,其配置於基底中;其中第一導電型第一濃摻雜區、第二導電型第一濃摻雜區以及第一導電型漂移區配置於第二導電型井區中。
在本發明之一實施例中,第一導電型第一濃摻雜區、第二導電型井區與第一導電型漂移區構成第一雙載子接面電晶體;第二導電型井區、第一導電型漂移區與第二導電型第一濃摻雜區構成第二雙載子接面電晶體。
在本發明之一實施例中,第一雙載子接面電晶體與第二雙載子接面電晶體構成矽控整流器。
基於上述,本發明的金氧半導體元件可以提供優越的靜電放電保護效果,且可以均勻分佈靜電放電的電流,避免在金氧半導體元件中形成局部熱點。藉此,本發明的金氧半導體元件可以符合高規格的ESD標準。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
本說明書中所謂「第一導電型」、「第二導電型」分別是指以電洞(P型)或電子(N型)為主要載子的導電型態,且在下列各實施例中是以P型為第一導電型,N型為第二導電型來描述本揭露內容。但是本揭露內容並不以此為限,在其他實施例中,也可令N型為第一導電型而P型為第二導電型。
圖1A是根據本揭露內容第一實施例所繪示的金氧半導體元件的俯視圖。圖1B是沿圖1A中的I-I線的剖面圖。
請參照圖1A與圖1B,第一實施例的金氧半導體元件100包括P型基底10、N型井區102、閘極104、N型第二濃摻雜區106、P型第一濃摻雜區108、P型漂移區110、N型第一濃摻雜區112、P型第二濃摻雜區114、第一接觸窗116、第二接觸窗118、第一電極120、第三接觸窗122以及第二電極124。
在第一實施例中,P型基底10例如為P型矽基底。N型井區102位於P型基底10中。在一實施例中,N型井區102的摻質例如為磷,其形成的方法例如是離子植入法。植入摻質的能量例如為1800 KeV,植入摻質的深度例如為1000 nm~8000 nm,摻質的濃度例如為4×1012
cm-2
。
閘極104位於N型井區102上。閘極104的材料包括導體,例如為摻雜多晶矽。在閘極104與N型井區102之間還配置有閘介電層104a。閘介電層104a的材料例如為氧化矽,或介電常數大於4的高介電常數材料。
N型第二濃摻雜區106配置於閘極104一側的N型井區102中。在一實施例中,N型第二濃摻雜區106之摻質例如為砷,其形成的方法例如是離子植入法。植入摻質的能量例如是80 KeV,植入摻質的深度例如為200 nm,摻質的濃度例如為4×1015
cm-2
。在其他實施例中,N型第二濃摻雜區106中摻質植入的深度亦可小於200 nm。
P型第一濃摻雜區108配置於N型井區102中,位於閘極104與N型第二濃摻雜區106之間。在一實施例中,P型第一濃摻雜區108之摻質例如為三氟化硼(BF3
),其形成的方法例如是離子植入法。植入摻質的能量例如是55 KeV,植入摻質的深度例如為200 nm,摻質的濃度例如為4×1015
cm-2
。在其他實施例中,P型第一濃摻雜區108中摻質植入的深度亦可小於200 nm。
P型漂移區110配置於閘極104另一側的N型井區102中。在一實施例中,P型漂移區110之摻質例如為硼,其形成的方法例如是離子植入法。植入摻質的能量例如是220 KeV,植入摻質的深度例如為500 nm~1000 nm,摻質的濃度例如為4×1012
cm-2
。
N型第一濃摻雜區112與P型第二濃摻雜區114配置於P型漂移區110中。在一實施例中,N型第一濃摻雜區112與P型第二濃摻雜區114之摻質、植入摻質的能量、植入摻質的深度及摻質的濃度例如分別與N型第二濃摻雜區106與P型第一濃摻雜區108者相同,但並不以此為限。
第一接觸窗116電性連接N型第一濃摻雜區112,第二接觸窗118電性連接P型第二濃摻雜區114。第一電極120電性連接第一接觸窗116與第二接觸窗118。第三接觸窗122電性連接N型第二濃摻雜區106與P型第一濃摻雜區108。第二電極124電性連接閘極104與第三接觸窗122。第一電極120例如是汲極(陰極),第二電極124例如是源極(陽極)。
第一接觸窗116、第二接觸窗118以及第三接觸窗122為導電材料,其例如是阻障層加上主導電層,其中阻障層例如是Ti與TiN的複合層或Ta與TaN的複合層或上述者的任意組合;主導電層例如是鎢層或銅層或鋁層。第一電極120與第二電極124為導電材料,其例如是阻障層加上主導電層,其中阻障層例如是Ti與TiN的複合層或Ta與TaN的複合層或上述者的任意組合;主導電層例如是鎢層或銅層或鋁層。在上述的接觸窗與其下方對應的摻雜區之間可選擇性設有金屬矽化物層以確保低接觸電阻及歐姆接觸。
金氧半導體元件100可更包括絕緣層126,其配置於P型漂移區110以及N型井區102中,位於閘極104與P型第二濃摻雜區114之間。絕緣層126之材料例如為氧化矽。在一實施例中,絕緣層126為場氧化層。
請參照圖1A,上述金氧半導體元件100還可包括P型護環(guard ring)101,其環繞於N型井區102周圍。在一實施例中,於P型護環101內,閘極104係成對配置於N型井區102上。N型第二濃摻雜區106係成對配置於兩閘極104外側的N型井區102中。P型第一濃摻雜區108亦是成對配置,且P型第一濃摻雜區108不僅位於N型第二濃摻雜區106與閘極104之間的N型井區102中,更延伸環繞於N型第二濃摻雜區106之周圍。N型第一濃摻雜區112配置於兩個閘極104之間。位於N型第一濃摻雜區112與兩個閘極104之間的P型第二濃摻雜區114更延伸環繞於N型第一濃摻雜區112周圍,而彼此連接。接觸窗122電性連接N型第二濃摻雜區106以及N型第二濃摻雜區106兩側的P型第一濃摻雜區108。
圖1B還呈現了金氧半導體元件100的等效電路圖。如圖1B所示,在金氧半導體元件100中,P型第一濃摻雜區108、N型井區102以及P型漂移區110形成p-n-p雙載子接面電晶體(BJT)Q1。另外,N型井區102、P型漂移區110與N型第一濃摻雜區112形成垂直的n-p-n BJT Q2;同時,BJT Q1與BJT Q2在N型第一濃摻雜區112與P型第一濃摻雜區108之間形成矽控整流器(silicon controlled rectifier,SCR)路徑,藉此可以較均勻地分佈電流,並可在不外加靜電放電箝制電路的狀態下達到ESD保護的效果。
圖2A是根據本揭露內容第二實施例所繪示的金氧半導體元件的俯視圖。圖2B是沿圖2A中的II-II線的剖面圖。
請參照圖2A與圖2B,第二實施例的金氧半導體元件200包括P型基底20、N型井區202、閘極204、N型第二濃摻雜區206、P型第一濃摻雜區208、P型漂移區210、N型第一濃摻雜區212、P型第二濃摻雜區214、第一接觸窗216、第二接觸窗218、第一電極220、第三接觸窗222以及第二電極224。
在第二實施例中,N型井區202配置於P型基底20中。閘極204配置於N型井區202上。在閘極204與N型井區202之間配置有閘介電層204a。N型第二濃摻雜區206配置於閘極204一側的N型井區202中。P型第一濃摻雜區208配置於N型井區202中,且位於閘極204與N型第二濃摻雜區206之間。P型漂移區210配置於閘極204另一側的N型井區202中。N型第一濃摻雜區212與P型第二濃摻雜區214配置於P型漂移區210中,且N型第一濃摻雜區212位於閘極204與P型第二濃摻雜區214之間。
第一接觸窗216電性連接N型第一濃摻雜區212,第二接觸窗218電性連接P型第二濃摻雜區214,其中,在P型漂移區210上,第一接觸窗216是最接近閘極204的接觸窗。第一電極220電性連接第一接觸窗216與第二接觸窗218。第三接觸窗222電性連接N型第二濃摻雜區206與P型第一濃摻雜區208。第二電極224電性連接閘極204與第三接觸窗222。
金氧半導體元件200可更包括P型第三濃摻雜區215與絕緣層226。P型第三濃摻雜區215配置於P型漂移區210中,且位於閘極204與N型第一濃摻雜區212之間。P型第三濃摻雜區215上沒有設置接觸窗,換言之,第一接觸窗216與閘極204之間沒有電性連接P型第三濃摻雜區215的其他接觸窗。在一實施例中,P型第三濃摻雜區215的摻質、植入摻質的能量、植入摻質的深度與摻質濃度例如與P型第二濃摻雜區214相同,但並不此為限。絕緣層226配置於N型井區202中,且位於閘極204與P型第三濃摻雜區215之間。
在第二實施例中,P型基底20、N型井區202、閘極204、閘介電層204a、N型第二濃摻雜區206、P型第一濃摻雜區208、P型漂移區210、N型第一濃摻雜區212、P型第二濃摻雜區214、第一接觸窗216、第二接觸窗218、第一電極220、第三接觸窗222、第二電極224以及絕緣層226之材料、摻質種類、摻質的濃度、深度或能量可與第一實施例之P型基底10、N型井區102、閘極104、閘介電層104a、N型第二濃摻雜區106、P型第一濃摻雜區108、P型漂移區110、N型第一濃摻雜區112、P型第二濃摻雜區114、第一接觸窗116、第二接觸窗118、第一電極120、第三接觸窗122、第二電極124以及絕緣層126相同,於此不再贅述。
請參照圖2A,前述金氧半導體元件200還可包括P型護環201,其環繞於N型井區202周圍。在一實施例中,於P型護環201內,閘極204成對配置於N型井區202上。N型第二濃摻雜區206成對配置於兩閘極204外側的N型井區202中。P型第一濃摻雜區208亦成對配置於N型井區202中,且P型第一濃摻雜區208不僅位於N型第二濃摻雜區206與閘極204之間,更延伸環繞於N型第二濃摻雜區206的周圍。接觸窗222電性連接N型第二濃摻雜區206及N型第二濃摻雜區206兩側的P型第一濃摻雜區208。在一實施例中,N型第一濃摻雜區212是條狀摻雜區,其成對配置於兩個閘極204之間。P型第二濃摻雜區214配置於兩N型第一濃摻雜區212之間。P型第三濃摻雜區215也成對配置,且各自位於N型第一濃摻雜區212與閘極204之間。在一實施例中,P型第二濃摻雜區214與P型第三濃摻雜區215延伸且互相連接,將兩N型第一濃摻雜區212包圍於其中。在圖2A中僅繪示兩個條狀的N型第一濃摻雜區212,但本揭露內容並不以此為限,在其他實施例中,亦可視實際需要及金氧半導體元件的規格配置兩個以上的N型第二濃摻雜區於兩閘極之間。
圖2B還呈現了金氧半導體元件200的等效電路圖。如圖2B所示,在金氧半導體元件200中,P型第一濃摻雜區208、N型井區202以及P型漂移區210形成p-n-p BJT Q3。N型井區202、P型漂移區210與N型第一濃摻雜區212形成垂直的n-p-n BJT Q4。BJT Q3與BJT Q4在N型第一濃摻雜區212與P型第一濃摻雜區208之間形成SCR路徑,藉此可以在不外加ESD箝制電路的狀態下達到ESD保護的效果。
請參照圖1B與圖2B來比較金氧半導體元件100與金氧半導體元件200。在金氧半導體元件100中,當ESD現象發生時,電流在第一電極120與第二電極124之間流動,並啟動BJT Q1。BJT Q1的啟動電流流入P型漂移區110中,並在P型漂移區110的等效電阻R1上產生跨壓,當此跨壓足夠大時,便可以讓BJT Q2啟動。金氧半導體元件200的靜電保護作用原理大致相同,差別在於,由於金氧半導體元件200的第二接觸窗218與閘極204之間的距離比金氧半導體元件100的第二接觸窗118與閘極104之間的距離長(亦即,金氧半導體元件200的有效通道長度比金氧半導體元件100的有效通道長度長),其等效電阻也隨著變大。故可以在P型漂移區210的等效電阻R2上產生比較大的跨壓,以啟動BJT Q4。因為R2大於R1,所以BJT Q4能比BJT Q2更有迅速地啟動,故而提升了靜電保護的效果。
此外,由於金氧半導體元件100的SCR路徑較難開啟(亦即BJT Q2比BJT Q4難啟動),在發生ESD現象時,於BJT Q2啟動前,在P型漂移區110中可能產生電流群聚現象,這可能造成溫度達1000 K以上的局部熱點,使得元件損壞。另一方面,借助較易開啟的SCR路徑,金氧半導體元件200的電流分佈較均勻,因此可有效抑制此現象。根據傳輸線脈衝(transmission-line-pulsing)的量測結果,依據第一實施例製作的金氧半導體元件可符合人體模型(human body model,HBM)0.2 kV,機器模型(machine model,MM)50 V的ESD規格。而依據第二實施例製作的金氧半導體元件可符合HBM 7.2 kV,MM 360 V的ESD規格。
圖3是根據本揭露第二實施例所繪示的另一種金氧半導體元件的俯視圖。在一實施例中,金氧半導體元件200的N型第一濃摻雜區212’位於兩閘極204之間,且例如為環繞P型第二濃摻雜區214的環狀摻雜區。兩P型第三濃摻雜區215不僅各自位於閘極204與N型第一濃摻雜區212’之間,更延伸以至彼此相接而環繞N型第一濃摻雜區212’。
在前述各實施例中,雖然在各濃摻雜區上僅繪示一排的第一接觸窗、一排的第二接觸窗以及一排的第三接觸窗(請參照圖1A、圖2A與圖3),但本揭露內容並不以此為限,在其他實施例中也可以有多排的第一接觸窗、多排的第二接觸窗或多排第三接觸窗分別配置於各個對應的濃摻雜區上;例如在第二實施例中,可在金氧半導體元件200的N型第一濃摻雜區212上配置多排第一接觸窗216。
本技術領域中具有通常知識者當能理解,在不改變漂移區及各摻雜區之導電型態的狀況下,前述各實施例也可使用N型基底,如此則不需要形成N型井區。在此情況下,P型第一濃摻雜區、N型基底與P型漂移區構成p-n-p BJT,而N型基底、P型漂移區與N型第一濃摻雜區構成n-p-n BJT。如前所述,這兩個BJT形成SCR元件,可達到靜電保護的效果。
此外,如前所述,說明書中各層與各區域(例如基底、井區與各摻雜區)的導電型態僅為示例而已;例如,前述各實施例也可使用N型基底,在其中形成P型井區,並對應改變漂移區與各摻雜區的摻雜(導電)型態。
綜上所述,本發明提供一種金氧半導體元件,可在不外加靜電放電箝制電路的狀況下達到靜電放電保護的效果。本發明提供另一種金氧半導體元件,能更均勻的分佈電流,抑制熱點的產生,並達到更佳的靜電放電保護效果。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200‧‧‧金氧半導體元件
101、201‧‧‧P型護環
102、202‧‧‧N型井區
104、204‧‧‧閘極
104a、204a‧‧‧閘介電層
106、206‧‧‧N型第二濃摻雜區
108、208‧‧‧P型第一濃摻雜區
110、210‧‧‧P型漂移區
112、212、212’‧‧‧N型第一濃摻雜區
114、214‧‧‧P型第二濃摻雜區
116、216‧‧‧第一接觸窗
118、218‧‧‧第二接觸窗
120、220‧‧‧第一電極
122、222‧‧‧第三接觸窗
124、224‧‧‧第二電極
215‧‧‧P型第三濃摻雜區
Q1、Q2、Q3、Q4‧‧‧雙載子接面電晶體
R1、R2‧‧‧電阻
圖1A是根據本揭露內容第一實施例所繪示的金氧半導體元件的俯視圖。
圖1B是沿圖1A中的I-I切線的剖面圖。
圖2A是根據本揭露內容第二實施例所繪示的金氧半導體元件的俯視圖。
圖2B是沿圖2A中的II-II切線的剖面圖。
圖3是根據本揭露內容第二實施例所繪示的另一種金氧半導體元件的俯視圖。
20...基底
200...金氧半導體元件
202...N型井區
204...閘極
206...N型第二濃摻雜區
208...P型第一濃摻雜區
210...P型漂移區
212...N型第一濃摻雜區
214...P型第二濃摻雜區
215...P型第三濃摻雜區
216...第一接觸窗
218...第二接觸窗
220...第一電極
222...第三接觸窗
224...第二電極
Claims (12)
- 一種金氧半導體元件,包括:一基底;一閘極,配置於該基底上;一第一導電型第一濃摻雜區,配置於該閘極一側的該基底中;一第一導電型漂移區,配置於該閘極另一側的該基底中;一第二導電型第一濃摻雜區,配置於該第一導電型漂移區中;一接觸窗,電性連接該第二導電型第一濃摻雜區,該接觸窗是在該第一導電型漂移區上最接近該閘極的接觸窗;一第一電極,透過該接觸窗與該第二導電型第一濃摻雜區電性連接;一第二電極,電性連接該第一導電型第一濃摻雜區與該閘極;以及一第一導電型第三濃摻雜區,配置於該第一導電型漂移區中且位於該閘極與該第二導電型第一濃摻雜區之間。
- 如申請專利範圍第1項所述之金氧半導體元件,其中該第二導電型第一濃摻雜區為條狀摻雜區。
- 如申請專利範圍第1項所述之金氧半導體元件,更包括一第一導電型第二濃摻雜區,配置於該第一導電型漂移區中,其中該第二導電型第一濃摻雜區位於該第一導電 型第二濃摻雜區與該閘極之間。
- 如申請專利範圍第3項所述之金氧半導體元件,其中該第二導電型第一濃摻雜區為環繞該第一導電型第二濃摻雜區的環狀摻雜區。
- 如申請專利範圍第3項所述之金氧半導體元件,其中該第一電極與該第一導電型第二濃摻雜區電性連接。
- 如申請專利範圍第1項所述之金氧半導體元件,更包括一絕緣層,配置於該基底與該第一導電型漂移區中且位於該閘極與該第一導電型第三濃摻雜區之間。
- 如申請專利範圍第6項所述之金氧半導體元件,其中該絕緣層為場氧化層。
- 如申請專利範圍第1項所述之金氧半導體元件,更包括一第二導電型第二濃摻雜區,配置於該基底中,且與該第一導電型第一濃摻雜區位於該閘極的同一側,其中該第一導電型第一濃摻雜區位於該第二導電型第二濃摻雜區與該閘極之間。
- 如申請專利範圍第8項所述之金氧半導體元件,其中該第二電極與該第二導電型第二濃摻雜區電性連接。
- 如申請專利範圍第1項所述之金氧半導體元件,其中該基底為第二導電型基底,該第一導電型第一濃摻雜區、該基底與該第一導電型漂移區構成一第一雙載子接面電晶體;該基底、該第一導電型漂移區與該第二導電型第一濃摻雜區構成一第二雙載子接面電晶體。
- 如申請專利範圍第1項所述之金氧半導體元件,其中該基底為第一導電型基底;該金氧半導體元件更包括 一第二導電型井區,配置於該基底中;其中該第一導電型第一濃摻雜區、該第二導電型第一濃摻雜區以及該第一導電型漂移區配置於該第二導電型井區中。
- 如申請專利範圍第11項所述之金氧半導體元件,其中該第一導電型第一濃摻雜區、該第二導電型井區與該第一導電型漂移區構成一第一雙載子接面電晶體;該第二導電型井區、該第一導電型漂移區與該第二導電型第一濃摻雜區構成一第二雙載子接面電晶體。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101103775A TWI512983B (zh) | 2012-02-06 | 2012-02-06 | 金氧半導體元件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101103775A TWI512983B (zh) | 2012-02-06 | 2012-02-06 | 金氧半導體元件 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201334181A TW201334181A (zh) | 2013-08-16 |
TWI512983B true TWI512983B (zh) | 2015-12-11 |
Family
ID=49479611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101103775A TWI512983B (zh) | 2012-02-06 | 2012-02-06 | 金氧半導體元件 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI512983B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6016002A (en) * | 1996-12-20 | 2000-01-18 | Texas Instruments Incorporated | Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection |
US6144070A (en) * | 1997-08-29 | 2000-11-07 | Texas Instruments Incorporated | High breakdown-voltage transistor with electrostatic discharge protection |
US20090315110A1 (en) * | 2008-06-18 | 2009-12-24 | National Semiconductor | High voltage MOS array with gate contact on extended drain region |
-
2012
- 2012-02-06 TW TW101103775A patent/TWI512983B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6016002A (en) * | 1996-12-20 | 2000-01-18 | Texas Instruments Incorporated | Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection |
US6144070A (en) * | 1997-08-29 | 2000-11-07 | Texas Instruments Incorporated | High breakdown-voltage transistor with electrostatic discharge protection |
US20090315110A1 (en) * | 2008-06-18 | 2009-12-24 | National Semiconductor | High voltage MOS array with gate contact on extended drain region |
Also Published As
Publication number | Publication date |
---|---|
TW201334181A (zh) | 2013-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050093070A1 (en) | Fully silicided NMOS device for electrostatic discharge protection | |
KR101847227B1 (ko) | Esd 트랜지스터 | |
TWI668832B (zh) | 高電壓靜電放電保護裝置、電路及其製作方法 | |
KR20120081830A (ko) | 반도체 장치 및 그 제조 방법 | |
TWI557876B (zh) | Semiconductor device | |
US9443841B2 (en) | Electrostatic discharge protection structure capable of preventing latch-up issue caused by unexpected noise | |
CN104716132B (zh) | 一种低触发电压和高维持电压的硅控整流器及其电路 | |
US20100084711A1 (en) | Electrostatic discharge projection semiconductor device and method for manufacturing the same | |
US8716801B2 (en) | Metal oxide semiconductor device | |
KR101699612B1 (ko) | 고전압 반도체 소자 및 그 제조 방법 | |
JP2007214267A (ja) | 半導体装置 | |
US9142545B2 (en) | Electrostatic discharge protection structure capable of preventing latch-up issue caused by unexpected noise | |
US8896024B1 (en) | Electrostatic discharge protection structure and electrostatic discharge protection circuit | |
TWI524497B (zh) | 靜電放電保護結構與靜電放電保護電路 | |
TWI512983B (zh) | 金氧半導體元件 | |
US20140225157A1 (en) | Methods and Apparatus for ESD Structures | |
US9431356B2 (en) | Semiconductor device and method of forming the same | |
TWI652768B (zh) | 高靜電放電耐受力之靜電保護元件佈局結構 | |
US9240401B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
US9343556B2 (en) | Methods and apparatus for ESD protection circuits | |
TWI505436B (zh) | 半導體元件、靜電放電保護元件及其製造方法 | |
US8916935B2 (en) | ESD clamp in integrated circuits | |
US11257937B2 (en) | Semiconductor device | |
JP5730331B2 (ja) | BiCMOSプロセス技術における高電圧SCRMOS | |
JP2004071677A (ja) | 半導体装置およびその製造方法 |