JP5730331B2 - ＢｉＣＭＯＳプロセス技術における高電圧ＳＣＲＭＯＳ - Google Patents
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Description
本発明は集積回路の分野に関し、更に特定的には本発明は集積回路内のＭＯＳトランジスタに関する。
シリコン制御整流器（ＳＣＲ）デバイスに一体化された金属酸化物半導体（ＭＯＳ）トランジスタはＳＣＲＭＯＳトランジスタとして知られるが、ＥＳＤ事象等の高電圧過渡現象により信頼性低下を呈することがある。高電圧過渡現象の間、軽度にドープされた領域内に電荷キャリアが局所的に注入され、注入箇所で電圧低下を起こし、それが更なる電荷キャリア注入につながりうる。このメカニズムによる局所的電荷キャリア注入はデバイス損傷を引き起こしうる。
集積回路が、ＳＣＲデバイスに一体化されたＭＯＳトランジスタであるＳＣＲＭＯＳトランジスタを有しうる。このＭＯＳトランジスタは２つ以上のドレイン構造を有する。ドレイン構造の全部ではないが少なくとも１つが中央配置のドレイン拡散領域と分散型ＳＣＲ端子とを有する。中央配置のドレイン拡散領域を有する各ドレイン構造近傍のＭＯＳゲートが、対応する近傍のソース拡散領域に電気的に結合される。
本発明の代表的な態様の例示の実施形態を付図を参照して説明する。
集積回路が２つ以上のドレイン構造を有するＳＣＲＭＯＳトランジスタを有しうる。ＳＣＲＭＯＳトランジスタのドレイン構造は、ＭＯＳトランジスタのドレイン拡散領域と、ＳＣＲ端子とを有し、ＳＣＲ端子はＳＣＲＭＯＳトランジスタの極性に応じて、アノード拡散領域又はカソード拡散領域のいずれかである。ＳＣＲのアノード拡散領域又はカソード拡散領域は、ＭＯＳトランジスタのドレイン拡散領域とは逆の導電型を有する。ドレイン構造の全部ではないが少なくとも１つが中央配置のドレイン拡散領域と分散型ＳＣＲ端子とを有する。局在化された各ＭＯＳドレイン拡散領域近傍のＭＯＳゲートが、対応する近傍のＭＯＳソース拡散領域に電気的に結合される。
本明細書のの目的のため、ＲＥＳＵＲＦ領域は、空乏領域近傍の半導体又は誘電体領域を指し、空乏領域が、空乏領域に印加される電界とは異なる方向に更に空乏化させる領域を意味することが理解されるであろう。
図１は第１の実施形態に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを有する集積回路の平面図である。集積回路１０００が半導体基板１００２内又は上に形成される。一般的にディープＮウェル１００４として知られるＮ型のディープウェル１００４が基板１００２内に形成される。明確にするために図１にはフィールド酸化物の要素が描がれていない。第１のドレイン構造１００６がＮ型の中央配置のドレイン拡散領域１００８及びＰ型の第１の分散型ＳＣＲ端子１０１０を有する。中央配置のドレイン拡散領域１００８は第１のドレイン構造１００６の中央に位置し、第１のドレイン構造１００６の長さの半分未満まで延在する。本実施形態の１つの実現例では、中央配置のドレイン拡散領域１００８は第１のドレイン構造１００６の３分の１未満まで延在する。第１の分散型ＳＣＲ端子１０１０は第１のドレイン構造１００６の各端部まで延在する。
第２のドレイン構造１０１２及び任意選択的な第３のドレイン構造１０１４がディープＮウェル１００４内に、第１のドレイン構造１００６から横方向に離されて形成される。第２のドレイン構造１０１２、及び存在する場合は第３のドレイン構造１０１４は、Ｎ型の分散型ドレイン拡散領域１０１６及びＰ型の第２の分散型ＳＣＲ端子１０１８を有する。分散型ドレイン拡散領域１０１６は、第２のドレイン構造１０１２の及び存在する場合第３のドレイン構造１０１４の実質的に各端部まで延在する。本実施形態の別の実現例では、第２のドレイン構造１０１２及び存在する場合は第３のドレイン構造１０１４の、ドレイン拡散領域及びＳＣＲ端子が図１に描かれたものとは異なって構成されてもよい。
第１のドレイン構造１００６と第２のドレイン構造１０１２との間のディープＮウェル１００４内にＰ型の第１の本体領域１０２０が形成される。第１のＭＯＳゲート１０２２が、第１のドレイン構造１００６近傍に第１の本体領域１０２０に重なって基板１００２の上に形成される。第２のＭＯＳゲート１０２４が、第２のドレイン構造１０１２近傍に第１の本体領域１０２０に重なって基板１００２の上に形成される。明確にするために図１にはサイドウォールスペーサが示されていない。明確にするために図１にはフィールドプレートが示されていない。
第１のソース構造１０２６が第１の本体領域１０２０内に形成される。第１のソース構造１０２６は、Ｎ型のソース拡散領域１０２８及びＰ型の本体コンタクト拡散領域１０３０を有する。ソース拡散領域及び本体コンタクト拡散領域の構成が異なる第１のソース構造の他の実現例も本実施形態の範囲内である。
第１の分散型ＳＣＲ端子１０１０は、ＮチャネルＳＣＲＭＯＳトランジスタの第１のＳＣＲのアノードを形成する。中央配置のドレイン拡散領域１００８、及び第１のドレイン構造１００６と第１のソース構造１０２６との間のディープＮウェル１００４の領域は第１のＳＣＲのＮ型の内部ノードを形成する。第１の本体領域１０２０は第１のＳＣＲのＰ型の内部ノードを形成する。第１のソース構造１０２６内のソース拡散領域１０２８は第１のＳＣＲのカソードを形成する。
第１のドレイン構造１００６と第１の本体領域１０２０との間、及び第２のドレイン構造１０１２と第１の本体領域１０２０との間の横方向の間隔は、第１のドレイン構造１００６と第１のソース構造１０２６との間のブレークダウンが第２のドレイン構造１０１２と第１のソース構造１０２６との間のブレークダウンよりも起こり易いように調整される。
第３のドレイン構造１０１４が存在する場合、第１のドレイン構造１００６と第３のドレイン構造１０１４との間のディープＮウェル１００４内にＰ型の第２の本体領域１０３２が形成される。第１のドレイン構造１００６近傍に第２の本体領域１０３２に重なって基板１００２の上に第３のＭＯＳゲート１０３４が形成される。第３のドレイン構造１０１４近傍に第２の本体領域１０３２に重なって基板１００２の上に第４のＭＯＳゲート１０３６が形成される。第２の本体領域１０３２内に第２のソース構造１０３８が形成される。第２のソース構造１０３８はソース拡散領域１０２８及び本体コンタクト拡散領域１０３０を含む。第１のドレイン構造１００６と第２の本体領域１０３２との間、及び第３のドレイン構造１０１４と第２の本体領域１０３２との間の横方向の間隔は、第１のドレイン構造１００６と第２のソース構造１０３８との間のブレークダウンが、第３のドレイン構造１０１４と第２のソース構造１０３８との間のブレークダウンよりも起こり易いように調整される。第１の分散型ＳＣＲ端子１０１０は、ＮチャネルＳＣＲＭＯＳトランジスタの第２のＳＣＲのアノードを形成する。中央配置のドレイン拡散領域１００８、及び第１のドレイン構造１００６と第２のソース構造１０３８との間のディープＮウェル１００４の領域は、第２のＳＣＲのＮ型の内部ノードを形成する。第２の本体領域１０３２は第２のＳＣＲのＰ型の内部ノードを形成する。第２のソース構造１０３８のソース拡散領域１０２８は第２のＳＣＲのカソードを形成する。
図１に概略的に図示されているように、第１のＭＯＳゲート１０２２は、カプラー１０４０によって第１のソース構造１０２６内のソース拡散領域１０２８に電気的に結合されて、第１のＭＯＳゲート１０２２の下での反転層の形成を防止する。存在する場合第３のＭＯＳゲート１０３４は、カプラー１０４０によって第２のソース構造１０３８内のソース拡散領域１０２８に電気的に結合されて、第３のＭＯＳゲート１０３４の下での反転層の形成を防止する。
集積回路１０００の動作中、第１のドレイン構造１００６と第１のソース構造１０２６との間、又は第１のドレイン構造１００６と存在する場合第２のソース構造１０３８との間で、例えば静電気放電（ＥＳＤ）事象で起こりうるような、ブレークダウンが生じうる。ブレークダウン電流は、第１のドレイン構造１００６と第１のソース構造１０２６との間、又は第１のドレイン構造１００６と存在する場合第２のソース構造１０３８との間で、電流フィラメントが形成される前にＳＣＲ電流を引き起こしうる。
第１及び第２のドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタのその他の要素が図１に示されたものとは異なる構成のＳＣＲＭＯＳトランジスタの実現例も本実施形態の範囲である。
なお、ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図１を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
図２Ａ〜２Ｃは、図１に示すような集積回路の製造におけるステップを示す。
図２Ａを参照すると、集積回路２０００が半導体基板２００２の内又は上に形成される。半導体基板２００２は、単結晶シリコンウエハ、シリコン・オン・インシュレータ（ＳＯＩ）ウエハ、異なる結晶配向の領域を持つハイブリッド・オリエンテーション・テクノロジ（ＨＯＴ）ウエハ、又は集積回路２０００の製造に適切な他の材料でありうる。本実施形態では、ＳＣＲＭＯＳトランジスタのために画定される領域内の基板２００２の上部層はＰ型である。例えば、リン、砒素、及びアンチモン等のＮ型のドーパントを基板２００２にイオン注入することによって、ディープＮウェル２００４が基板２００２内に形成される。本実施形態の１つの実現例では、ドーズ量１×１０１２〜１×１０１３の原子／ｃｍ２のリンを、５０ｋｅＶ〜３ＭｅＶのエネルギーでイオン注入を行ってディープＮウェル２００４が形成され、その後、集積回路に１０５０℃超の温度で４時間超の間アニーリングを行ってもよい。本実施形態の１つの実現例では、ディープＮウェル２００４のドーピング濃度が、１×１０１５〜１×１０１７原子／ｃｍ３の間であってよい。ディープＮウェル２００４を形成するための他のプロセスも本実施形態の範囲内である。明確にするために図２Ａ〜図２Ｃではフィールド酸化物の要素が示されていない。
例えば、ボロン及び場合によってはガリウム等のＰ型のドーパントを基板２００２にイオン注入することによって、ソースエリア内にＰ型の本体領域２００６が形成される。本実施形態の１つの実現例では、ドーズ量５×ｌ０１３〜５×ｌ０１４の原子／ｃｍ２のボロンを、２００ｋｅＶ〜５００ｋｅＶのエネルギーでイオン注入を行うことによって本体領域２００６が形成されてもよい。本実施形態の１つの実現例では、本体領域２００６のドーピング濃度が５×ｌ０１６〜ｌ×ｌ０１８原子／ｃｍ３であってよい。
図２Ｂを参照すると、本体領域２００６に重なって、基板２００２の上部表面上にゲート誘電体層２００８が形成される。ゲート誘電体層２００８は、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａ１２Ｏ３）、酸化窒化アルミニウム（ＡｌＯＮ）、酸化ハフニウム（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸化窒化シリコン（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸化窒化シリコン（ＺｒＳｉＯＮ）、これらの材料の組み合わせ、又は他の絶縁材料、の１層又は複数層であってよい。ゲート誘電体層２００８は５０℃〜８００℃の温度の窒素含有プラズマ又は窒素含有雰囲気ガスへ曝された結果として窒素を含んでもよい。ゲート誘電体層２００８は、典型的には３〜１５ナノメートルの厚みである。ゲート誘電体層２００８は、例えば熱酸化、酸化層のプラズマ窒化、及び／又は原子層堆積法（ＡＬＤ）による誘電体材料堆積等の、種々のゲート誘電体形成プロセスのいずれかによって形成されうる。
本体領域２００６の第１の側に重なって、ゲート誘電体層２００８の上部表面上に第１のＭＯＳゲート２０１０が形成される。第１のＭＯＳゲート２０１０の反対側で本体領域２００６の第２の側に重なって、ゲート誘電体層２００８の上部表面上に第２のＭＯＳゲート２０１２が形成される。第１のＭＯＳゲート２０１０及び第２のＭＯＳゲート２０１２は、ポリシリコンとして通常知られる多結晶シリコン、窒化チタン、又は電気的に導電性の他の材料で形成されうる。本実施形態の幾つかの実現例では、ポリシリコンで形成されるＭＯＳゲート２０１０、２０１２は、部分的に又は完全に、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、及プラチナシリサイド等の金属シリサイドに変換されてもよい。明確にするために図２Ｂ〜図２Ｃにはフィールドプレートが示されていない。明確にするために図２Ｂ〜図２Ｃにはサイドウォールスペーサが示されていない。
図２Ｃを参照すると、第１のドレイン構造２０１４がＮ型の中央配置のドレイン拡散領域２０１６及びＰ型の第１の分散型ＳＣＲ端子２０１８を有する。中央配置のドレイン拡散領域２０１６及び第１の分散型ＳＣＲ端子２０１８は、本体領域２００６とは反対側で第１のＭＯＳゲート２０１０近傍のディープＮウェル２００４内に形成される。第２のドレイン構造２０２０がＮ型の分散型ドレイン拡散領域２０２２及びＰ型の第２の分散型ＳＣＲ端子２０２４を有する。分散型ドレイン拡散領域２０２２及び第２の分散型ＳＣＲ端子２０２４は本体領域２００６とは反対側で第２のＭＯＳゲート２０１２近傍のディープＮウェル２００４内に形成される。分散型ドレイン拡散領域２０２２は第２のドレイン構造２０２０の実質的に各端部まで延在する。
中央配置のドレイン拡散領域２０１６及び分散型ドレイン拡散領域２０２２は、Ｎ型のドーパントを基板２００２にイオン注入することによって形成されてもよい。本実施形態の１つの実現例では、中央配置のドレイン拡散領域２０１６は、５×ｌ０１４〜５×ｌ０１５原子／ｃｍ２のドーズ量の砒素を２０ｋｅＶ〜６０ｋｅＶのエネルギーでイオン注入すること、及び５×ｌ０１３〜５×ｌ０１４原子／ｃｍ２のドーズ量のリンを５０ｋｅＶ〜１００ｋｅＶのエネルギーでイオン注入することにより形成されてもよい。
第１の分散型ＳＣＲ端子２０１８及び第２の分散型ＳＣＲ端子２０２４は、Ｐ型のドーパントを基板２００２にイオン注入することによって形成されてもよい。本実施形態の１つの実現例では、第１の分散型ＳＣＲ端子２０１８及び第２の分散型ＳＣＲ端子２０２４は、ｌ×ｌ０１５〜４×ｌ０１５原子／ｃｍ２のドーズ量のボロンを、５ｋｅＶ〜１５ｋｅＶのエネルギーでイオン注入することにより形成されてもよい。
第１のＭＯＳゲート２０１０と第２のＭＯＳゲート２０１２との間の本体領域２００６内に第１のソース構造２０２６が形成される。第１のソース構造２０２６は、Ｎ型のソース拡散領域２０２８及びＰ型の本体コンタクト拡散領域２０３０を有する。本実施形態の１つの実現例では、ソース拡散領域２０２８は、中央配置のドレイン拡散領域２０１６及び分散型ドレイン拡散領域２０２２と同時に形成される。本実施形態の１つの実現例では、本体コンタクト拡散領域２０３０は、第１の分散型ＳＣＲ端子２０１８及び第２の分散型ＳＣＲ端子２０２４と同時に形成される。ソース拡散領域及び本体コンタクト拡散領域の構成が異なる第１のソース構造の他の実現例も本実施形態の範囲内である。
なお、ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図２Ａ〜２Ｃを参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
図３は第２の実施形態に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを有する集積回路を示す。集積回路３０００が図２Ａを参照して説明したように半導体基板３００２内及び上に形成される。ディープＮウェル３００４が図２Ａを参照して説明したように基板３００２内に形成される。明確にするために図３にはフィールド酸化物の要素が描かれていない。第１のドレイン構造３００６が、図２Ｃを参照して説明したようにディープＮウェル３００４内に形成されたＮ型の中央配置のドレイン拡散領域３００８及びＰ型の第１の分散型ＳＣＲ端子３０１０を有する。中央配置のドレイン拡散領域３００８は第１のドレイン構造３００６内の中央に位置し、第１のドレイン構造３００６の長さの半分未満まで延在する。本実施形態の１つの実現例では、中央配置のドレイン拡散領域３００８は第１のドレイン構造３００６の３分の１未満まで延在する。第１の分散型ＳＣＲ端子３０１０は第１のドレイン構造３００６の各端部まで延在する。
例えば、Ｎ型のドーパントを基板３００２にイオン注入すること等によって、Ｎ型のＲＥＳＵＲＦ領域３０１２が中央配置のドレイン拡散領域３００８の周りに形成される。ＲＥＳＵＲＦ領域３０１２は中央配置のドレイン拡散領域３００８の下に延在する。本実施形態の１つの実現例では、ＲＥＳＵＲＦ領域３０１２は、２×１０１３〜６×１０１３原子／ｃｍ２のドーズ量のリンを、２５０ｋｅＶ〜５００ｋｅＶのエネルギーでイオン注入することによって形成されてもよい。本実施形態では、ＲＥＳＵＲＦ領域３０１２は第１のドレイン構造３００６を囲んでいない。
第２のドレイン構造３０１４及び任意選択的な第３のドレイン構造３０１６が、第１のドレイン構造３００６から横方向に離されて、ディープＮウェル３００４内に形成される。第２のドレイン構造３０１４、及び存在する場合第３のドレイン構造３０１６は、Ｎ型の分散型ドレイン拡散領域３０１８及びＰ型の第２の分散型ＳＣＲ端子３０２０を有する。分散型ドレイン拡散領域３０１８は、第２のドレイン構造３０１４の、及び存在する場合第３のドレイン構造３０１６の実質的に各端部まで延在する。本実施形態の別の実現例では、第２のドレイン構造３０１４の及び存在する場合第３のドレイン構造３０１６のドレイン拡散領域及びＳＣＲ端子の構成が図３に示すものとは異なっていてもよい。
Ｐ型の第１の本体領域３０２２が、図２Ａを参照して説明したように、第１のドレイン構造３００６と第２のドレイン構造３０１４との間のディープＮウェル３００４内に形成される。第１のドレイン構造３００６近傍に第１の本体領域３０２２に重なって基板３００２の上に第１のＭＯＳゲート３０２４が形成される。第２のドレイン構造３０１４近傍に第１の本体領域３０２２に重なって基板３００２の上に第２のＭＯＳゲート３０２６が形成される。ＭＯＳゲート３０２４、３０２６は図２Ｂを参照して説明したように形成される。明確にするために図３にはサイドウォールスペーサが示されていない。明確にするために図３にはフィールドプレートが示されていない。
ＲＥＳＵＲＦ領域３０１２は第１の本体領域３０２２から横方向に離される。ＲＥＳＵＲＦ領域３０１２のドーピング濃度は、ＲＥＳＵＲＦ領域３０１２と第１の本体領域３０２２との間のディープＮウェル３００４のドーピング濃度より少なくとも２倍高くてよい。本実施形態の１つの実現例では、ＲＥＳＵＲＦ領域３０１２のドーピング濃度が１×１０１３原子／ｃｍ２より高い。本実施形態の１つの実現例では、ＲＥＳＵＲＦ領域３０１２のドーピング濃度は、ＲＥＳＵＲＦ領域３０１２と第１の本体領域３０２２との間のディープＮウェル３００４のドーピング濃度の５〜５０倍でありうる。
第１のソース構造３０２８が、図２Ｃを参照して説明したように、第１の本体領域３０２２内に形成される。第１のソース構造３０２８は、Ｎ型のソース拡散領域３０３０及びＰ型の本体コンタクト拡散領域３０３２を有する。ソース拡散領域及び本体コンタクト拡散領域の構成が異なる第１のソース構造の他の実現例も本実施形態の範囲内である。
第１のドレイン構造３００６と第１の本体領域３０２２との間、及び第２のドレイン構造３０１４と第１の本体領域３０２２との間の横方向の間隔は、第１のドレイン構造３００６と第１のソース構造３０２８との間のブレークダウンが、第２のドレイン構造３０１４と第１のソース構造３０２８との間のブレークダウンよりも起こり易いように調整される。
第３のドレイン構造３０１６が存在する場合は、Ｐ型の第２の本体領域３０３４が、第１のドレイン構造３００６と第３のドレイン構造３０１６との間のディープＮウェル３００４内に形成される。第１のドレイン構造３００６近傍に第２の本体領域３０３４に重なって基板３００２の上に第３のＭＯＳゲート３０３６が形成される。第３のドレイン構造３０１６近傍に第２の本体領域３０３４に重なって基板３００２の上に第４のＭＯＳゲート３０３８が形成される。第２のソース構造３０４０が第２の本体領域３０３４内に形成される。第２のソース構造３０４０はソース拡散領域３０３０及び本体コンタクト拡散領域３０３２を含む。第１のドレイン構造３００６と第２の本体領域３０３４との間、及び第３のドレイン構造３０１６と第２の本体領域３０３４との間の横方向の間隔は、第１のドレイン構造３００６と第２のソース構造３０４０との間のブレークダウンが第３のドレイン構造３０１６と第２のソース構造３０４０との間のブレークダウンより起こり易いように調整される。
第１のＭＯＳゲート３０２４は、図３に概略的に示すように、カプラー３０４２によって第１のソース構造３０２８内のソース拡散領域３０３０に電気的に結合されて、第１のＭＯＳゲート３０２４の下での反転層の形成を防止する。存在する場合は第３のＭＯＳゲート３０３６は、カプラー３０４２によって第２のソース構造３０４０内のソース拡散領域３０３０に電気的に結合されて、第３のＭＯＳゲート３０３６の下での反転層の形成を防止する。
集積回路３０００の動作中、第１のドレイン構造３００６と第１のソース構造３０２８との間、又は第１のドレイン構造３００６と存在する場合第２のソース構造３０４０との間で、例えば静電気放電（ＥＳＤ）事象等で起こりうるような、ブレークダウンが起こりうる。ブレークダウンの間、ＲＥＳＵＲＦ領域３０１２とディープＮウェル３００４との間の境界で及び境界の近傍で衝突電離が起こり得、ソース拡散領域３０３０に向かって移動する正孔、及びＲＥＳＵＲＦ領域３０１２を通り中央配置のドレイン拡散領域３００８に向かって移動する電子が生成されうる。ＲＥＳＵＲＦ領域３０１２を通って移動する電子は、中央配置のドレイン拡散領域３００８とソース拡散領域３０３０との間の電位差を拡大させ、中央配置のドレイン拡散領域３００８とソース拡散領域３０３０との間の総電流と電圧差との間で正の抵抗関係が生じ、それによってＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成が低減されうる。ブレークダウン電流が、第１のドレイン構造３００６と第１のソース構造３０２８との間、又は第１のドレイン構造３００６と存在する場合第２のソース構造３０４０との間で、電流フィラメントが形成される前にＳＣＲ電流を引き起こしうる。
第１及び第２のドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素の構成が図３に描かれたものと異なるＳＣＲＭＯＳトランジスタの実現例も本実施形態の範囲内である。なお、ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図３を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
図４は第３の実施形態に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを有する集積回路を示す。明確にするために図４にはフィールド酸化物、フィールドプレート、及びサイドウォールスペーサの要素が描かれていない。集積回路４０００が、図２Ａを参照して説明したように、半導体基板４００２内及び上に形成される。ディープＮウェル４００４が図２Ａを参照して説明したように、基板４００２内に形成される。第１のドレイン構造４００６が、図２Ｃを参照して説明したように、ディープＮウェル４００４内に形成されたＮ型の中央配置のドレイン拡散領域４００８及びＰ型の第１の分散型ＳＣＲ端子４０１０を有する。Ｎ型のＲＥＳＵＲＦ領域４０１２が、第１のドレイン構造４００６を横方向に囲むように図３を参照して説明したように形成される。ＲＥＳＵＲＦ領域４０１２は中央配置のドレイン拡散領域４００８の下に延在する。
第２のドレイン構造４０１４が、ディープＮウェル４００４内に第１のドレイン構造４００６から横方向に離されて形成される。第２のドレイン構造４０１４は、分散型のＮ型のドレイン拡散領域４０１６及びＰ型の第２の分散型ＳＣＲ端子４０１８を有する。分散型ドレイン拡散領域４０１６は、第２のドレイン構造４０１４の実質的に各端部まで延在する。本実施形態の別の実現例では、第２のドレイン構造４０１４のドレイン拡散領域及びＳＣＲ端子が図４に図示したものとは異なって構成されてもよい。
Ｐ型の本体領域４０２０が、図２Ａを参照して説明したように、第１のドレイン構造４００６と第２のドレイン構造４０１４との間のディープＮウェル４００４内に形成される。第１のドレイン構造４００６近傍に本体領域４０２０に重なって基板４００２の上に第１のＭＯＳゲート４０２２が形成される。第２のドレイン構造４０１４近傍に本体領域４０２０に重なって基板４００２の上に第２のＭＯＳゲート４０２４が形成される。ＭＯＳゲート４０２２、４０２４は、図２Ｂを参照して説明したように形成される。ＲＥＳＵＲＦ領域４０１２は本体領域４０２０から横方向に離される。ＲＥＳＵＲＦ領域４０１２のドーピング濃度は、図３を参照して説明した通りである。
ソース構造４０２６が、図２Ｃを参照して説明したように、本体領域４０２０内に形成される。ソース構造４０２６はＮ型のソース拡散領域４０２８及びＰ型の本体コンタクト拡散領域４０３０を有する。ソース拡散領域及び本体コンタクト拡散領域の構成が異なるソース構造の他の実現例も本実施形態の範囲内である。
第１のドレイン構造４００６と本体領域４０２０との間、及び第２のドレイン構造４０１４と本体領域４０２０との間の横方向の間隔は、第１のドレイン構造４００６とソース構造４０２６との間のブレークダウンが第２のドレイン構造４０１４とソース構造４０２６との間のブレークダウンよりも起こり易いように調整される。第１のＭＯＳゲート４０２２は、カプラー４０３２によってソース構造４０２６内のソース拡散領域４０２８に電気的に結合されて、第１のＭＯＳゲート４０２２の下での反転層の形成を防止する。
集積回路４０００の動作中、第１のドレイン構造４００６とソース構造４０２６との間で、例えば静電気放電（ＥＳＤ）事象等で起こりうるような、ブレークダウンが起こりうる。ブレークダウンの間、ＲＥＳＵＲＦ領域４０１２とディープＮウェル４００４との間の境界で及び境界近傍で衝突電離が起こり得、ソース拡散領域４０２８に向かって移動する正孔、及びＲＥＳＵＲＦ領域４０１２を通り中央配置のドレイン拡散領域４００８に向かって移動する電子が生成されうる。ＲＥＳＵＲＦ領域４０１２を通って移動する電子は、中央配置のドレイン拡散領域４００８とソース拡散領域４０２８との間の電位差を拡大させ得、中央配置のドレイン拡散領域４００８とソース拡散領域４０２８との間の総電流と電圧差との間で正の抵抗関係が生じ、それによってＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成が低減されうる。ブレークダウン電流が、第１のドレイン構造４００６とソース構造４０２６との間で、電流フィラメントが形成される前にＳＣＲ電流を引き起こしうる。
第１及び第２のドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素の構成が図４に示したものと異なるＳＣＲＭＯＳトランジスタの実現例も本実施形態の範囲内である。なお、ＳＣＲＭＯＳトランジスタが、第２のドレイン構造４０１４及びソース構造４０２６の隣接する１組を省略して図４を参照して説明したように製造されてもよく、それでもなお上述の属性を保有することが認識されるであろう。ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図４を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
図５は第４の実施形態に従って形成されるＳＣＲＭＯＳトランジスタを有する集積回路を示す。明確にするために図５ではフィールド酸化物、フィールドプレート、及びサイドウォールスペーサの要素が示されていない。集積回路５０００が、図２Ａを参照して説明したように半導体基板５００２内及び上に形成される。ディープＮウェル５００４が、図２Ａを参照して説明したように基板５００２内に形成される。第１のドレイン構造５００６が、図２Ｃを参照して説明したようにディープＮウェル５００４内に形成されたＮ型の中央配置のドレイン拡散領域５００８及びＰ型の第１の分散型ＳＣＲ端子５０１０を有する。Ｎ型の第１のＲＥＳＵＲＦ領域５０１２が、第１のドレイン構造５００６を横方向に囲むように図３を参照して説明したように形成される。第１のＲＥＳＵＲＦ領域５０１２は中央配置のドレイン拡散領域５００８の下に延在する。
第２のドレイン構造５０１４が、第１のドレイン構造５００６から横方向に離れてディープＮウェル５００４内に形成される。第２のドレイン構造５０１４は、分散型のＮ型のドレイン拡散領域５０１６及びＰ型の第２の分散型ＳＣＲ端子５０１８を有する。分散型ドレイン拡散領域５０１６は第２のドレイン構造５０１４の実質的に各端部まで延在する。本実施形態の別の実現例では、第２のドレイン構造５０１４内のドレイン拡散領域及びＳＣＲ端子が図５で示したものとは異なって構成されてもよい。Ｎ型の第２のＲＥＳＵＲＦ領域５０２０が、第２のドレイン構造５０１４を横方向に囲むように図３を参照して説明したように形成され、第２のドレイン構造５０１４の下に延在する。
Ｐ型の本体領域５０２２が、図２Ａを参照して説明したように、ディープＮウェル５００４内に、第１のドレイン構造５００６と第２のドレイン構造５０１４との間に形成される。第１のドレイン構造５００６近傍に本体領域５０２２に重なって基板５００２の上に第１のＭＯＳゲート５０２４が形成される。第２のドレイン構造５０１４近傍に本体領域５０２２に重なって基板５００２の上に第２のＭＯＳゲート５０２６が形成される。ＭＯＳゲート５０２４、５０２６は、図２Ｂを参照して説明したように形成される。ＲＥＳＵＲＦ領域５０１２は本体領域５０２２から横方向に離される。ＲＥＳＵＲＦ領域５０１２のドーピング濃度は、図３を参照して説明した通りである。
ソース構造５０２８が、図２Ｃを参照して説明したように本体領域５０２２内に形成される。ソース構造５０２８は、Ｎ型のソース拡散領域５０３０及びＰ型の本体コンタクト拡散領域５０３２を有する。ソース拡散領域及び本体コンタクト拡散領域の構成が異なるソース構造の他の実現例も本実施形態の範囲内である。
第１のドレイン構造５００６と本体領域５０２２との間、及び第２のドレイン構造５０１４と本体領域５０２２との間の横方向の間隔は、第１のドレイン構造５００６とソース構造５０２８との間のブレークダウンが第２のドレイン構造５０１４とソース構造５０２８との間のブレークダウンよりも起こり易いように調整される。第１のＭＯＳゲート５０２４は、カプラー５０３４によってソース構造５０２８内のソース拡散領域５０３０に電気的に結合されて、第１のＭＯＳゲート５０２４の下での反転層の形成を防止する。
集積回路５０００の動作中、第１のドレイン構造５００６とソース構造５０２８との間で、例えば静電気放電（ＥＳＤ）事象等で起こりうるような、ブレークダウンが起こりうる。そのようなブレークダウン発生の間、ＲＥＳＵＲＦ領域５０１２とディープＮウェル５００４との間の境界及び境界の近傍で衝突電離が起こり得、ソース拡散領域５０３０に向かって移動する正孔、及びＲＥＳＵＲＦ領域５０１２を通り中央配置のドレイン拡散領域５００８に向かって移動する電子が生成されうる。ＲＥＳＵＲＦ領域５０１２を通って移動する電子は、中央配置のドレイン拡散領域５００８とソース拡散領域５０３０との間の電位差を拡大させ得、中央配置のドレイン拡散領域５００８とソース拡散領域５０３０との間の総電流と電圧差との間で正の抵抗関係が生じ、それによってＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成が低減されうる。ブレークダウン電流がトリガとなり、第１のドレイン構造５００６とソース構造５０３０との間で、電流フィラメントが形成される前にＳＣＲ電流が発生しうる。また、第２のドレイン構造５０１４とソース構造５０２８との間でもブレークダウンが起こりうる。そのようなブレークダウンの発生中、第１のドレイン構造５００６とソース構造５０２８との間のブレークダウンを参照して説明したように電流フィラメントの形成が低減されうる。
第１及び第２のドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素の構成が図５に示したものと異なるＳＣＲＭＯＳトランジスタの実現例も、本実施形態の範囲内である。なお、ＳＣＲＭＯＳトランジスタが、第２のドレイン構造５０１４及びソース構造５０２８の隣接する１組を省略して図５を参照して説明したように製造されてもよく、それでもなお上述の属性を保有することが認識されるであろう。ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図５を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
例示の実施形態の文脈で説明したような特徴又はステップのすべて又はその幾つかを有する例示の実施形態の文脈で説明した一つ又はそれ以上の特徴又はステップの異なる組合せを有する実施形態も、本明細書に包含されることを意図している。当業者にとっては本発明の請求の範囲内で他の多くの実施形態及び変形が可能であることが理解されるであろう。
Claims (21)
- 基板上に形成されるＳＣＲＭＯＳトランジスタを含む集積回路であって、
前記基板内に形成され、第１の導電型を有するディープウェルと、
前記ディープウェル内に形成される第１のドレイン構造であって、前記第１のドレイン構造の中央に位置し、前記第１のドレイン構造の長さの半分未満まで延在する、前記第１の導電型の中央配置のドレイン拡散領域と、前記第１の導電型とは逆の第２の導電型の、前記第１のドレイン構造の各端部まで延在する第１の分散型ＳＣＲ端子とを含む、前記第１のドレイン構造と、
前記第２の導電型を有し、前記第１のドレイン構造近傍の前記ディープウェル内に形成される本体領域と、
前記本体領域内に形成されるソース構造であって、前記第１の導電型のソース拡散領域と、前記第２の導電型の本体コンタクト拡散領域とを有する、前記ソース構造と、
前記第１のドレイン構造とは反対側で前記本体領域近傍の前記ディープウェル内に形成される第２のドレイン構造であって、前記ディープウェル内に形成される、前記第１の導電型の分散型ドレイン拡散領域と、前記ディープウェル内に形成される、前記第２の導電型の第２の分散型ＳＣＲ端子とを含み、前記分散型ドレイン拡散領域と前記第２の分散型ＳＣＲ端子との組み合わせが、前記第２のドレイン構造の各端部まで延在するようになっている、前記第２のドレイン構造と、
前記基板の上に、前記第１のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成され、前記ソース拡散領域に電気的に結合されるようになっている、第１のＭＯＳゲートと、
前記基板の上に、前記第２のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成される、第２のＭＯＳゲートと、
を含む、集積回路。 - 請求項１に記載の集積回路であって、
前記ディープウェル内に形成される前記第１の導電型のＲＥＳＵＲＦ領域を更に含み、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の周りに形成され、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の下に延び、
前記ＲＥＳＵＲＦ領域が前記本体領域から横方向に離され、更に、
前記ＲＥＳＵＲＦ領域のドーピング濃度が、前記ＲＥＳＵＲＦ領域と前記本体領域との間の前記ディープウェルのドーピング濃度より少なくとも２倍高い、集積回路。 - 請求項２に記載の集積回路であって、
前記ＲＥＳＵＲＦ領域が前記第１のドレイン構造を横方向に囲む、集積回路。 - 請求項３に記載の集積回路であって、
前記第２のドレイン構造を横方向に囲む第２のＲＥＳＵＲＦ領域を更に含む、集積回路。 - 請求項１に記載の集積回路であって、
前記第１の導電型がＮ型の導電性であり、前記第２の導電型がＰ型の導電性である、集積回路。 - 請求項１に記載の集積回路であって、
前記第１の導電型がＰ型の導電性であり、前記第２の導電型がＮ型の導電性である、集積回路。 - ＳＣＲＭＯＳトランジスタを含む集積回路であって、
第１の導電型を有するディープウェルと、
前記ディープウェル内に形成される第１のドレイン構造であって、前記第１のドレイン構造の中央に位置し、前記第１のドレイン構造の長さの半分未満まで延在し、前記ディープウェルと同じ導電型を有する、中央配置のドレイン拡散領域と、前記ディープウェルと反対の導電型を有し、前記第１のドレイン構造の各端部まで延在する、第１の分散型ＳＣＲ端子とを有する、前記第１のドレイン構造と、
前記第１のドレイン構造近傍の前記ディープウェル内に形成され、前記ディープウェルと反対の導電型を有する、本体領域と、
前記本体領域内に形成されるソース構造であって、前記ディープウェルと同じ導電型を有するソース拡散領域と、前記ディープウェルと反対の導電型を有する本体コンタクト拡散領域とを有する、前記ソース構造と、
前記第１のドレイン構造とは反対側で前記本体領域近傍の前記ディープウェル内に形成される第２のドレイン構造であって、前記ディープウェル内に形成され、前記ディープウェルと同じ導電型を有する、分散型ドレイン拡散領域と、前記ディープウェル内に形成され、前記ディープウェルと反対の導電型を有する、第２の分散型ＳＣＲ端子とを有し、前記分散型ドレイン拡散領域と前記第２の分散型ＳＣＲ端子との組み合わせが、前記第２のドレイン構造の各端部まで延在するようになっている、前記第２のドレイン構造と、
前記ディープウェルの上に、前記第１のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成され、前記ソース拡散領域に電気的に結合されるようになっている、第１のＭＯＳゲートと、
前記ディープウェルの上に、前記第２のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成される、第２のＭＯＳゲートと、
を含む、集積回路。 - 請求項７に記載の集積回路であって、
前記ディープウェル内に形成されるＲＥＳＵＲＦ領域を更に含み、
前記ＲＥＳＵＲＦ領域が前記ディープウェルと同じ導電型を有し、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の周りに形成され、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の下に延び、
前記ＲＥＳＵＲＦ領域が前記本体領域から横方向に離され、
前記ＲＥＳＵＲＦ領域のドーピング濃度が、前記ＲＥＳＵＲＦ領域と前記本体領域との間の前記ディープウェルのドーピング濃度より少なくとも２倍高い、集積回路。 - 請求項８に記載の集積回路であって、
前記ＲＥＳＵＲＦ領域が前記第１のドレイン構造を横方向に囲む、集積回路。 - 請求項９に記載の集積回路であって、
前記第２のドレイン構造を横方向に囲む第２のＲＥＳＵＲＦ領域を更に含む、集積回路。 - 請求項７に記載の集積回路であって、
前記ディープウェルがＮ型導電性であり、前記中央配置のドレイン拡散領域がＮ型導電性であり、前記第１の分散型ＳＣＲ端子がＰ型導電性であり、前記本体領域がＰ型導電性であり、前記ソース拡散領域がＮ型導電性であり、前記分散型ドレイン拡散領域がＮ型導電性であり、前記第２の分散型ＳＣＲ端子がＰ型導電性である、集積回路。 - 請求項７に記載の集積回路であって、
前記ディープウェルがＰ型導電性であり、前記中央配置のドレイン拡散領域がＰ型導電性であり、前記第１の分散型ＳＣＲ端子がＮ型導電性であり、前記本体領域がＮ型導電性であり、前記ソース拡散領域がＰ型導電性であり、前記分散型ドレイン拡散領域がＰ型導電性であり、前記第２の分散型ＳＣＲ端子がＮ型導電性である、集積回路。 - ＳＣＲＭＯＳトランジスタを含む集積回路を形成するプロセスであって、前記プロセスが、
所与の導電型のディープウェルを半導体基板内に形成することと、
逆の導電型の本体領域を前記ディープウェル内に形成することと、
前記基板の上に、前記本体領域の第１の側に重なるように第１のＭＯＳゲートを形成することと、
前記基板の上に、前記第１のＭＯＳゲートとは反対側で前記本体領域の第２の側に重なるように第２のＭＯＳゲートを形成することと、
前記本体領域とは反対側で前記第１のＭＯＳゲート近傍の前記ディープウェル内に第１のドレイン構造を形成することであって、前記第１のドレイン構造を形成することが、前記基板内に中央配置のドレイン拡散領域を形成することであって、前記中央配置のドレイン拡散領域が前記ディープウェルと同じ導電型を有するように、かつ、前記中央配置のドレイン拡散領域が前記第１のドレイン構造内の中央に位置し、前記第１のドレイン構造の長さの半分未満まで延在するようにする、前記中央配置のドレイン拡散領域を形成することと、前記基板内に第１の分散型ＳＣＲ端子を形成することであって、前記第１の分散型ＳＣＲ端子が前記ディープウェルとは逆の導電型を有するように、かつ、前記第１の分散型ＳＣＲ端子が前記第１のドレイン構造の各端部まで延在するようにする、前記第１の分散型ＳＣＲ端子を形成することとを含む、前記第１のドレイン構造を形成することと、
前記第１のＭＯＳゲートと前記第２のＭＯＳゲートとの間の前記本体領域内にソース構造を形成することであって、前記所与の導電型のソース拡散領域を形成することと、前記逆の導電型の本体コンタクト拡散領域を形成することとを含む、前記ソース構造を形成することと、
前記本体領域とは反対側で前記第２のＭＯＳゲート近傍の前記ディープウェル内に第２のドレイン構造を形成することであって、前記所与の導電型の分散型ドレイン拡散領域を前記ディープウェル内に形成することと、前記逆の導電型の第２の分散型ＳＣＲ端子を前記ディープウェル内に形成することとを含み、前記分散型ドレイン拡散領域と前記第２の分散型ＳＣＲ端子との組み合わせが前記第２のドレイン構造の各端部まで延在するようにする、前記第２のドレイン構造を形成することと、
前記第１のＭＯＳゲートが前記ソース拡散領域に電気的に結合されるように電気的結合要素を形成することと、
を含む、プロセス。 - 請求項１３に記載のプロセスであって、
前記所与の導電型のＲＥＳＵＲＦ領域を前記ディープウェル内に形成することを更に含み、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の周りに形成され、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の下に延び、
前記ＲＥＳＵＲＦ領域が前記本体領域から横方向に離され、更に、
前記ＲＥＳＵＲＦ領域のドーピング濃度が、前記ＲＥＳＵＲＦ領域と前記本体領域との間の前記ディープウェルのドーピング濃度より少なくとも２倍高い、プロセス。 - 請求項１４に記載のプロセスであって、
前記ＲＥＳＵＲＦ領域を形成する前記プロセスが、前記ＲＥＳＵＲＦ領域が前記第１のドレイン構造を横方向に囲むように行われる、プロセス。 - 請求項１５に記載のプロセスであって、
前記第２のドレイン構造を横方向に囲むように第２のＲＥＳＵＲＦ領域を形成することを更に含む、プロセス。 - 請求項１６に記載のプロセスであって、
前記所与の導電型がＮ型の導電性であり、前記逆の導電型がＰ型の導電性である、プロセス。 - 請求項１６に記載のプロセスであって、
前記所与の導電型がＰ型の導電性であり、前記逆の導電型がＮ型の導電性である、プロセス。 - 請求項１３に記載のプロセスであって、
前記ディープウェルを形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記本体領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記中央配置のドレイン拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記第１の分散型ＳＣＲ端子を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記ソース拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記本体コンタクト拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記分散型ドレイン拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記第２の分散型ＳＣＲ端子を形成するステップが前記基板内に不純物をイオン注入することにより行われる、プロセス。 - 請求項１６に記載のプロセスであって、
前記中央配置のドレイン拡散領域を形成するステップと、前記ソース拡散領域を形成するステップと、前記分散型ドレイン拡散領域を形成するステップとが、同時に行われる、プロセス。 - 請求項２０に記載のプロセスであって、
前記第１の分散型ＳＣＲ端子を形成するステップと、前記本体コンタクト拡散領域を形成するステップと、前記第２の分散型ＳＣＲ端子を形成するステップとが、同時に行われる、プロセス。
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