TWI549299B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置，且特別係有關於一種具有高崩潰電壓及低導通電阻之半導體裝置及其製造方法。

雙極性電晶體-互補式金氧半導體-橫向擴散金屬氧化物半導體(Bipolar-CMOS-LDMOS，BCD)已被廣泛應用於電源管理積體電路(power management integrated circuit，PMIC)。雙極性電晶體-互補式金氧半導體-橫向擴散金屬氧化物半導體技術係將雙極性電晶體、互補式金氧半導體(complementary metal-oxide-semiconductor，CMOS)及橫向擴散金屬氧化物半導體(laterally diffused metal-oxide-semiconductor，LDMOS)技術整合於單一晶片中。在雙極性電晶體-互補式金氧半導體-橫向擴散金屬氧化物半導體裝置中，雙極性電晶體係用以驅動高電流，互補式金氧半導體係用以提供數位電路低的耗電量，而橫向擴散金屬氧化物半導體裝置係用以提供高電壓處理能力。

橫向擴散金屬氧化物半導體裝置廣泛使用於各種應用中。導通電阻為影響橫向擴散金屬氧化物半導體裝置之耗電量的重要因素，其電阻值直接正比於裝置的耗電量。由於對省電及電子裝置性能需求的增加，製造商不斷地尋求降低橫向 擴散金屬氧化物半導體裝置的漏電及導通電阻之方法。然而，導通電阻之降低係直接影響到高關閉狀態崩潰電壓(high off-state breakdown voltage)。詳細而言，導通電阻之降低會導致高關閉狀態崩潰電壓實質地降低。因此，當傳統的橫向擴散金屬氧化物半導體裝置提供高關閉狀態崩潰電壓時，其無法提供低導通電阻。

橫向擴散金屬氧化物半導體裝置包括漂移區及主體區。當漂移區的摻雜濃度提高時，傳統橫向擴散金屬氧化物半導體裝置之導通電阻會降低。然而，漂移區摻雜濃度的提高亦導致橫向擴散金屬氧化物半導體裝置之高關閉狀態崩潰電壓降低。

因此，業界亟須一種具有低導通電阻卻不具有崩潰電壓相關缺陷之改良的半導體裝置及其製造方法。

本發明提供一種半導體裝置，包括：基底，具有第一導電型，此基底包括：主體區，具有第一導電型；源極區，形成於主體區中；漂移區，具有第二導電型且鄰近主體區，其中第一導電型與第二導電型不同；及汲極區，形成於漂移區中；多重減少表面電場(reduced surface field，RESURF)結構，嵌入於基底之漂移區中；以及閘極介電層，形成於基底上且具有厚部，其中閘極介電層包括至少一階梯狀(stepped-shape)或弧狀(curved-shape)形成於其上，且其中多重減少表面電場結構對準閘極介電層之厚部。

本發明更提供一種半導體裝置之製造方法，包 括：提供半導體基底，具有第一導電型；形成主體區於基底中，主體區具有第一導電型，並形成漂移區鄰近主體區，漂移區具有第二導電型，其中第一導電型與第二導電型不同；形成第一介電層於基底上；形成罩幕層於第一介電層上，其中罩幕層具有開口露出部分第一介電層；進行離子佈植步驟，經由開口形成多重減少表面電場(reduced surface field，RESURF)結構於漂移區中；形成第二介電層於開口中的部分第一介電層上，其中第二介電層比第一介電層厚且多重減少表面電場結構對準第二介電層；移除罩幕層；移除第一介電層之另一部分，其中第一介電層之剩餘部分與第二介電層形成多層介電結構，其中多層介電結構包括至少一階梯狀(stepped-shape)或弧狀(curved-shape)形成於其上；對多層介電結構進行熱氧化以定義多層介電結構為閘極介電層；形成源極區於主體區中及汲極區於漂移區中；以及形成閘極電極於閘極介電層上。

為讓本發明之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

20‧‧‧圖案化罩幕層

30‧‧‧圖案化罩幕層

50‧‧‧第一罩幕層

60‧‧‧第二罩幕層

70‧‧‧開口

100‧‧‧半導體裝置

110‧‧‧基底

112‧‧‧主體區

114‧‧‧漂移區

116‧‧‧源極區

118‧‧‧汲極區

130‧‧‧淺溝槽隔離

160‧‧‧閘極介電層

170‧‧‧閘極電極

200‧‧‧半導體裝置

210‧‧‧基底

212‧‧‧主體區

214‧‧‧漂移區

216‧‧‧源極區

218‧‧‧汲極區

220‧‧‧磊晶層

222‧‧‧主體區

224‧‧‧漂移區

230‧‧‧第一介電層

240‧‧‧多重減少表面電場結構

240a‧‧‧第一型離子

240b‧‧‧第二型離子

250‧‧‧第二介電層

260‧‧‧多層介電層

260‧‧‧閘極介電層

260a‧‧‧階梯

270‧‧‧閘極電極

300‧‧‧摻雜步驟

400‧‧‧摻雜步驟

500‧‧‧離子佈植步驟

600‧‧‧成長步驟

700‧‧‧沈積步驟

第1圖係傳統半導體裝置之剖面圖；及第2A~2C,3A,3B,4A~4C,5A,5B,6A,6B,7A,7B,8圖係本發明實施例之半導體裝置在其製造方法中各階段的剖面圖。

以下針對本發明之半導體裝置作詳細說明。應了 解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本發明。當然，這些僅用以舉例而非本發明之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

參見第1圖，該圖為傳統半導體裝置100之剖面圖。此半導體裝置100包括基底110以及形成於基底110中的主體區112及漂移區114。基底110更包括多個淺溝槽隔離(shallow trench isolation)130形成於其中。在半導體裝置100中，由於設於源極區116與汲極區118之間的淺溝槽隔離130之阻礙，由源極區116流往汲極區118之電流係經由迂迴(devious)之路徑流過，如第1圖之虛線所示。此迂迴之電流路徑造成半導體裝置100之高導通電阻。此外，此半導體裝置100亦包括閘極介電層160及閘極電極170。

第2-8圖係本發明實施例之半導體裝置在其製造方法中各階段的剖面圖，其中第2A-2C圖顯示形成半導體裝置200之主體區及漂移區。參見第2A圖，提供具有第一導電型之基底210。基底210可為主體矽基底、絕緣層上覆矽基底、或其它相似之基底。在一些實施例中，基底210之第一導電型可為P型，例如基底210可為硼摻雜之基底。在其它實施例中，基底210之 第一導電型可為N型，例如基底210可為磷或砷摻雜之基底。基底210亦可為其它任何適合之基底。

參見第2B圖，形成圖案化罩幕層20於基底210上。此圖案化罩幕層20可為光阻層或硬罩幕層，此硬罩幕層可為氮化矽、氮氧化矽或其它相似的材料。形成圖案化罩幕層20後，進行摻雜步驟300以將具有第一導電型之摻質選擇性摻雜入半導體基底210以定義主體區212。在一些實施例中，基底210之摻雜濃度高於主體區212之摻雜濃度。例如，當主體區212為P型時，基底210可為重摻雜P型(P+)。於主體區212形成後，移除圖案化罩幕層20。

參見第2C圖，形成另一圖案化罩幕層30於基底210上。此圖案化罩幕層30可為光阻層或硬罩幕層，此硬罩幕層可為氮化矽、氮氧化矽或其它相似的材料。進行摻雜步驟400以將具有第二導電型之摻質選擇性摻雜入半導體基底210以定義漂移區214。在一些實施例中，此第二導電型與第一導電型不同。於漂移區214形成後，移除圖案化罩幕層30。

參見第3A圖，在另一實施例中，漂移區214可於主體區212之前毯覆性形成。於形成漂移區214後，主體區212藉由佈植步驟形成於漂移區中。

在又一實施例中，磊晶層可選擇性形成於基底210上，而主體區與漂移區可形成於磊晶層中。參見第3B圖，具有第一導電型之磊晶層220可形成於基底210上。此外，半導體基底210之摻雜濃度大於磊晶層220之摻雜濃度。例如，當第一導電型為N型時，半導體基底210可為重摻雜N型(N+)半導體基底 210，而磊晶層220可為輕摻雜N型(N-)磊晶層。磊晶層220可藉由磊晶成長形成，其厚度可為約3um至約10um。在此實施例中，主體區222與漂移區224形成於磊晶層220中。主體區222與漂移區224之形成方法相似於主體區212與漂移區214之形成方法，故不在此詳細敘述。

於形成主體區212與漂移區214後，形成多重減少表面電場(reduced surface field，RESURF)結構及閘極介電層。

其中第4A-4C圖顯示形成多重減少表面電場(reduced surface field，RESURF)結構及閘極介電層於第2C圖所示之結構上。然而應瞭解的是，相同之步驟亦可應用於第3A-3B圖所示之結構。參見第4A圖，形成第一介電層230於基底210上(或有磊晶層220時，形成於磊晶層220上)。此第一介電層230可包括氧化矽、氮化矽、氮氧化矽、高介電常數介電質(high-k dielectric)、其它適合之介電材料、或上述之組合。高介電常數介電質可包括金屬氧化物，例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之氧化物或上述之混合物。此第一介電層230可由本領域之通常步驟形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化法、紫外線-臭氧氧化法(UV-Ozone oxidation)、或上述之組合。此第一介電層230之厚度可為約70埃至約2000埃。

參照第4B圖，依序形成第一罩幕層50及第二罩幕層60於第一介電層230上。第一罩幕層50可為包括氮化矽或氮氧化矽之硬罩幕，而第二罩幕層60可為圖案化光阻。形成開口 70穿過第一罩幕層50及第二罩幕層60。此開口70露出部分第一介電層230以定義多重減少表面電場區(RESURF region)。此開口70可藉由蝕刻步驟形成。

參見第4C圖，進行一系列離子佈植步驟500以形成多重減少表面電場結構240於漂移區214中(或有漂移區224時，形成於漂移區224中)。

第5A-5B圖顯示根據本揭露實施例之多重減少表面電場結構240的各種配置。參見第5A圖，該圖係本發明實施例多重減少表面電場結構240的剖面圖。此多重減少表面電場結構240為一多層結構，此多層結構係由在相對基底210之主表面的垂直方向上之一系列第一型離子(a series of first type ion)240a所組成。此第一型離子可為N型離子或P型離子。

參見第5B圖，在另一實施例中，多重減少表面電場結構240係由在相對基底210之主表面的垂直方向上交錯之多個第一型離子240a及第二型離子240b形成。此第一型離子240a與第二型離子240b不同。

雖然已討論了各種多重減少表面電場結構240之配置，然而應瞭解的是，本發明並不限於第5A-5B圖所示之多重減少表面電場結構240的配置。相對地，本發明之範圍包括各種修飾及相似之配置。例如，多重減少表面電場結構之離子數可大於或小於第5A-5B圖所示之多重減少表面電場結構240之離子數，且各離子區或離子層之厚度或尺寸亦可改變。此外，第5A-5B圖之多重減少表面電場結構亦可形成於第3B圖之磊晶層的漂移區224中。

形成此多重減少表面電場結構240後，移除第二罩幕層60。接著，可進行形成介電層之步驟。

第6A-6B圖係本發明實施例之半導體裝置在形成多層介電結構260步驟的剖面圖。應瞭解的是，第6A-6B圖所示之步驟可應用於第5A-5B圖所示之結構。參見第6A圖，進行成長步驟600以增厚(thicken)開口70露出之部分第一介電層230。此成長步驟600可為熱氧化法、紫外線-臭氧氧化法(UV-Ozone oxidation)、或上述之組合。在一些實施例中，可選擇性進行一第二成長步驟以使露出之第一介電層230更進一步膨脹。此第一介電層230之膨脹部分的厚度可為約400-8000埃。參見第6B圖，移除第一罩幕層50及部分第一介電層230，留下上述第一介電層230之厚部(thick portion)以及鄰接此厚部之薄部(thin portion)。此第一介電層230留下之部分為多層介電層260。此多層介電層260之厚部具有階梯260a於此多層介電層260之邊上。在一實施例中，部分多層介電層260可膨脹進入基底210中(或磊晶層220中，若有的話)，如第6B圖所示。於該圖中，多重減少表面電場結構240可對準多層介電層260之厚部。

第7A-7B圖係本發明另一實施例之半導體裝置在形成多層介電結構260步驟的剖面圖。

參見第7A圖，該圖係接續第5B圖之步驟，於第二罩幕層60移除後，形成第二介電層250於開口70中。此第二介電層250可包括氧化矽、氮化矽、氮氧化矽、高介電常數介電質(high-k dielectric)、其它適合之介電材料、或上述之組合。高介電常數介電質可包括金屬氧化物，例如Li、Be、Mg、Ca、 Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之氧化物或上述之混合物。此第二介電層250可由沈積步驟700形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、或其它相似之沈積步驟。可對此第二介電層250進行一平坦化步驟，例如化學機械研磨。在一實施例中，此第二介電層250可比第一介電層230厚。如此圖所示，第二介電層250可對準多重減少表面電場結構240。進行一移除步驟以移除第一罩幕層50及部分第一介電層230，留下第二介電層250及位於此第二介電層250下且自第二介電層250之端點向外延伸之部分第一介電層230。此移除步驟可為蝕刻步驟或其它相似之步驟。剩餘之部分第一介電層230與第二介電層250形成多層介電結構260。第一介電層230與第二介電層250之高度差定義一階梯260a。此第二介電層250之厚度可為約100-5000埃。在一實施例中，第一介電層230與第二介電層250可以相同材料形成。在另一實施例中，第一介電層230之材料與第二介電層250之材料不同。例如，第一介電層230可為二氧化矽，而第二介電層250可為氮化矽或其它適合之介電材料。雖然第6-7圖中之階梯260a為峭型(cliff-shape)，此階梯260a亦可為圓形(rounded-shape)或或其它任何適合之形狀。

於第6B圖與第7B圖之多層介電結構260形成後，對此多層介電結構260進行一熱氧化步驟。於此熱氧化步驟後，此多層介電結構260係稱為閘極介電層260。

於閘極介電層260後，形成源極及汲極區。參見第8圖，形成源極區216於主體區212中及汲極區218於漂移區214 中。源極區216及汲極區218可藉由本領域通常使用之摻雜步驟形成，例如離子佈植步驟。

繼續參見第8圖，形成閘極電極270於閘極介電層260及階梯狀介電層(step dielectric layer)260上。此閘極電極270可包括形成於閘極介電結構260上的單層或多層結構。閘極電極270之材料可為導電材料，例如為金屬、摻雜多晶矽、或上述之組合。形成閘極電極270之方法可為低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、其它任何適合之步驟、或上述之組合。

可形成例如為層間介電層或源極/汲極電極(未顯示)之傳統半導體裝置之元件以完成半導體裝置200。此元件之形成方法為本領域之習知步驟，故不在此敘述。

本揭露之半導體裝置相較於傳統橫向擴散金屬氧化物半導體裝置(LDMOS device)具有以下優點。第一，如第8圖之虛線所示，多重減少表面電場結構240提供較短的路徑使電流可經由此路徑由源極區216流至汲極區218，並降低半導體裝置200之導通電阻。第二，由於閘極介電層260之階梯260a之設計，當降低半導體裝置200之導通電阻時，半導體裝置200可維持其崩潰電壓。第三，設於閘極介電層260邊上的階梯260a係由與用以定義減少表面電場區之相同罩幕層開口形成，因此不需額外的步驟及/或罩幕層且可降低成本。

應瞭解的是，儘管本揭露之實施例僅揭示特定之半導體裝置，然而延伸入隔離結構之閘極電極亦可應用於其它 半導體裝置，例如雙擴散汲極金氧半導體(DDDMOS)、增強空乏型金氧半導體(enhancement depletion metal-oxide Semiconductor，EDMOS)、垂直式雙擴散金氧半電晶體(VDMOS)、接面場效電晶體(JFET)、橫向絕緣閘極雙載子電晶體(LIGBT)等。

雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。此外，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明使用。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。

200‧‧‧半導體裝置

210‧‧‧基底

212‧‧‧主體區

214‧‧‧漂移區

216‧‧‧源極區

218‧‧‧汲極區

240‧‧‧多重減少表面電場結構

260‧‧‧閘極介電層

270‧‧‧閘極電極

Claims (16)

1. 一種半導體裝置，包括：一基底，具有一第一導電型，該基底包括：一主體區，具有該第一導電型；一源極區，形成於該主體區中；一漂移區，具有一第二導電型且鄰近該主體區，其中該第一導電型與該第二導電型不同；及一汲極區，形成於該漂移區中；一多重減少表面電場(reduced surface field，RESURF)結構，嵌入於該基底之漂移區中；以及一閘極介電層，形成於該基底上且具有一厚部，其中該閘極介電層包括至少一階梯狀(stepped-shape)或弧狀(curved-shape)形成於其上，且其中該多重減少表面電場結構對準該閘極介電層之厚部，其中該多重減少表面電場結構與該閘極介電層彼此間隔一距離。
2. 如申請專利範圍第1項所述之半導體裝置，其中該多重減少表面電場結構為一多層結構，該多層結構係藉由在垂直方向佈植一系列P型離子(a series of p-type ion)形成。
3. 如申請專利範圍第1項所述之半導體裝置，其中該多重減少表面電場結構為一多層結構，該多層結構係由在垂直方向交錯之P型及N型離子形成。
4. 如申請專利範圍第1項所述之半導體裝置，其中該主體區及該漂移區係形成於該基底之一磊晶層中，而該閘極介電層係形成於該基底之該磊晶層上。
5. 如申請專利範圍第1項所述之半導體裝置，其中該基底之摻雜濃度高於該主體區之摻雜濃度。
6. 一種半導體裝置之製造方法，包括：提供一半導體基底，具有一第一導電型；形成一主體區於該基底中，該主體區具有該第一導電型，並形成一漂移區鄰近該主體區，該漂移區具有一第二導電型，其中該第一導電型與該第二導電型不同；形成一第一介電層於該基底上；形成一罩幕層於該第一介電層上，其中該罩幕層具有一開口露出部分該第一介電層；經由該開口進行一離子佈植步驟，以形成一多重減少表面電場(reduced surface field，RESURF)結構於該漂移區中；形成一第二介電層於該開口中的部分該第一介電層上，其中該第二介電層比該第一介電層厚且該多重減少表面電場結構對準該第二介電層；移除該罩幕層；移除該第一介電層之另一部分，其中該第一介電層之剩餘部分與該第二介電層形成一多層介電結構，其中該多層介電結構包括至少一階梯狀(stepped-shape)或弧狀(curved-shape)形成於其上；對該多層介電結構進行一熱氧化以定義該多層介電結構為一閘極介電層；形成一源極區於該主體區中及一汲極區於該漂移區中；以及 形成一閘極電極於該閘極介電層上。
7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該多重減少表面電場結構為一多層結構，該多層結構係藉由在垂直方向佈植一系列P型離子(a series of p-type ion)形成。
8. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該多重減少表面電場結構為一多層結構，該多層結構係由在垂直方向交錯之P型及N型離子形成。
9. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中形成該第二介電層之方法包括：沈積一介電材料於該開口中；及進行一研磨步驟以移除該介電材料之多餘部分。
10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該介電材料係藉由原子層沉積、化學氣相沉積、物理氣相沉積、或上述之組合沈積。
11. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中形成該第二介電層之方法包括：對該開口中的該第一介電層部分進行一氧化步驟使該第一介電層部分擴大至一較厚之厚度以定義該第二介電層，其中該第二介電層自該基底的表面延伸入該基底。
12. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該氧化步驟包括熱氧化法、紫外線-臭氧氧化法(UV-Ozone oxidation)、或上述之組合。
13. 如申請專利範圍第6項所述之半導體裝置之製造方法，其 中該閘極介電層包括氧化矽、氮摻雜氧化物、碳摻雜氧化物、氮氧化矽、或上述之組合。
14. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該罩幕層包括一第一罩幕層及一第二罩幕層形成於該第一罩幕層上，且該第一罩幕層為氮化矽硬罩幕或氮氧化矽硬罩幕，而該第二罩幕層為圖案化光阻。
15. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該第一導電型為P型，而該第二導電型為N型。
16. 如申請專利範圍第7項所述之半導體裝置之製造方法，更包括：形成一磊晶層於該基底中，其中該主體區及該漂移區係形成於該基底之該磊晶層中，而該閘極介電層係形成於該基底之該磊晶層上。