JP2009277775A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高耐圧の半導体装置のオン抵抗を低減し、かつ寸法を縮小することを課題とする。
【解決手段】半導体基板上に形成したリサーフ領域を含むドレインドリフト領域を備える半導体装置であり、ドレインドリフト領域及び／又はリサーフ領域がゲート幅方向に波型（ウェーブ）状の下面形状の拡散領域を有することにより上記課題を解決する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、表面の電界集中を緩和し、かつ高い耐圧を有するリサーフ領域を含むドレインドリフト領域を備えた半導体装置及びその製造方法に関する。

例えば、電力用途では、高耐圧の半導体装置が使用されている。そのような半導体装置として、米国特許第４，３００，１５０号明細書及び第４，８１１，０７５号明細書（特許文献１及び２）に一例が報告されている。図６にこれら明細書に記載された高耐圧の半導体装置の概略断面図を示す。図６は、一般的なリサーフ領域を含むドレインドリフト領域を備えた高耐圧の横型ＭＯＳトランジスタの概略断面図である。また、図６左図は図１の半導体装置のＡ−Ａ’線（ゲート長方向）の概略断面図、図６右図は図１の半導体装置のＢ−Ｂ’線（ゲート幅方向）の概略断面図である。

図６では、半導体基板１の表面層にドレインドリフト領域２を備え、ドレインドリフト領域２内にドレイン領域９とドレイン領域９に接触したドレイン電極１０が形成されている。ドレイン領域９の反対方向には、チャネル領域となるボディ領域４が形成されており、ボディ領域４内にソース領域８とソース領域８及びボディ拡散層４に接触したソース電極１１が形成されている。３は絶縁膜、６はゲート絶縁膜、７はゲート電極、１２は層間絶縁膜である。

更に、ドレインドリフト領域２上の絶縁膜３下には、ドレインドリフト領域２の導電型と反対の導電型のリサーフ領域５が形成されている。
上記高耐圧の半導体装置では、ドレインドリフト領域２の表面にリサーフ領域５を設けることで、表面付近の電界集中を緩和できる。そのため、ドレイン電極１０に印加した電圧に伴って発生するソース領域端からの空乏層を、ドレインドリフト領域２内に十分に広げることができる。その結果、半導体装置の高耐圧を実現できるとされている。

米国特許第４，３００，１５０号明細書 米国特許第４，８１１，０７５号明細書

このようなリサーフ領域を含むドレインドリフト領域を備えた半導体装置の耐圧は、半導体基板の不純物濃度、ドレインドリフト領域及びリサーフ領域の拡散深さ及び濃度、ゲート長方向のドレインドリフト領域の長さ（ドレインドリフト長）によって決まる。従って、耐圧を高くしようとした場合、ドレインドリフト長をある程度長くする必要があるが、その反面、オン抵抗が高くなってしまう。
従って、半導体装置のオン抵抗をある程度小さくしようとすると、半導体装置のチャネル幅を大きくする必要がある。大きくすると半導体装置の寸法を小さくできない。

加えて、リサーフ領域を有する半導体装置のオン抵抗は、ソース領域及びドレイン領域の抵抗やチャネル部分での抵抗に加え、ドレインドリフト領域の抵抗も大きく影響する。
このように、半導体装置の寸法の低減と、オン抵抗の低減とを同時に実現することが望まれている。

本発明の発明者等は、ドレインドリフト領域及び／又はリサーフ領域をゲート幅方向に波型（ウェーブ）状に形成して、実効的なドレインドリフト領域の幅を大きくすることによって、ドレインドリフト領域の抵抗を小さくできることを見い出し本発明に至った。
かくして本発明によれば、第１導電型の半導体基板の表面層に形成された第２導電型のソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間で、かつソース領域側の半導体基板が露出するようにドレイン領域側の半導体基板上に形成された絶縁膜と、
前記露出する半導体基板上に形成されたゲート絶縁膜とその上のゲート電極と、
前記絶縁膜下の半導体基板の表面層に形成された第１導電型のリサーフ領域と、
前記リサーフ領域の下面を覆うように前記半導体基板の表面層に形成された第２導電型のドレインドリフト領域とを備えた高耐圧半導体装置を含み、
前記ドレインドリフト領域及び／又はリサーフ領域が、ゲート幅方向に、２つ以上の波型状の下面形状の拡散領域を有していることを特徴とする半導体装置が提供される。

また、本発明によれば、上記半導体装置の製造方法であって、
第１導電型の半導体基板の表面層に第２導電型のドレインドリフト領域をイオン注入により形成する工程と、
前記ドレインドリフト領域上で、かつ半導体基板がソース領域側で露出するように絶縁膜を形成する工程と、
前記絶縁膜を介するイオン注入により前記絶縁膜下でかつドレインドリフト領域内の半導体基板の表面層に第１導電型のリサーフ領域を形成する工程と、
前記露出した半導体基板上にゲート絶縁膜及びゲート電極をこの順で形成する工程と、
前記ゲート電極及び絶縁膜をマスクとするイオン注入により、ソース領域及びドレイン領域とを前記半導体基板の表面層に形成する工程とを含み、
前記ドレインドリフト領域及び／又はリサーフ領域を形成する工程が、ゲート幅方向に、２つ以上の波型状の下面形状の拡散領域を有しているそれぞれの領域を波型状の下面形状の拡散領域と同じ個数の開口部を有するレジストパターンを介するイオン注入により形成する工程であることを特徴とする半導体装置の製造方法が提供される。

ドレインドリフト領域及び／又はリサーフ領域をゲート幅方向に波型（ウェーブ）状に形成して、実効的なドレインドリフト領域の幅を大きくすることができる。それによって、ドレインドリフト領域の抵抗を小さくできた結果、半導体装置のオン抵抗を低減することが小さな半導体装置の寸法で可能となる。

本発明の半導体装置は、ドレインドリフト領域及び／又はリサーフ領域がゲート幅方向で２つ以上の波型状の下面形状の拡散領域を有していることを特徴の１つとしている。このような下面形状の拡散領域を有していることで、実効的なドレインドリフト領域のゲート幅方向の長さ（以下、ドレインドリフト幅）を長くできる。その結果、従来の半導体装置と同じドレインドリフト幅であれば耐圧を向上でき、同じ耐圧であれば装置の寸法を縮小できる。

図４（ａ）及び（ｂ）は、実効的なドレインドリフト幅を長くできる理由の概略説明図である。図４（ａ）では、ドレインドリフト領域及びリサーフ領域が２つの波型状の下面形状の拡散領域を有している場合が示されている。図４（ｂ）は、ドレインドリフト領域及びリサーフ領域が従来の直線状の下面形状の拡散領域を有している場合が示されている。

図４（ａ）から、ドレインドリフト領域及びリサーフ領域を２箇所から拡散形成することによって、ドレインドリフト領域の等濃度線αを、波型（ウェーブ）状にすることができる。その結果、図４（ａ）の等濃度線αは、図４（ｂ）の直線状の等濃度線αより長くなり、実効的なドレインドリフト幅を長くできる。図中、２ｘと５ｘは、ドレインドリフト領域とリサーフ領域の下面をそれぞれ意味する。

以下、本発明の半導体装置をより詳細に説明する。本発明の半導体装置は、高耐圧半導体装置を含みさえすれば、他の素子が混載されていてもよい。他の素子としては、低耐圧半導体装置（例えば、ロジックトランジスタ、メモリ等）、抵抗、キャパシタ等が挙げられる。ここで、高耐圧とは１００Ｖ以上を、低耐圧とは１００Ｖ未満を意味する。

本発明に使用できる半導体基板としては、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。

また、半導体基板は、第１導電型を有している。第１導電型は、ｎ型又はｐ型である。半導体基板の不純物濃度は、特に限定されないが、例えば不純物がボロンの場合、６Ｅ＋１３〜３Ｅ＋１４／ｃｍ³程度である。更に、半導体基板は、第２導電型のウェル領域を備えていてもよい。第２導電型は、第１導電型がｎ型の場合ｐ型であり、ｐ型の場合ｎ型である。ウェル領域の不純物濃度は、特に限定されないが、例えば不純物がリンの場合、８Ｅ＋１５〜２Ｅ＋１６／ｃｍ³程度である。

次に、第１導電型の半導体基板の表面層（ウェル領域を有する場合は、ウェル領域の表面層）には、第２導電型のソース領域及びドレイン領域が形成されている。ソース領域及びドレイン領域の不純物濃度は、特に限定されないが、例えば不純物がＡｓの場合、２Ｅ＋２０〜１Ｅ＋２１／ｃｍ³程度である。
ソース領域の下面を覆うように、第１導電型のボディ領域を備えていてもよい。ボディ領域を備えることで、半導体装置のしきい値電圧等の特性をより自由に設定できる。ボディ領域の不純物濃度は、特に限定されないが、例えば不純物がボロンの場合、５Ｅ＋１６〜２Ｅ＋１７／ｃｍ³程度である。

次に、ソース領域とドレイン領域との間で、かつソース領域側の半導体基板が露出するようにドレイン領域側の半導体基板上に絶縁膜が形成されている。この絶縁膜には、ＬＯＣＯＳ膜を使用してもよい。ＬＯＣＯＳ膜を使用すれば、他の素子を分離するためのＬＯＣＯＳ膜の形成と同時に高耐圧半導体装置中の絶縁膜を形成でき、製造工程を短縮できる。

更に、露出する半導体基板上にはゲート絶縁膜が形成されている。ゲート絶縁膜としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１０〜１００ｎｍ程度、好ましく２０〜６０ｎｍ程度の膜厚（ゲート酸化膜換算）とすることが適当である。

ゲート絶縁膜上にはゲート電極が形成されている。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属のシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば２００〜５００ｎｍ程度の膜厚であることが適当である。
更に、ゲート電極は、ゲート絶縁膜上に存在しさえすれば、絶縁膜上に延在していてもよい。絶縁膜上に延在させれば、ゲート電極へのコンタクトを形成するために別途コンタクト領域を形成する必要がなく、半導体装置の面積を縮小化できる。

次に、絶縁膜下の半導体基板の表面層には第１導電型のリサーフ領域が形成されている。リサーフ領域は、ゲート幅方向に、２つ以上の波型状の下面形状の拡散領域を有していてもよく、下面形状が従来と同様直線状であってもよい。リサーフ領域も波型の下面形状の拡散領域を有する場合、実効的なドレインドリフト幅を長くできるので、高耐圧で寸法の縮小化された半導体装置が提供できる。波型の下面形状を有する場合、波型を構成する拡散領域同士が重なっていてもよく、重なっていなくてもよい。

また、リサーフ領域が波型の下面形状を有する場合、波型を構成する拡散領域の数は、２つ以上であり、実効的なドレインドリフト長を長くするためには、可能な限り多くする方が好ましい。
リサーフ領域の不純物濃度は、例えば不純物がボロンの場合、２Ｅ＋１６〜５Ｅ＋１６／ｃｍ³程度であることが好ましい。

次に、リサーフ領域の下面を覆うように半導体基板の表面層に第２導電型のドレインドリフト領域が形成されている。このドレインドリフト領域は、ゲート幅方向に、２つ以上の波型状の下面形状の拡散領域を有していてもよい。但し、リサーフ領域及びドレインドリフト領域のいずれかが２つ以上の波型状の下面形状の拡散領域を有していることが必要である。ここで、波型を構成する拡散領域同士は重なっていてもよく、重なっていなくてもよいが、実効的なドレインドリフト幅を長くする観点から、重なっていることが好ましい。
また、ドレインドリフト領域において、波型を構成する拡散領域の数は、２つ以上であり、実効的なドレインドリフト長を長くするためには、可能な限り多くする方が好ましい。

更に、リサーフ領域が波型の下面形状を有する場合、ドレインドリフト領域を構成する拡散領域の数は、リサーフ領域と同一であっても、異なっていてもよい。
ドレインドリフト領域の不純物濃度は、例えば不純物がリンの場合、８Ｅ＋１５〜２Ｅ＋１６／ｃｍ³程度であることが好ましい。
なお、上記説明では、不純物としてボロンとリンとを用いているが、所望の性能を実現するために適宜不純物濃度を調製することで他の不純物も使用できる。

上記本発明の半導体装置は、例えば、第１導電型の半導体基板の表面層に第２導電型のドレインドリフト領域をイオン注入により形成する工程と、
ドレインドリフト領域上で、かつ半導体基板がソース領域側で露出するように絶縁膜を形成する工程と、
絶縁膜を介するイオン注入により絶縁膜下でかつドレインドリフト領域内の半導体基板の表面層に第１導電型のリサーフ領域を形成する工程と、
露出した半導体基板上にゲート絶縁膜及びゲート電極をこの順で形成する工程と、
ゲート電極及び絶縁膜をマスクとするイオン注入により、ソース領域及びドレイン領域とを半導体基板の表面層に形成する工程とを経ることにより製造できる。

上記本発明の半導体装置の製造方法中、波型状の下面形状の拡散領域を有するドレインドリフト領域及びリサーフ領域以外は、公知の方法により形成できる。
ドレインドリフト領域とリサーフ領域は、公知のフォトリソグラフィ法により、拡散領域の数に対応する開口部を有するレジストパターンを形成し、このレジストパターンをマスクとしてイオン注入することにより形成できる。
以下、実施の形態により、本発明を更に説明する。

実施の形態１
本発明の実施の形態１を図１、図２及び図５（ａ）〜（ｅ）を用いて説明する。図１は、本発明の半導体装置の概略平面図であり、図２は、本発明の半導体装置の概略断面図であり、図５（ａ）〜（ｅ）は、図１及び２の半導体装置の概略工程断面図である。図２及び図５（ａ）〜（ｅ）の左図は図１のＡ−Ａ’線（ゲート長方向）断面図であり、右図は図１のＢ−Ｂ’線（ゲート幅方向）断面図である。

まず、半導体基板１（比抵抗５０Ω・ｃｍのｐ型シリコン基板）上に公知のフォトリソグラフィ法によりゲート長方向に沿ってストライプ状に開口したＮ個の開口部を備えたレジストパターンａを形成する（Ｎは８以上の任意の数を意味する）。このレジストパターンａの開口部の個数は、ゲート幅方向に形成されるドレインドリフト領域の波型状の形状の個数に対応している。このレジストパターンａをマスクとして、イオン注入を行う（図５（ａ））。図中、ｂは熱酸化膜（厚さ２０ｎｍ）、矢印はイオン注入を意味する。イオン注入種はリンであり、ドーズ量は３〜８×１０¹²ｉｏｎｓ／ｃｍ²の範囲であり、イオン注入エネルギーは１５０ＫｅＶである。なお、開口部の幅（ｘ１）と間隔（ｘ２）は、図５（ａ）右図の左側から、７μｍと４μｍとしている。

次に、レジストパターンａを除去した後、隣り合うイオン注入領域の端が重なり合うように１１５０〜１２００℃（例えば、１２００℃で１０時間程度）で拡散することで、波型（ウェーブ）状の半導体基板１との接合面を有するドレインドリフト領域２（２ａ、２ｂ、…、２Ｎ）を形成する（図２（ｂ））。ドレインドリフト領域の厚さは１０μｍであり、不純物濃度は８Ｅ＋１５〜２Ｅ＋１６／ｃｍ³である。

次に、公知の方法により、ドレインドリフト領域２内にＬＯＣＯＳ膜（シリコン酸化膜）３を形成する。
次に、ＬＯＣＯＳ膜３上に公知のフォトリソグラフィ法によりゲート長方向に沿ってストライプ状にＮ個の開口部を備えたレジストパターンｃを形成する（Ｎは８以上の任意の数を意味する）。このレジストパターンｃの開口部は、ゲート幅方向に形成されるリサーフ領域の波型状の形状の個数に対応している。このレジストパターンｃをマスクとして、イオン注入を行う（図２（ｃ））。図中、矢印はイオン注入を意味する。イオン注入種はボロンであり、ドーズ量は２〜４Ｅ＋１２ｉｏｎｓ／ｃｍ²の範囲であり、イオン注入エネルギーは６００ＫｅＶである。なお、開口部の幅（ｙ１）及び間隔（ｙ２）は、９μｍ及び２μｍとしている。
リサーフ領域の厚さは２〜３μｍであり、不純物濃度は２Ｅ＋１６〜５Ｅ＋１６／ｃｍ³である。

更に、以降の工程で形成されるソース領域８側のドレインドリフト領域２の端部と、ドレイン領域９側のボディ領域４の端部とが重なり合うように、ボディ領域４形成用のイオン注入を行う。イオン注入種はボロンであり、ドーズ量は１Ｅ＋１３〜３Ｅ＋１３ｉｏｎｓ／ｃｍ²であり、イオン注入エネルギーは８０〜１００ＫｅＶである。
次に、隣り合うイオン注入領域の端が接するように拡散することで、ボディ領域４とリサーフ領域５（５ａ、５ｂ、…、５Ｎ）を形成する（図２（ｄ））。ボディ領域４の厚さは４〜５μｍであり、不純物濃度は５Ｅ＋１６〜２Ｅ＋１７／ｃｍ³である。
次に、熱酸化膜ｂを公知の方法により除去した後、熱酸化法によりシリコン酸化膜からなる厚さ４０〜６０ｎｍのゲート絶縁膜６を形成する。

更に、前述のゲート絶縁膜６上にＬＯＣＯＳ膜３と重なるようにゲート電極７を形成する。ゲート電極７はポリシリコンからなり４００ｎｍの厚さを有する。
更に、ＬＯＣＯＳ膜３及びゲート電極７をマスクとして、イオン注入を行う。イオン注入種はＡｓであり、ドーズ量は２Ｅ＋１５〜５Ｅ＋１５ｉｏｎｓ／ｃｍ²であり、イオン注入エネルギーは８０ＫｅＶである。注入後、拡散工程を経ることで、ソース領域８及びドレイン領域９が得られる。両領域８及び９の厚さは０．３〜０．５μｍ程度であり、不純物濃度は２Ｅ＋２０〜１Ｅ＋２１／ｃｍ³である。

この後、公知の方法により、層間絶縁膜１２で全面を覆い、ソース領域８及びドレイン領域９上を開口して、ソース電極１１及びドレイン電極１０を形成することで、図１及び２に示す半導体装置を得る。
上記工程により得られた半導体装置は、ドレインドリフト領域２とリサーフ領域５の底面が平坦であること以外は同一の構成の従来の半導体装置と比べて、６００Ｖの耐圧を確保しつつ、実効的なドレインドリフト幅を５〜１０％大きくできる。また、ドレインドリフト幅を大きくできる結果、半導体装置のオン抵抗を４〜９％小さくできる。

実施の形態２
本発明の実施の形態２の半導体装置は、図３の概略断面図に示されているように、ドレインドリフト領域２の底面が平坦であること以外は、実施の形態１と同様の構成を有している。製造方法の観点からは、図５（ａ）において、所定の幅と間隔の開口部を有するレジストパターンａの代わりに、ドレインドリフト領域２の形成のためのイオン注入部分が全て開口したレジストパターンを使用すること以外は、実施の形態１と同様の工程を経ることで実施の形態２の半導体装置を得ている。
上記工程により得られた半導体装置は、ドレインドリフト領域２とリサーフ領域５の底面が平坦である従来の半導体装置と比べて、６００Ｖの耐圧を確保しつつ、実効的なドレインドリフト幅を大きくできる。また、ドレインドリフト幅を大きくできる結果、半導体装置のオン抵抗を小さくできる。

本発明の半導体装置の概略平面図である。 本発明の半導体装置の概略断面図である。 本発明の半導体装置の概略断面図である。 ドレインドリフト領域の長さの概略説明図である。 本発明の半導体装置の概略工程断面図である。 従来の半導体装置の概略断面図である。

符号の説明

１ 半導体基板
２ ドレインドリフト領域
２ｘ ドレインドリフト領域下面
３ ＬＯＣＯＳ膜（絶縁膜）
４ ボディ領域
５ リサーフ領域
５ｘ リサーフ領域下面
６ ゲート絶縁膜
７ ゲート電極
８ ソース領域
９ ドレイン領域
１０ ドレイン電極
１１ ソース電極
１２ 層間絶縁膜
ａ、ｃ レジストパターン
ｂ 熱酸化膜
α 等濃度線

Claims (10)

1. 第１導電型の半導体基板の表面層に形成された第２導電型のソース領域及びドレイン領域と、
   前記ソース領域とドレイン領域との間で、かつソース領域側の半導体基板が露出するようにドレイン領域側の半導体基板上に形成された絶縁膜と、
   前記露出する半導体基板上に形成されたゲート絶縁膜とその上のゲート電極と、
   前記絶縁膜下の半導体基板の表面層に形成された第１導電型のリサーフ領域と、
   前記リサーフ領域の下面を覆うように前記半導体基板の表面層に形成された第２導電型のドレインドリフト領域とを備えた高耐圧半導体装置を含み、
   前記ドレインドリフト領域及び／又はリサーフ領域が、ゲート幅方向に、２つ以上の波型状の下面形状の拡散領域を有していることを特徴とする半導体装置。
2. 前記２つ以上の波型状の下面形状の拡散領域が、互いに重なり合う請求項１に記載の半導体装置。
3. 前記半導体装置が、第１導電型のボディ領域と第２導電型のウェル領域を更に有し、前記ボディ領域が、前記ソース領域の下面を覆うように半導体基板の表面層に形成され、前記高耐圧半導体装置が前記半導体基板の表面層に形成された前記ウェル領域内に位置する請求項１又は２に記載の半導体装置。
4. 前記半導体装置が、前記高耐圧半導体装置と複数の低耐圧半導体装置とを含み、前記絶縁膜が、前記複数の低耐圧半導体装置を分離する素子分離絶縁膜に対応する請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記ゲート絶縁膜が、前記絶縁膜と接続し、前記ゲート電極が、前記絶縁膜上に延在する請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記絶縁膜が、ＬＯＣＯＳ膜である請求項１〜５のいずれか１つに記載の半導体装置。
7. 請求項１〜６のいずれか１つに記載の半導体装置の製造方法であって、
   第１導電型の半導体基板の表面層に第２導電型のドレインドリフト領域をイオン注入により形成する工程と、
   前記ドレインドリフト領域上で、かつ半導体基板がソース領域側で露出するように絶縁膜を形成する工程と、
   前記絶縁膜を介するイオン注入により前記絶縁膜下でかつドレインドリフト領域内の半導体基板の表面層に第１導電型のリサーフ領域を形成する工程と、
   前記露出した半導体基板上にゲート絶縁膜及びゲート電極をこの順で形成する工程と、
   前記ゲート電極及び絶縁膜をマスクとするイオン注入により、ソース領域及びドレイン領域とを前記半導体基板の表面層に形成する工程とを含み、
   前記ドレインドリフト領域及び／又はリサーフ領域を形成する工程が、ゲート幅方向に、２つ以上の波型状の下面形状の拡散領域を有しているそれぞれの領域を波型状の下面形状の拡散領域と同じ個数の開口部を有するレジストパターンを介するイオン注入により形成する工程であることを特徴とする半導体装置の製造方法。
8. 前記ドレインドリフト領域を形成する前に、前記半導体基板上にウェル領域を形成する工程と、前記ウェル領域内で以降の工程を行う請求項７に記載の半導体装置の製造方法。
9. 前記ドレインドリフト領域が、前記半導体基板上に形成された波型状と同じ個数の開口部を有するレジストパターンを介するイオン注入より形成される請求項７又は８に記載の半導体装置の製造方法。
10. 前記リサーフ領域が、前記絶縁膜上に形成された波型状と同じ個数の開口部を有するレジストパターンを介するイオン注入より形成される請求項７〜９のいずれか１つに記載の半導体装置の製造方法。

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