CN103730503B - 横向高耐压晶体管及其制造方法 - Google Patents

横向高耐压晶体管及其制造方法 Download PDF

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Abstract

本发明的目的在于提供一种横向高耐压晶体管，其兼顾高耐电压性和低泄露电流。横向高耐压晶体管具有：第1导电型的半导体衬底；第2导电型的半导体层，其设置在半导体衬底的一侧主面；第1导电型的源极区域，其选择性地设置在半导体层的表面；第1导电型的漏极区域（5），其选择性地设置在半导体层的表面；栅极电极（8），其经由栅极绝缘膜设置在源极区域和所述漏极区域之间的半导体层上；以及第1导电型的漂移区域（13），其选择性地设置在半导体层的表面，漂移区域由从漏极区域开始向源极区域方向平行地延伸的条纹状的扩散层构成，构成条纹状的扩散层的线状扩散层（5b）分别由彼此相邻且相邻部分双重扩散的条纹状的扩散区域（5e）形成。

Description

横向高耐压晶体管及其制造方法
技术领域
本发明涉及一种横向高耐压晶体管及其制造方法。
背景技术
作为要求高耐电压性的电力用途等的半导体元件，已知横向MOSFET等横向高耐压晶体管。
现有的横向高耐压晶体管在断开状态下施加有高电压时，漂移区域的耗尽化不充分，存在耐电压性低的问题。因此，例如在专利文献1中通过由条纹状的扩散层形成漂移区域，从而能够可靠地将漂移区域耗尽化，提高耐电压性。
专利文献1：日本特开2000-114520号公报
现有的横向高耐压晶体管存在下述问题，即，在向漏极-源极间施加有高电压的状态下，在对栅极施加大于或等于阈值电压的电压而形成为接通状态的情况下，经过沟道的电流向衬底泄露，漏极电流减小。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于提供一种兼顾高耐电压性和低泄露电流的横向高耐压晶体管。
本发明所涉及的横向高耐压晶体管的特征在于，具有：第1导电型的半导体衬底；第2导电型的半导体层，其设置在半导体衬底的一侧主面；第1导电型的源极区域，其选择性地设置在该半导体层的表面；第1导电型的漏极区域，其与源极区域隔着间隔而选择性地设置在该半导体层的表面；栅极电极，其经由栅极绝缘膜设置在源极区域和漏极区域之间的所述半导体层上，一端在俯视时与源极区域重叠；以及第1导电型的漂移区域，其选择性地设置在半导体层的表面，一端与漏极区域连接，另一端在俯视时与栅极电极的另一端重叠，漂移区域由从漏极区域开始向源极区域方向平行地延伸的条纹状的扩散层构成，构成条纹状的扩散层的线状扩散层各自由彼此相邻且相邻部分双重扩散的条纹状的扩散区域形成。
发明的效果
根据本发明，通过形成为上述结构，在构成条纹状扩散层的各线状扩散层中，不易引起碰撞电离，因此，能够减少泄露电流。通过实验确认到，根据本发明所涉及的横向高耐压晶体管，不会降低耐电压性而能够减少泄露电流。在本发明所涉及的横向高耐压晶体管中，作为不易引起碰撞电离的理由可以认为是，流经漂移区域的漏极电流集中在杂质浓度较高且双重扩散的区域的表面部分，另一方面，向各扩散层施加的电场不会集中在漏极电流集中的部分。
附图说明
图1是包含实施方式1所涉及的横向高耐压晶体管的集成电路的局部俯视图及剖视图。
图2是实施方式1所涉及的横向高耐压晶体管的剖面斜视图。
图3是图2的线段A—A’处的剖视图。
图4是用于说明实施方式1所涉及的横向高耐压晶体管的制造方法的图。
图5是表示实施方式1所涉及的横向高耐压晶体管的漏极电流和衬底电流的测量方法的图。
图6表示实施方式1所涉及的横向高耐压晶体管的漏极电流和衬底电流的漏极-源极间电压依赖性的图。
图7表示在实施方式1所涉及的横向高耐压晶体管的制造中使用的掩膜的狭缝的宽度和耐压的关系的图。
图8是表示实施方式1所涉及的横向高耐压晶体管的漂移区域中的杂质浓度分布的图。
图9是表示与图8相比掩膜的狭缝间隔L1大的情况下的杂质浓度分布的图。
图10是表示前提技术所涉及的横向高耐压晶体管的漂移区域中的杂质浓度分布的图。
图11是表示实施方式2所涉及的横向高耐压晶体管的构造及制造方法的图。
图12是表示实施方式3所涉及的横向高耐压晶体管的制造方法的图和构造的图。
图13是表示实施方式4所涉及的横向高耐压晶体管的剖面斜视图。
图14是表示实施方式5涉及的横向高耐压晶体管的剖面斜视图。
图15是作为前提技术的横向高耐压晶体管的剖面斜视图。
图16是图15的线段B—B’处的剖视图。
图17是说明作为前提技术的横向高耐压晶体管的动作的图。
图18是作为前提技术的横向高耐压晶体管的动作过程中的剖视图。
具体实施方式
<前提技术>
<结构>
在图15中示出作为前提技术的横向高耐压晶体管的剖面斜视图。作为现有的横向高耐压晶体管的例子，针对P沟道MOSFET进行说明。在第1导电型即P－型的半导体衬底1的主面侧，作为RESURF区域形成有第2导电型即N型的半导体层3。在N型的半导体层3的表面彼此隔着距离地形成有作为P+型扩散层的源极区域6及漏极区域5。
而且，在源极区域6和漏极区域5之间的半导体层3上形成有栅极电极8，该栅极电极8经由栅极绝缘膜(未图示)而设置，一端在俯视观察时与源极区域6重叠。栅极绝缘膜例如由多晶硅构成。
而且，形成P型的漂移区域13，该漂移区域13设置为一端与漏极区域5连接，另一端在俯视观察时与栅极电极8的另一端重叠。漂移区域13由从漏极区域5开始向源极区域6方向平行地延伸的条纹状的P型的扩散层构成，该条纹状的扩散层由多个线状的扩散层5f构成。另外，在半导体层3的表面以与源极区域6邻接的方式形成N+型的扩散层7。
另外，在漏极区域5的与漂移区域13相反这一侧的区域形成有达到半导体衬底1的P型的扩散层4。另外，半导体层3在源极区域6下部，在源极区域6与半导体衬底1之间具有N+型的埋入扩散层2。
以包覆上述说明的横向高耐压晶体管的方式形成有绝缘层(未图示)。通过设置在该绝缘层上的接触孔而形成为，源极电极11与源极区域6及N+型的扩散层7电连接，漏极电极10与漏极区域5电连接，配线9与P型的扩散层4电连接。进行源极电极11、漏极电极10及配线9之间的电连接。
在图16中示出图15所示的线段B—B’处的剖视图。各扩散层5f隔着不会因扩散而相连的间隔形成。
本前提技术中的横向高耐压晶体管的漂移区域13如图15所示由条纹状的扩散层形成。与没有将漂移区域13形成为条纹状而是由相同的P型扩散层形成的情况相比，通过设置成条纹状，从而易于将漂移区域13完全耗尽化。由于能够将扩散层5f的杂质浓度设得更高，从而能够减小源极-漏极间的电阻，降低接通电阻。
<动作>
如图17所示，如果在将配线9和漏极电极10设为同电位的状态下对源极电极11施加高电压，则耗尽区域20蔓延至虚线的内侧区域。即，通过使漏极区域5、各扩散层5f和半导体层3的大部分耗尽化，从而保持高耐压。在该状态下，如果对栅极电极8施加大于或等于阈值电压的电压，则在栅极绝缘膜正下方的半导体层表面上形成反转层(沟道)，横向高耐压晶体管成为接通状态，流动漏极电流。
在图18中示出接通状态下的漂移区域13的剖面图。在各扩散层5f中，由于杂质浓度较高，因此在成为低电阻的扩散层5f表面的中央部电流密度提高。另一方面，如图中箭头所示，由于电场产生在与PN结的界面垂直的方向上，因此，向扩散层5f的表面施加的电场集中在扩散层5f的中央部。其表示，在各扩散层5f中高电流密度位置与电场集中位置一致。
在此，针对在高电流及高电场的条件下产生电子-空穴对的现象即碰撞电离进行说明。通过碰撞电离而产生的电子-空穴对的量G利用以下式子表示。
G＝A·Jexp(－B/E)
在此，J表示电流密度，E表示电场强度。另外，A、B是物理常数。根据上式可知，如果电流密度和电场强度高的区域重叠，则容易引起碰撞电离。即，在各扩散层5f的中央区域特别容易引起碰撞电离。
由于碰撞电离而产生的电子-空穴对的空穴，通过施加在漏极区域5和源极区域6之间的高电压而向半导体衬底1方向加速，成为泄露电流。
因此，在施加高电压的状态下，如果使本前提技术中的横向高耐压晶体管接通，则即使在小于或等于断开耐压的电压下电流也会向半导体衬底1泄露，其结果，在例如耐压超过600V的横向高耐压晶体管中，存在漏极电流减小的问题。本发明就是为了解决上述问题而提出的。
<实施方式1>
<结构>
首先，对本实施方式所涉及的横向高耐压晶体管100的使用例进行说明。在图1(a)中示出集成电路的局部俯视图，在该集成电路上形成了本实施方式所涉及的横向高耐压晶体管100。另外，在图1(b)中示出图1(a)的虚线部的剖视图。该集成电路是在一个芯片内具有低电位电路部50和在高耐压岛区域30内形成的高电位电路部的集成电路。
本实施方式所涉及的横向高耐压晶体管100，作为进行高电位电路部和低电位电路部50之间的信号传递所需的电平移位用的晶体管而使用。
横向高耐压晶体管100在图1(a)中形成在高耐压隔离区域40的局部，在高耐压岛区域30内的高电位电路部和设置在高耐压隔离区域40的外侧的低电位电路部50之间实现信号传递。
在高耐压岛区域30内，作为高电位电路部而形成N沟道MOSFET、P沟道MOSFET等，在其下部，在与半导体衬底1之间具有N+型的埋入扩散层2。高耐压岛区域30内的电路通过半导体衬底1和N+型的埋入扩散层2的PN结，高耐压地与半导体衬底1的电压进行电隔离。
另外，在横向上在半导体层3的下部不存在N+型的埋入扩散层2的区域、即高耐压隔离区域40作为高耐压隔离构造而将高耐压岛区域30的周围包围，通过将该区域耗尽化，高耐压地与半导体衬底1及P型扩散层4进行电隔离。
通常，作为从高电位电路部侧向低电位电路部50侧传递信号的电平移位用晶体管而使用高耐压P沟道MOSFET。另一方面，在向反方向传递信号的情况下使用N沟道MOSFET。
向形成有高电位电路部的高耐压岛区域30施加高电压，但由于在上述高耐压隔离区域40中利用了PN结，因此在高耐压岛区域30中使用N型的半导体层3。因此，在形成高耐压N沟道MOSFET的情况下，其漂移层利用该N型半导体层。另一方面，在形成高耐压P沟道MOSFET的情况下，N型半导体层不会成为漂移层，因此，需要在其表面设置P型扩散层，本发明将具有上述构造的横向高耐压晶体管作为对象。
在图2中示出本实施方式所涉及的横向高耐压晶体管100的剖面斜视图。本实施方式所涉及的横向高耐压晶体管100是P沟道MOSFET。在本实施方式涉及的横向高耐压晶体管100中，由于漂移区域13之外的结构与现有技术(图15)相同，因此省略说明。
漂移区域13是第1导电型、即P型，漂移区域13设置为，一端与漏极区域5连接，另一端在俯视时与栅极电极8的另一端重叠。漂移区域13由形成在半导体层3上的、从漏极区域5开始向源极区域6方向平行地延伸的条纹状的P型扩散层构成。该条纹状的扩散层由多个线状的扩散层5b构成。
在图3中示出图2所示线段A—A’处的漂移区域13的剖视图。如图3所示，各扩散层5b由彼此相邻且相邻部分成为重叠扩散区域5d的条纹状的扩散区域5e形成。此外，在本说明书中，重叠扩散区域5d是指相邻的扩散区域5e所重叠的区域、即双重扩散的区域。
<制造方法>
对本实施方式所涉及的横向高耐压晶体管100的制造方法进行说明。特别地，详细叙述漂移区域13的制造工序。
首先，作为P型的半导体衬底1，例如准备P型的硅衬底。然后，向半导体衬底1的主面通过离子注入而注入杂质，形成第2导电型即N型的半导体层3。此外，也可以在P型硅衬底上形成外延层而作为半导体层3。
然后，经由掩膜12向半导体层3的表面上选择性地进行离子注入，然后进行热处理，从而形成扩散层5b(参照图4)。针对该工序进一步进行说明。
如图4所示，在用于离子注入的掩膜12上以恒定的间隔L2形成有多个狭缝组12b。各狭缝组12b由以恒定的间隔L1形成的2个狭缝12a构成。此外，在图4的深度方向上，按照漂移区域13的长度连续地形成有各狭缝12a。
经由上述掩膜12向半导体层3进行离子注入。其结果，在半导体层3表面的与狭缝12a相对应的位置上形成离子注入区域5c。
然后，通过进行热处理，使离子注入区域5c的杂质扩散，形成如图3所示的扩散层5b。此时，通过各离子注入区域5c的杂质扩散，从而形成扩散区域5e，而且其一部分重叠，形成重叠扩散区域5d。
即，各狭缝组12b中的狭缝12a的间隔L1是使相邻的扩散区域5e相连的间隔。另外，相邻的狭缝组12b的间隔L2是使相邻的扩散层5b不连接的间隔。
此外，在本实施方式中，将相邻的狭缝组12b的间隔恒定地设为L2，但只要是不使相邻的扩散层5b连接的间隔，则其间隔也可以不恒定。另外，在本实施方式中，将各狭缝组12b中的相邻的狭缝12a的间隔恒定地设为L1，但只要是使相邻的扩散区域5e相连的间隔，则该间隔也可以不恒定。
此外，由于漂移区域13之外的区域的制造工序与现有通常的P沟道MOSFET的制造工序相同，因此省略说明。
<动作>
对于本实施方式所涉及的横向高耐压晶体管100的动作进行说明。此外，由于横向高耐压晶体管100的基本动作在现有技术中已进行了说明，因此省略。
由于在图3及图4的各扩散层5b中，重叠扩散区域5d的杂质浓度高，因此认为在重叠扩散区域5d的表面部分漏极电流的电流密度高。另一方面，电场产生在与PN结界面垂直的方向上，但认为与前提技术(图18)相比，能够缓和电场向特定区域的集中。
即，关于本实施方式所涉及的横向高耐压晶体管100，由于推测为在各扩散层5b中电场不会集中在电流密度较高的区域中，因此，可认为与前提技术相比，不易引起碰撞电离。由此，根据上述理由可知，根据本实施方式，能够减少漏极电流向衬底泄露。
发明人为了确定上述发明的效果，进行了衬底电流即泄露电流的测量。在图5中示出测量方法的概略。如图5所示，对于源极区域6，在向漏极区域5及半导体衬底1施加有同电位的高电压的状态下，向栅极电极8施加脉冲电压而使P沟道MOSFET接通。此时，对经由漏极区域5及扩散层5b流动的漏极电流Id和经由半导体衬底1及扩散层4流动的衬底电流Isub即泄露电流进行了测量。
在图6中分别示出本实施方式和前提技术的根据测量得到的漏极电流Id及衬底电流Isub的漏极-源极间电压Vds依赖性。
在前提技术中可知，在漏极-源极间电压Vds超过500V的附近，伴随其增加，漏极电流Id减小，在1000V附近成为零。另外，伴随漏极电流Id的减小，衬底电流Isub即泄露电流增加。
另一方面，在本实施方式中，即使漏极-源极间电压Vds增加，漏极电流Id也不会如前提技术那样减小。另外，不依赖于漏极-源极间电压Vds，衬底电流Isub即泄露电流大致成为零。
根据上述测量结果，可以确认到与前提技术相比，本实施方式所涉及的横向高耐压晶体管100在漏极-源极间电压Vds例如为超过600V的高电压的情况下，也能够降低泄露电流。
另外，发明人为了调查在本实施方式所涉及的横向高耐压晶体管100的制造中使用的掩膜12的狭缝12a的宽度和横向高耐压晶体管100的耐压之间的关系而进行了测量。在图7中示出其结果。
根据图7可知，伴随狭缝12a的宽度的减小而耐压提高，如果狭缝12a的宽度小于或等于1μm，则可得到大于或等于600V的高耐压。
另外，发明人通过模拟，分别针对本实施方式所涉及的横向高耐压晶体管100和前提技术所涉及的横向高耐压晶体管进行了漂移区域13中的扩散层15b的杂质浓度分布的调查。在图8～图10中示出其结果。
图8是与图3对应的杂质浓度分布。在图8中，狭缝12a的间隔L1设定为，相邻的扩散区域5e相连而成为扩散层5b，且在重叠扩散区域5d(在图8中相邻的狭缝12a中间的区域)中杂质浓度成为最高。另外，白色区域和灰色区域的边界表示PN结界面，其在图9、图10中也相同。在成为如图8所示的杂质浓度分布及PN结界面形状的情况下，实现良好的降低泄露电流的效果。
图9是在将狭缝12a的间隔L1设定为与重叠扩散区域5d相比在各狭缝12a的下部的区域杂质浓度较高的情况下的杂质浓度分布。在该情况下，与图8的情况相比狭缝12a的间隔L1大。在成为如图9所示的杂质浓度分布的情况下，能够实现降低泄露电流的效果，但与成为如图8所示的杂质浓度分布的情况相比，其效果下降。因此，优选以成为如图8所示的杂质浓度分布的方式设定狭缝12a的间隔L1。
另外，图10是前提技术中的横向高耐压晶体管的漂移区域13的杂质浓度分布(与图16及图18的示意图相对应)。在前提技术中，与本实施方式不同，利用1个狭缝形成1个扩散层5f。在成为如图10所示的浓度分布的情况下，如在前提技术中所述，例如在大于或等于600V的高电压下产生泄露电流。
<效果>
本实施方式所涉及的高耐压晶体管的特征在于，具有：第1导电型的半导体衬底1；第2导电型的半导体层3，其设置在半导体衬底1的一侧主面上；第1导电型的源极区域6，其选择性地设置在半导体层3的表面上；第1导电型的漏极区域5，其与源极区域6隔着间隔，选择性地设置在半导体层3的表面上；栅极电极8，其经由栅极绝缘膜设置在源极区域6与漏极区域5之间的半导体层3上，一端在俯视时与源极区域6重叠；以及第1导电型的漂移区域13，其选择性地设置在半导体层3的表面上，一端与漏极区域5连接且另一端在俯视时与栅极电极8的另一端重叠，漂移区域13由从漏极区域5开始向源极区域6方向平行地延伸的条纹状的扩散层构成，构成条纹状的扩散层的各线状扩散层5b分别由彼此相邻且相邻部分双重扩散的条纹状的扩散区域5e形成。
从而，通过上述的结构，在各扩散层5b中不易发生碰撞电离，因此，能够减少泄露电流。通过实验确认到，实现了不会降低耐电压性而能够减少泄露电流的效果。在本实施方式所涉及的横向高耐压晶体管100中，作为不易发生碰撞电离的理由，可以认为是，流经漂移区域13的各扩散层5b的漏极电流集中在杂质浓度较高的重叠扩散区域5d的表面部分，另一方面，向各扩散层5b施加的电场不会集中在漏极电流集中的部分。
另外，在本实施方式所涉及的高耐压晶体管中，半导体层3也可以如上所述是外延层。
因而，在将半导体层3设为外延层的情况下，并不是向P型的半导体衬底1上进行离子注入，而是通过外延生长形成N型的半导体层3，因此，能够省略离子注入工序。
另外，本实施方式所涉及的横向高耐压晶体管100的特征在于，第1导电型为P型，第2导电型为N型。
因而，本实施方式所涉及的横向高耐压晶体管100为P沟道型的晶体管。由此，可以作为适用于从高电位电路向低电位电路传递信号的晶体管而使用。因此，可利用本实施方式所涉及的横向高耐压晶体管100的电路的范围扩大，另外，能够实现电路结构的简化。由此，能够将多种电路结构集成在1个芯片中，因此作为整体能够减少部件个数，特别地，在将横向高耐压晶体管100与高电位电路及低电位电路集成在相同芯片中的情况下有效。
另外，在本实施方式所涉及的横向高耐压晶体管100的制造方法中，具有：准备半导体衬底1的工序(a)；在半导体衬底1的一侧主面上形成半导体层3的工序(b)；向半导体层3上覆盖掩膜12后进行离子注入的工序(c)；以及在工序(c)之后通过热处理形成扩散层5b的工序(d)。另外，在本实施方式所涉及的横向高耐压晶体管100的制造方法中，其特征在于，掩膜12具有以大于或等于间隔L2的方式形成的多个狭缝组12b，狭缝组12b分别具有以小于或等于间隔L1的方式形成的多个狭缝12a，间隔L1是在工序(d)中使扩散区域5e在相邻的狭缝12a之间相连的间隔，间隔L2是在工序(d)中不使扩散层5b在相邻的狭缝组12b之间连接的间隔。
因而，通过上述工序，能够形成漂移区域13，因此能够制造本实施方式所涉及的横向高耐压晶体管100。
另外，本实施方式所涉及的横向高耐压晶体管100的制造方法的特征在于，狭缝组12b的间隔为大于或等于L2的恒定值，狭缝12a的间隔是小于或等于L1的恒定值。
因而，通过将狭缝组12b的间隔及狭缝12a的间隔设为恒定值，从而在漂移区域13中周期性地形成扩散层5b。由此，与扩散层5b的间隔不恒定的情况相比，横向高耐压晶体管100的设计变得容易。
另外，本实施方式所涉及的横向高耐压晶体管100的制造方法的特征在于，掩膜12所具有的狭缝12a的宽度小于或等于1μm。
因而，通过将所述狭缝12a的宽度设为小于或等于1μm，从而能够制造具有大于或等于600V的高耐电压性的横向高耐压晶体管。
<实施方式2>
<结构>
在实施方式1中，各扩散层5b由相邻的2个条纹状的扩散区域5e构成。另一方面，在本实施方式中，各扩散层5b由相邻的3个条纹状的扩散区域5e构成。其他结构与实施方式1(图2)相同，因此省略说明。
在图11中示出本实施方式所涉及的横向高耐压晶体管100的漂移区域13的剖视图。各扩散层5b是条纹状的3个扩散区域5e相邻而形成的。在相邻的扩散区域5e之间存在重叠扩散区域5d。
在本实施方式所涉及的高耐压晶体管100的制造工序中，与实施方式1相同地，在离子注入工序时使用的掩膜12上，以恒定的间隔L2形成有多个狭缝组12b。另外，各狭缝组12b由以恒定的间隔L1形成的3个狭缝12a构成。其他制造工序与实施方式1相同，因此省略说明。
此外，在本实施方式中，将各扩散层5b中的扩散区域5e的数量设为3，但只要扩散区域5e的数量为多个即可，并不限定于3个。在形成为上述结构的情况下，也能实现与在实施方式1中叙述的效果相同的效果。
<实施方式3>
<结构>
在本实施方式所涉及的横向高耐压晶体管100的制造工序中，使得在向漂移区域13注入离子时使用的掩膜12上形成的多个狭缝12a，在实施方式1中的狭缝延伸的方向、即图2的x方向上断续地形成。其特征在于，各狭缝12a的狭缝延伸的方向的断续间隔是在热处理工序中至少使扩散区域在狭缝延伸的方向上相连的间隔。
图12(a)示出本实施方式的高耐压晶体管100的制造工序中的离子注入工序后的漂移区域13的俯视图。通过离子注入工序，在狭缝延伸的方向即x方向上断续地形成离子注入区域5c。此时，离子注入区域5c的杂质浓度比实施方式1高。另外，将离子注入区域5c的x方向的间隔调整为，通过之后的热处理进行扩散后成为期望的浓度。
其后，通过进行热处理，离子注入区域5c扩散，如图12(b)所示，在条纹方向上扩散区域相连，形成扩散层5b。另外，与实施方式1同样地，在各扩散层5b中，相邻且原本呈断续状态的条纹状扩散区域5c相连，形成重叠扩散区域5d。由此，图12(b)中的线段C—C’的剖视图与实施方式1的图3相同。
<效果>
本实施方式所涉及的横向高耐压晶体管100的制造方法的特征在于，多个狭缝12a在狭缝12a延伸的方向上断续地形成，狭缝12a断续的间隔是在热处理工序中至少使扩散层5b在狭缝12a延伸的方向上相连的间隔。因而，扩散层5b在狭缝12a延伸的方向上相连，因此，能够实现与在实施方式1中叙述的效果相同的效果。
<实施方式4>
在实施方式1～3所涉及的横向高耐压晶体管100中，形成源极区域6的半导体层3和高耐压岛区域(参照图1)由相同的半导体层3形成，它们没有电隔离。
另一方面，在本实施方式中，如图13所示，高耐压岛区域的N型的半导体层15和横向高耐压晶体管的N型的半导体层3被作为外延层的P型的半导体层14隔离。
即，半导体层3在源极区域6的与栅极电极8相反这一侧的区域，被第1导电型即P型的半导体层14隔离，因此，源极区域6与高耐压岛区域内的半导体层15电隔离。
此外，半导体层3被P型的半导体层14隔离，从而在半导体层3上所具有的N+型的埋入扩散层也与埋入扩散层2和埋入扩散层16隔离。
本实施方式所涉及的横向高耐压晶体管100的特征在于，半导体层3在源极区域6的与栅极电极8相反这一侧的区域，被第1导电型即P型的半导体层14隔离。
因而，通过形成半导体层14，从而使源极区域6与高耐压岛区域30内的半导体层15(图13)电隔离，因此，即使在将本实施方式所涉及的横向高耐压晶体管100形成在图1中的高耐压隔离区域40中的情况下，也能针对在高耐压岛区域30内形成的高电压电路部的电源电位和横向高耐压晶体管100的源极电位，利用不同的电位。由此，例如，能够在横向高耐压晶体管100的源极电极11和高电位电路部的电源之间插入恒电流源等的电路，因此，提高集成电路的设计方面的自由度。另外，由此，能够通过1个集成电路，将多个半导体元件集成，因此，作为整体能够减少部件数量。
<实施方式5>
在图14中示出本实施方式所涉及的横向高耐压晶体管100的剖面斜视图。本实施方式所涉及的横向高耐压晶体管100，在漏极区域5的表面还具有N型的扩散层17。除此之外的结构与实施方式1(图2)相同，因此省略说明。
如图14所示，在P型的漏极区域5的表面设置N型的扩散层17并设为P沟道IGBT，从而能够通过导电率调制而使漏极区域5的电阻降低，降低横向高耐压晶体管的接通电阻。
本实施方式所涉及的横向高耐压晶体管100的特征在于，在漏极区域5的表面还具有第2导电型即N型的扩散层17。
因而，通过在漏极区域5的表面设置第2导电型即N型的扩散层17并设为P沟道IGBT，从而能够降低接通电阻。
此外，作为本发明的实施方式，以P沟道MOSFET或P沟道IGBT为例对其构造及制造方法进行了说明，但也可以将本发明应用在导电型与此相反的N沟道MOSFET或N沟道IGBT中。
此外，本发明可以在其发明的范围内自由地组合各实施方式，或将各实施方式适当地变形、省略。
标号的说明
1半导体衬底，2、16埋入扩散层，3、14、15半导体层，4、5b、5f、7、17扩散层，5漏极区域，5c离子注入区域，5d重叠扩散区域，5e扩散区域，6源极区域，8栅极电极，9配线，10漏极电极，11源极电极，12掩膜，12a狭缝，12b狭缝组，13漂移区域，20耗尽区域，30高耐压岛区域，40高耐压隔离区域，50低电位电路部，100横向高耐压晶体管。

Claims (7)

1.一种横向高耐压晶体管的制造方法，其特征在于，
所述横向高耐压晶体管具有：
第1导电型的半导体衬底；
第2导电型的半导体层，其设置在所述半导体衬底的一侧主面；
第1导电型的源极区域，其选择性地设置在所述半导体层的表面；
第1导电型的漏极区域，其与所述源极区域隔着间隔而选择性地设置在所述半导体层的表面；
栅极电极，其经由栅极绝缘膜设置在所述源极区域和所述漏极区域之间的所述半导体层上，一端在俯视时与所述源极区域重叠；以及
第1导电型的漂移区域，其选择性地设置在所述半导体层的表面，一端与所述漏极区域连接，另一端在俯视时与所述栅极电极的另一端重叠，
所述漂移区域由从所述漏极区域开始向所述源极区域方向平行地延伸的条纹状的扩散层构成，
构成所述条纹状的扩散层的线状扩散层分别由彼此相邻且相邻部分双重扩散的条纹状的扩散区域形成，
所述横向高耐压晶体管的制造方法具有：
(a)准备所述半导体衬底的工序；
(b)在所述半导体衬底的一侧主面形成所述半导体层的工序；
(c)向所述半导体层覆盖掩膜后进行离子注入的工序；以及
(d)在所述工序(c)后通过热处理而形成所述扩散层的工序；
所述掩膜具有以大于或等于间隔L2的方式形成的多个狭缝组，
所述狭缝组各自具有以小于或等于间隔L1的方式形成的多个狭缝，
所述间隔L1是在所述工序(d)中，使所述扩散区域在相邻的所述狭缝之间相连的间隔，
所述间隔L2是在所述工序(d)中，不使所述扩散层在相邻的所述狭缝组之间相连的间隔，
所述狭缝的宽度小于或等于1μm。
2.根据权利要求1所述的横向高耐压晶体管的制造方法，其特征在于，
所述半导体层是外延层。
3.根据权利要求1所述的横向高耐压晶体管的制造方法，其特征在于，
所述半导体层在所述源极区域的与所述栅极电极相反这一侧的区域，被第1导电型半导体层隔离。
4.根据权利要求1所述的横向高耐压晶体管的制造方法，其特征在于，
在所述漏极区域的表面还具有第2导电型的扩散层。
5.根据权利要求1至4中任一项所述的横向高耐压晶体管的制造方法，其特征在于，
所述第1导电型为P型，
所述第2导电型为N型。
6.根据权利要求1所述的横向高耐压晶体管的制造方法，其特征在于，
所述狭缝组的间隔为大于或等于L2的恒定值，
所述狭缝的间隔为小于或等于L1的恒定值。
7.根据权利要求1所述的横向高耐压晶体管的制造方法，其特征在于，
所述多个狭缝在所述狭缝延伸的方向上断续地形成，
所述狭缝断续的间隔是在所述工序(d)中，至少使所述扩散层在所述狭缝延伸的方向上相连的间隔。
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